CN111244179B - 一种抗emi超结vdmos器件 - Google Patents

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Abstract

本发明涉及一种抗EMI超结VDMOS器件，属于功率半导体器件技术领域。本发明提出的一种抗EMI超结VDMOS器件，通过在漂移区中引入高K介质材料柱，与纵向相邻的第一导电类型衬底、多晶硅电极形成MIS电容；通过在介质层上设置电阻，并将所述电阻与金属化源极直接接触，从而在漏极和源极之间引入串联的所述电阻和所述MIS电容，形成RC吸收电路，实现了对电压、电流过冲的有效缓解。因此，本发明结构在保证超结VDMOS原有基本电学性能的基础上，有效缓解了器件的电磁干扰问题。

Description

一种抗EMI超结VDMOS器件
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种抗EMI超结VDMOS器件。
背景技术
功率超结VDMOS结构利用相互交替的P柱与N柱代替传统的功率器件的N漂移区，从而有效降低了导通电阻，得到较低的导通功耗。由于其独特的高输入阻抗、低驱动功率、高开关速度、优越的频率特性、以及很好的热稳定性等特点，广泛地应用于开关电源、汽车电子、马达驱动等各种领域。
超结VDMOS器件作为系统内部控制能量流通与转换的功率开关管，工作在快速开关转换状态，其电压和电流在短时间内急剧变化，产生高电压上升率dv/dt和电流上升率di/dt，成为一个很强的电磁干扰源。功率VDMOS自身产生的电磁干扰具有较强的幅度且占有很宽的频带，这些干扰会通过传导和辐射的耦合方式对周围的元器件或设备产生严重的电磁污染。因此，VDMOS器件本身产生的EMI电磁干扰问题已不容忽视。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种抗EMI超结VDMOS器件。
为解决上述技术问题，本发明实施例提供一种抗EMI超结VDMOS器件，包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体柱；位于第一导电类型半导体衬底之上且位于所述第一导电类型半导体柱两侧的第二导电类型半导体柱；位于所述第一导电类型半导体柱中的至少一个高K介质材料柱；
所述第二导电类型半导体柱的顶部及所述第一导电类型半导体柱的部分顶部具有第二导电类型半导体体区；所述第二导电类型半导体体区中具有相互接触的第二导电类型半导体重掺杂接触区和第一导电类型半导体源区；
位于所述第二导电类型半导体体区和高K介质材料柱之间，且位于所述第一导电类型半导体柱的顶部的第一导电类型轻掺杂JFET区，所述第一导电类型半导体源区与第一导电类型轻掺杂JFET区之间的第二导电类型半导体体区为沟道区；
位于所述第一导电类型半导体源区的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区之上的平面栅结构，所述平面栅结构包括栅氧层及其上的多晶硅栅电极；所述高K介质材料柱的上表面具有多晶硅电极；
包围所述平面栅结构和多晶硅电极的介质层，实现平面栅结构、多晶硅电极和金属化源极的电气隔离；所述介质层上具有至少一个电阻；所述第二导电类型半导体重掺杂接触区的上表面和第一导电类型半导体源区的第二部分上表面与金属化源极直接接触；
多晶硅电极、高K介质材料柱及与高K介质材料柱纵向相邻的第一导电类型半导体衬底形成MIS电容；所述电阻与金属化源极直接接触，MIS电容与金属化漏极直接接触，电阻与MIS电容串联在器件的源漏两端；所述多晶硅电极的宽度小于所述高K介质材料柱的宽度。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述电阻为多晶硅。
进一步的，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
进一步的，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
本发明的有益效果是：本发明提供的一种抗EMI超结VDMOS器件，通过在漂移区中引入高K介质材料柱，与纵向相邻的第一导电类型衬底、多晶硅电极形成MIS电容；通过在介质层上设置电阻，并将所述电阻与金属化源极直接接触，从而在漏极和源极之间引入串联的所述电阻和所述MIS电容，形成RC吸收电路，实现了对电压、电流过冲的有效缓解。因此，本发明结构在保证超结VDMOS原有基本电学性能的基础上，在不影响器件静态电学参数的前提下，减小超结VDMOS器件的开关dv/dt和di/dt，有效缓解了器件的电磁干扰问题。
附图说明
图1为本发明第一实施例的一种抗EMI超结VDMOS器件的结构示意图；
图2为本发明第一实施例的一种抗EMI超结VDMOS器件的等效电路图；
图3为本发明第二实施例的一种抗EMI超结VDMOS器件的结构示意图。
附图中，各标号所代表的部件列表如下：
1为金属化漏极，2为第一导电类型半导体衬底，3为第一导电类型半导体柱，4为第二导电类型半导体柱，5为高K介质材料柱，6为第二导电类型半导体体区，7为第二导电类型半导体重掺杂接触区，8为第一导电类型半导体源区，9为栅氧层，10为多晶硅栅电极，101为多晶硅电极，11为介质层，12为第一导电类型轻掺杂JFET区，13为金属化源极，14为电阻。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，本发明第一实施例提供的一种抗EMI超结VDMOS器件，包括金属化漏极1、位于金属化漏极1之上的重掺杂第一导电类型半导体衬底2、位于第一导电类型半导体衬底2之上的轻掺杂第一导电类型半导体柱3；位于第一导电类型半导体衬底2之上且位于所述第一导电类型半导体柱3两侧的第二导电类型半导体柱4；位于所述第一导电类型半导体柱3中的一个高K介质材料柱5；
所述第二导电类型半导体柱4的顶部及所述第一导电类型半导体柱3的部分顶部具有第二导电类型半导体体区6；所述第二导电类型半导体体区6中具有相互接触的第二导电类型半导体重掺杂接触区7和第一导电类型半导体源区8；
位于所述第二导电类型半导体体区6和高K介质材料柱5之间，且位于所述第一导电类型半导体柱3的顶部的第一导电类型轻掺杂JFET区12，所述第一导电类型半导体源区8与第一导电类型轻掺杂JFET区12之间的第二导电类型半导体体区6为沟道区；
位于所述第一导电类型半导体源区8的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区12之上的平面栅结构，所述平面栅结构包括栅氧层9及其上的多晶硅栅电极10；所述高K介质材料柱5的上表面具有多晶硅电极101；
包围所述平面栅结构和多晶硅电极101的介质层11，实现平面栅结构、多晶硅电极101和金属化源极13的电气隔离；所述介质层11上具有至少一个电阻14；所述第二导电类型半导体重掺杂接触区7的上表面和第一导电类型半导体源区8的第二部分上表面与金属化源极13直接接触；
多晶硅电极101、高K介质材料柱5及与高K介质材料柱5纵向相邻的第一导电类型半导体衬底2形成MIS电容；所述电阻14与金属化源极13直接接触，MIS电容与金属化漏极1直接接触，电阻14与MIS电容串联在器件的源漏两端；所述多晶硅电极101的宽度小于所述高K介质材料柱5的宽度。
上述实施例中，所述多晶硅电极101的宽度小于所述高K介质材料柱5的宽度，可以防止多晶硅电极101与JFET区接触，以保证器件正常工作。
下面以第一实施例为例说明本发明的工作原理：
相比于传统功率MOSFET，超结MOSFET器件不仅元胞面积更小，导致电容更小，而且相邻耐压柱的横向耗尽导致了密勒电容Cgd和漏源电容Cds的陡然下降，使得超结MOSFET器件面临更大的开关振荡和EMI问题。对此，相对于n柱增大p柱柱宽和相对于p柱增大n柱掺杂浓度等方法都可以适量缓解开关dv/dt和di/dt，但是这些方法造成了超结器件的电荷不平衡，从而牺牲了器件的一部分耐压。
本发明通过在漂移区中引入高K介质材料柱5，与纵向相邻的第一导电类型半导体衬底2、多晶硅栅电极10形成MIS电容；通过在介质层11上淀积电阻14，并与金属化源极13直接接触，从而在漏极和源极之间引入串联的电阻和MIS电容，形成RC吸收电路，其等效电路图如图2所示，实现了对电压、电流过冲的有效缓解。因此，在保证超结VDMOS原有基本电学性能的基础上，有效缓解了器件的电磁干扰问题。
如图3所示，本发明第二实施例提供的一种抗EMI超结VDMOS器件，是在本发明第一实施例的基础上，在第一导电类型半导体柱3中设置两个高K介质材料柱5，且在高K介质材料柱5的上表面设置多晶硅电极101，多晶硅电极101、高K介质材料柱5及纵向相邻的第一导电类型半导体衬底2形成MIS电容，在介质层11上淀积两个电阻14，所述电阻14分别与金属化源极13直接接触，从而在源漏之间形成多个RC吸收回路。
可选地，所述电阻14为多晶硅。
可选地，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
可选地，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种抗EMI超结VDMOS器件，包括金属化漏极(1)、位于金属化漏极(1)之上的重掺杂第一导电类型半导体衬底(2)、位于第一导电类型半导体衬底(2)之上的轻掺杂第一导电类型半导体柱(3)；位于第一导电类型半导体衬底(2)之上且位于所述第一导电类型半导体柱(3)两侧的第二导电类型半导体柱(4)；位于所述第一导电类型半导体柱(3)中的至少一个高K介质材料柱(5)；
所述第二导电类型半导体柱(4)的顶部及所述第一导电类型半导体柱(3)的部分顶部具有第二导电类型半导体体区(6)；所述第二导电类型半导体体区(6)中具有相互接触的第二导电类型半导体重掺杂接触区(7)和第一导电类型半导体源区(8)；
位于所述第二导电类型半导体体区(6)和高K介质材料柱(5)之间，且位于所述第一导电类型半导体柱(3)的顶部的第一导电类型轻掺杂JFET区(12)，所述第一导电类型半导体源区(8)与第一导电类型轻掺杂JFET区(12)之间的第二导电类型半导体体区(6)为沟道区；
位于所述第一导电类型半导体源区(8)的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区(12)之上的平面栅结构，所述平面栅结构包括栅氧层(9)及其上的多晶硅栅电极(10)；所述高K介质材料柱(5)的上表面具有多晶硅电极(101)；
包围所述平面栅结构和多晶硅电极(101)的介质层(11)，实现平面栅结构、多晶硅电极(101)和金属化源极(13)的电气隔离；所述介质层(11)上具有至少一个电阻(14)；所述第二导电类型半导体重掺杂接触区(7)的上表面和第一导电类型半导体源区(8)的第二部分上表面与金属化源极(13)直接接触；
其特征在于，多晶硅电极(101)、高K介质材料柱(5)及与高K介质材料柱(5)纵向相邻的第一导电类型半导体衬底(2)形成MIS电容；所述电阻(14)与金属化源极(13)直接接触，MIS电容与金属化漏极(1)直接接触，电阻(14)与MIS电容串联在器件的源漏两端；所述多晶硅电极(101)的宽度小于所述高K介质材料柱(5)的宽度。
2.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述电阻(14)为多晶硅。
3.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
4.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
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