CN212342616U - 一种抗dv/dt的SGT器件 - Google Patents
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Abstract
本实用新型公开一种抗dv/dt的SGT器件，包括：第一导电类型的衬底、位于第一导电类型的衬底的上表面的第一导电类型的外延层、位于第一导电类型的外延层内的沟槽、第一介质层、位于沟槽底部的第一导电类型的轻掺杂体区、位于第一介质层外围的第一导电类型的重掺杂体区、位于第一导电类型的外延层侧面上方的源极金属、位于沟槽上表面的第二介质层，以及位于沟槽内的多晶硅栅极和屏蔽栅极。本实用新型可以增大漏源电容Cds，减少开关震荡，从而减少器件的电压震荡dv/dt失效可能性。
Description
技术领域
本实用新型涉及半导体器件技术领域，尤其涉及一种抗dv/dt的SGT器件。
背景技术
屏蔽栅MOSFET(Shielded Gate Trench MOSFET，缩写SGT-MOSFET)功率器件在现有技术中已得到广泛的应用。同时，MOSFET(金属氧化物半导体场效应晶体管)由于其输入电阻大、易于驱动、控制简单、频率特性高的优点，广泛应用于开关电源、汽车电子、马达驱动等各种领域。当其作为控制能量流通与转换的功率开关管时，工作在快速开关转换状态，面对很高的漏极和源极之间的电压震荡dv/dt和电流震荡di/dt，一方面高的电压震荡dv/dt叠加在器件上，容易造成寄生三极管开启，导致器件失效；另一方面高的电压震荡dv/dt叠加在开关系统中，造成极大的电磁干扰，从而对周围的元器件和设备产生严重的电磁污染。
现有的SGT-MOSFET是将屏蔽栅极与源极电位相连，通过降低器件的米勒电容Cgd来提高开关速度，减少开关损耗，这就不可避免地导致了更大的电压震荡dv/dt和电流震荡di/dt，从而增加器件的电压震荡dv/dt失效可能性。
实用新型内容
本实用新型的目的是提供一种抗dv/dt的SGT器件，可以增大漏源电容Cds，减少开关震荡，从而减少器件的电压震荡dv/dt失效可能性。
为实现上述目的，采用以下技术方案：
一种抗dv/dt的SGT器件，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于第一导电类型的衬底的上表面；
沟槽，位于第一导电类型的外延层内，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽内设有多晶硅栅极和屏蔽栅极；
第一介质层，位于屏蔽栅极的底面及侧面、多晶硅栅极的侧面，以及用于隔离多晶硅栅极与屏蔽栅极；
第一导电类型的轻掺杂体区，位于沟槽的底部，且位于屏蔽栅极的下方；
第一导电类型的重掺杂体区，位于屏蔽栅极外围的第一介质层与沟槽的下部侧壁之间，以及位于屏蔽栅极外围的第一介质层与第一导电类型的轻掺杂体区的上表面之间；
源极金属，位于第一导电类型的外延层侧面上方，且沿第一导电类型的外延层的厚度方向延伸；
第二介质层，位于沟槽的上表面，且沿垂直于沟槽的延伸方向延伸至与源极金属的侧壁相接触。
较佳地，所述屏蔽栅极包括一个宽部栅极及若干个窄部栅极，且宽部栅极位于窄部栅极的上方；所述若干个窄部栅极沿垂直于沟槽延伸的方向间隔排布。
较佳地，所述宽部栅极的宽度大于窄部栅极的宽度，且宽部栅极的长度小于窄部栅极的长度。
较佳地，所述宽部栅极、窄部栅极与源极金属电连接。
较佳地，所述SGT器件还包括：
第二导电类型的体区，位于沟槽的外围，且位于第一导电类型的外延层的上表面；所述第二导电类型的体区中具有相互接触的第一导电类型的源区与第二导电类型的重掺杂接触区。
较佳地，所述源极金属的下表面与第二导电类型的重掺杂接触区直接接触，源极金属的侧面还与第一导电类型的源区、第二导电类型的重掺杂接触区直接接触。
较佳地，所述SGT器件还包括：
栅极电极，与多晶硅栅极相连接；
漏极金属，位于第一导电类型的衬底的下表面。
较佳地，所述第一导电类型的轻掺杂体区的掺杂浓度小于第一导电类型的重掺杂体区，且小于第一导电类型的外延层。
采用上述方案，本实用新型的有益效果是：
本实用新型提出一种抗dv/dt的SGT器件：
1)窄部栅极外围有第一介质层和第一导电类型的重掺杂体区，形成CMOS电容，并与窄部栅极下方的第一导电类型的轻掺杂体区串联，在源极与漏极之间形成RC吸收回路，有效地降低了器件的开关震荡，提高了dv/dt耐量，降低了开关电路中的EMI电磁辐射噪声；同时利用窄部栅极周围的第一导电类型的重掺杂体区，不额外增大器件的导通电阻；本实用新型从器件结构设计的角度，提高了器件dv/dt耐量，不额外引入开关电路中的寄生参数，不增大开关损耗；
2)宽部栅极、窄部栅极与源极金属电连接，电位相等，从而有效屏蔽多晶硅栅极的栅信号，降低米勒电容Cgd，提高器件开关速度，降低器件开关损耗。
附图说明
图1为本实用新型的实施例1(多晶硅栅极与屏蔽栅极)的结构示意图；
图2为本实用新型的实施例2(多晶硅栅极与屏蔽栅极)的结构示意图；
图3为本实用新型的等效电路示意图；
其中，附图标识说明：
1—第一导电类型的衬底， 2—第一导电类型的外延层，
3—多晶硅栅极， 4—第一介质层，
5—第一导电类型的轻掺杂体区， 6—第一导电类型的重掺杂体区，
7—源极金属， 8—第二介质层，
9/9’—宽部栅极， 10/10’—窄部栅极，
11—第二导电类型的体区， 12—第一导电类型的源区，
13—第二导电类型的重掺杂接触区， 14—漏极金属。
具体实施方式
以下结合附图和具体实施例，对本实用新型进行详细说明。
参照图1至3所示，本实用新型提供一种抗dv/dt的SGT器件，包括：第一导电类型的衬底1；第一导电类型的外延层2，位于第一导电类型的衬底1的上表面；沟槽，位于第一导电类型的外延层2内，且沿第一导电类型的外延层2的厚度方向延伸；所述沟槽内设有多晶硅栅极3和屏蔽栅极；第一介质层4，位于屏蔽栅极的底面及侧面、多晶硅栅极3的侧面，以及用于隔离多晶硅栅极3与屏蔽栅极；第一导电类型的轻掺杂体区5，位于沟槽的底部，且位于屏蔽栅极的下方；第一导电类型的重掺杂体区6，位于屏蔽栅极外围的第一介质层4与沟槽的下部侧壁之间，以及位于屏蔽栅极外围的第一介质层4与第一导电类型的轻掺杂体区5的上表面之间；源极金属7，位于第一导电类型的外延层2侧面上方，且沿第一导电类型的外延层2的厚度方向延伸；第二介质层8，位于沟槽的上表面，且沿垂直于沟槽的延伸方向延伸至与源极金属7的侧壁相接触。
其中，所述屏蔽栅极包括一个宽部栅极9/9’及若干个窄部栅极10/10’，且宽部栅极9/9’位于窄部栅极10/10’的上方，且宽部栅极9/9’的宽度(沿垂直于沟槽的延伸方向)更大，宽部栅极9/9’的长度(沿沟槽的延伸方向)更短，宽部栅极9/9’数量为1，窄部栅极10/10’的数量大于或等于2；所述若干个窄部栅极10/10’沿垂直于沟槽延伸的方向间隔排布。
屏蔽栅极与源极金属7电连接，即宽部栅极9/9’、窄部栅极10/10’与源极金属7电连接，电位相等，有效屏蔽了多晶硅栅极3的栅信号，从而大幅降低器件的米勒电容Cgd，提高器件开关速度，降低器件开关损耗。本实用新型从器件结构设计的角度，提高了器件dv/dt耐量，不额外引入开关电路中的寄生参数，不增大开关损耗。
所述SGT器件还包括第二导电类型的体区11，位于沟槽的外围，且位于第一导电类型的外延层2的上表面；所述第二导电类型的体区11中具有相互接触的第一导电类型的源区12与第二导电类型的重掺杂接触区13。所述源极金属7的下表面与第二导电类型的重掺杂接触区13直接接触，源极金属7的侧面还与第一导电类型的源区12、第二导电类型的重掺杂接触区13直接接触。
所述SGT器件还包括栅极电极，与多晶硅栅极3相连接；漏极金属7，位于第一导电类型的衬底1的下表面。
第一导电类型的轻掺杂体区5位于沟槽的底部，第一导电类型的轻掺杂体区5的掺杂浓度小于第一导电类型的重掺杂体区6，且小于第一导电类型的外延层2。
本实用新型通过多个窄部栅极10/10’与其外围的第一介质层4、第一导电类型的重掺杂体6区形成CMOS电容，并与窄部栅极10/10’下方的第一导电类型的轻掺杂体区5(等效电阻)串联，在源极与漏极之间形成RC吸收回路，有效地降低了器件的开关震荡，提高了dv/dt耐量，降低了开关电路中的EMI电磁辐射噪声。由于该RC吸收电路两端的电位分为源极和漏极，且存在第一导电类型的重掺杂体区6，本实用新型SGT器件可以在不增大导通电阻的情况下，吸收源漏两极之间的开关震荡(电压震荡dv/dt和电流震荡di/dt)，从而减少器件的dv/dt失效可能性和EMI噪声。
本实用新型的SGT器件中涉及的半导体可采用体硅、碳化硅、砷化镓、磷化铟或锗硅等半导体材料制作。
作为示例，第一/第二介质层4/8可以为氧化层，也可以为其他介质层。
作为示例，所述第一导电类型的外延层2可以作为漂移区。
在一实施例中，第一导电类型可以包括N型，此时，第二导电类型可以包括P型。
在另一实施例中，第一导电类型可以包括P型，此时，第二导电类型可以包括N型。
屏蔽栅极与多晶硅栅极3的位置关系如下：
继续参照图1，实施例1：多晶硅栅极3与屏蔽栅极的位置为垂直排列，且多晶硅栅极3位于屏蔽栅极的上方。此时，窄部栅极10外围的第一介质层4被第一导电类型的重掺杂体区6全部包围，宽部栅极9的下部被第一导电类型的重掺杂体区6包围，宽部栅极9的上部被第一介质层4包围。
继续参照图2，实施例2：多晶硅栅极3与屏蔽栅极的位置水平排列，多晶硅栅极3位于屏蔽栅极的两侧。窄部栅极10’的外围仍然为第一介质层4，此时窄部栅极10’外围的第一介质层4只有一部分被第一导电类型的重掺杂体区6包围。同样可等效为CMOS等效电容和电阻串联在源漏之间。
以上仅为本实用新型的较佳实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种抗dv/dt的SGT器件，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于第一导电类型的衬底的上表面；
沟槽，位于第一导电类型的外延层内，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽内设有多晶硅栅极和屏蔽栅极；
第一介质层，位于屏蔽栅极的底面及侧面、多晶硅栅极的侧面，以及用于隔离多晶硅栅极与屏蔽栅极；
第一导电类型的轻掺杂体区，位于沟槽的底部，且位于屏蔽栅极的下方；
第一导电类型的重掺杂体区，位于屏蔽栅极外围的第一介质层与沟槽的下部侧壁之间，以及位于屏蔽栅极外围的第一介质层与第一导电类型的轻掺杂体区的上表面之间；
源极金属，位于第一导电类型的外延层侧面上方，且沿第一导电类型的外延层的厚度方向延伸；
第二介质层，位于沟槽的上表面，且沿垂直于沟槽的延伸方向延伸至与源极金属的侧壁相接触。
2.根据权利要求1所述的抗dv/dt的SGT器件，其特征在于，所述屏蔽栅极包括一个宽部栅极及若干个窄部栅极，且宽部栅极位于窄部栅极的上方；所述若干个窄部栅极沿垂直于沟槽延伸的方向间隔排布。
3.根据权利要求2所述的抗dv/dt的SGT器件，其特征在于，所述宽部栅极的宽度大于窄部栅极的宽度，且宽部栅极的长度小于窄部栅极的长度。
4.根据权利要求2所述的抗dv/dt的SGT器件，其特征在于，所述宽部栅极、窄部栅极与源极金属电连接。
5.根据权利要求1所述的抗dv/dt的SGT器件，其特征在于，所述SGT器件还包括：第二导电类型的体区，位于沟槽的外围，且位于第一导电类型的外延层的上表面；所述第二导电类型的体区中具有相互接触的第一导电类型的源区与第二导电类型的重掺杂接触区。
6.根据权利要求5所述的抗dv/dt的SGT器件，其特征在于，所述源极金属的下表面与第二导电类型的重掺杂接触区直接接触，源极金属的侧面还与第一导电类型的源区、第二导电类型的重掺杂接触区直接接触。
7.根据权利要求1所述的抗dv/dt的SGT器件，其特征在于，所述SGT器件还包括：栅极电极，与多晶硅栅极相连接；
漏极金属，位于第一导电类型的衬底的下表面。
8.根据权利要求1所述的抗dv/dt的SGT器件，其特征在于，所述第一导电类型的轻掺杂体区的掺杂浓度小于第一导电类型的重掺杂体区，且小于第一导电类型的外延层。
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