CN111244153B - 一种抗emi超结器件 - Google Patents

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Abstract

本发明涉及一种抗EMI超结器件，属于功率半导体器件技术领域。本发明提出的一种抗EMI超结器件，通过在漂移区内引入高K介质材料柱，从而与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容，并使多晶硅调控栅与外部电压调控模块相连，在不影响器件耐压的前提下，通过调节多晶硅调控栅上的电位，就可以改变不同漏压下密勒电容Cgd的大小，使Cgd曲线尽可能在低漏压下减小，高漏压下增大，从而实现开关损耗和开关EMI噪声的双向优化。

Description

一种抗EMI超结器件
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种抗EMI超结器件。
背景技术
功率超结VDMOS结构利用相互交替的P柱与N柱代替传统的功率器件的N漂移区，从而有效降低了导通电阻，得到较低的导通功耗。由于其独特的高输入阻抗、低驱动功率、高开关速度、优越的频率特性、以及很好的热稳定性等特点，广泛地应用于开关电源、汽车电子、马达驱动等各种领域。
电容特性对于功率超结器件的开启和关断过程至关重要。其中，栅漏电容Cgd的大小会影响到器件的开关速度以及EMI(Electromagnetic Interference)特性。超结器件的Cgd值越小，则开关曲线的密勒平台越短，开关速度越快，开关损耗越小，但同时漏极电压和电流的振荡显著增加，形成了开关损耗和EMI噪声难以调节的矛盾。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种抗EMI超结器件。
为解决上述技术问题，本发明实施例提供一种抗EMI超结器件，包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体柱；位于第一导电类型半导体衬底之上且位于所述第一导电类型半导体柱两侧的第二导电类型半导体柱，位于第一导电类型半导体柱中的高K介质材料柱；
所述第二导电类型半导体柱的顶部及所述第一导电类型半导体柱的部分顶部具有第二导电类型半导体体区；所述第二导电类型半导体体区中具有相互接触的第二导电类型半导体重掺杂接触区和第一导电类型半导体源区；
位于所述第二导电类型半导体体区和高K介质材料柱之间，且位于所述第一导电类型半导体柱的顶部的第一导电类型轻掺杂JFET区，所述第一导电类型半导体源区与第一导电类型轻掺杂JFET区之间的第二导电类型半导体体区为沟道区；
位于所述第一导电类型半导体源区的第一部分、所述沟道区和部分第一导电类型半导体JFET区之上的平面栅结构，所述平面栅结构包括栅氧层及其上的多晶硅栅电极；所述高K介质材料柱的上表面具有多晶硅调控栅；
包围所述平面栅结构和多晶硅调控栅的介质层，实现平面栅结构、多晶硅调控栅和金属化源极的电气隔离；所述第二导电类型半导体重掺杂接触区的上表面和第一导电类型半导体源区的第二部分上表面与金属化源极直接接触；
多晶硅调控栅、高K介质材料柱及与高K介质材料柱纵向相邻的第一导电类型半导体衬底形成MIS电容；多晶硅调控栅与外部电压调控模块相连，所述电压调控模块用于改变多晶硅调控栅的电位，当漏极电位低于预设电压时，电压调控模块使得多晶硅调控栅的电位与漏极电位相同；当漏极电位高于预设电压时，电压调控模块使得多晶硅调控栅的电位与多晶硅栅电位相同；所述多晶硅调控栅的宽度小于所述高K介质材料柱的宽度。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述第一导电类型半导体柱的掺杂浓度大于所述第二导电类型半导体柱的掺杂浓度。
进一步的，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
进一步的，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
本发明的有益效果是：本发明提出的一种抗EMI超结器件，通过在漂移区内引入高K介质材料柱，从而与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容，并使多晶硅调控栅14与外部电压调控模块相连，在不影响器件耐压的前提下，通过调节多晶硅调控栅14上的电位，就可以改变不同漏压下密勒电容Cgd的大小，使Cgd曲线尽可能在低漏压下减小，高漏压下增大，从而实现开关损耗和开关EMI噪声的双向优化。
附图说明
图1为本发明第一实施例的一种抗EMI超结器件的结构示意图；
图2为MIS电容的C-V曲线示意图；
图3为传统结构与通过本发明结构调节后的密勒电容Cgd曲线。
附图中，各标号所代表的部件列表如下：
1为金属化漏极，2为第一导电类型半导体衬底，3为第一导电类型半导体柱，4为第二导电类型半导体柱，5为高K介质材料柱，6为第二导电类型半导体体区，7为第二导电类型半导体重掺杂接触区，8为第一导电类型半导体源区，9为栅氧层，10为多晶硅栅电极，11为介质层，12为金属化源极，13为第一导电类型轻掺杂JFET区，14为多晶硅调控栅。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，本发明第一实施例提供的一种抗EMI超结器件，包括金属化漏极1、位于金属化漏极1之上的重掺杂第一导电类型半导体衬底2、位于第一导电类型半导体衬底2之上的轻掺杂第一导电类型半导体柱3；位于第一导电类型半导体衬底2之上且位于所述第一导电类型半导体柱3两侧的第二导电类型半导体柱4，位于第一导电类型半导体柱3中的高K介质材料柱5；
所述第二导电类型半导体柱4的顶部及所述第一导电类型半导体柱3的部分顶部具有第二导电类型半导体体区6；所述第二导电类型半导体体区6中具有相互接触的第二导电类型半导体重掺杂接触区7和第一导电类型半导体源区8；
位于所述第二导电类型半导体体区6和高K介质材料柱5之间，且位于所述第一导电类型半导体柱3的顶部的第一导电类型轻掺杂JFET区13，所述第一导电类型半导体源区8与第一导电类型轻掺杂JFET区13之间的第二导电类型半导体体区6为沟道区；
位于所述第一导电类型半导体源区8的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区13之上的平面栅结构，所述平面栅结构包括栅氧层9及其上的多晶硅栅电极10；所述高K介质材料柱5的上表面具有多晶硅调控栅14；
包围所述平面栅结构和多晶硅调控栅14的介质层11，实现平面栅结构、多晶硅调控栅14和金属化源极12的电气隔离；所述第二导电类型半导体重掺杂接触区7的上表面和第一导电类型半导体源区8的第二部分上表面与金属化源极12直接接触；
多晶硅调控栅14、高K介质材料柱5及与高K介质材料柱5纵向相邻的第一导电类型半导体衬底2形成MIS电容；多晶硅调控栅14与外部电压调控模块相连，所述电压调控模块用于改变多晶硅调控栅14的电位，当漏极电位低于预设电压时，电压调控模块使得多晶硅调控栅14的电位与漏极电位相同；当漏极电位高于预设电压时，电压调控模块使得多晶硅调控栅14的电位与多晶硅栅电极10电位相同；所述多晶硅调控栅14的宽度小于所述高K介质材料柱5的宽度。
上述实施例中，所述预设电压为本领域技术人员可根据实际需要任意设定，此外，所述多晶硅调控栅14的宽度小于所述高K介质材料柱5的宽度，可以防止多晶硅调控栅14与JFET区接触，以保证器件正常工作。
下面以第一实施例为例说明本发明的工作原理：
对于工作在快速开关转换状态的传统超结器件，栅极驱动信号的振荡会通过密勒电容Cgd反馈到器件的漏端，产生高dv/dt(电压上升率)和di/dt(电流上升率)，成为一个很强的电磁干扰源。此外，当振荡幅值超出了栅源电极间的额定电压时，就会导致功率开关管的永久性损坏，因此适量增大密勒电容Cgd的值尤为重要。但是若密勒电容Cgd过大，则超结器件的密勒平台越长，开关速度越慢，造成极大的开关损耗。综上，传统超结器件的开关损耗与EMI噪声矛盾显著。
由于Cgd的大小受耗尽层电容的主要影响，且耗尽层形状在不同的漏压下变化比较大，不好控制每一阶段的耗尽层形状。所以本发明在漂移区内引入高K介质材料柱，与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容。如图2所示，通过调节该外部电压调控模块上的电压值，就可以改变MIS电容的大小。传统结构与通过本发明结构调节后的密勒电容Cgd曲线如图3所示，当漏极电压较低时，由于多晶硅调控栅14接漏极电位，由多晶硅调控栅14、高K介质材料柱5及第一导电类型半导体衬底2形成的MIS电容不起作用，同时由于高K介质材料柱5的引入，多晶硅栅电极10与第一导电类型半导体柱3的交叠区变小，因此本发明结构的Cgd在低漏极电压下的值小于传统结构；当漏极电压较高时，由于多晶硅调控栅14接栅极电位，由多晶硅调控栅14、高K介质材料柱5及第一导电类型半导体衬底2形成的MIS电容与第一导电类型半导体柱3表面的耗尽层电容并联构成本发明结构的Cgd，此时，本发明结构的Cgd在高漏极电压下的值显著增大。因此，本发明结构既能加快开关时间，减小开关功耗，又能减小开关振荡，缓解EMI。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述第一导电类型半导体柱3的掺杂浓度大于所述第二导电类型半导体柱4的掺杂浓度。
上述实施例中，由于在器件反向耐压时，高K介质材料柱可以与相邻的第一导电类型半导体柱3横向耗尽，且K值越大，耗尽作用越明显。因此，漂移区在纵向耗尽击穿前，已经被横向的作用所耗尽完全，漂移区的电场分布更加平坦均匀，获得了更高的击穿电压。高K介质材料被引入后，超结器件对横向耗尽的依赖就减弱了，其击穿电压受电荷非平衡的敏感性的影响降低了很多。仿真及EMI噪声实验表明，第一导电类型半导体柱3的掺杂浓度大于第二导电类型半导体柱4的掺杂浓度时，器件的Cgd电容更大，从而可以减小器件开关的dv/dt和di/dt，缓解EMI。因此，在本发明的结构引入HK材料后，可以在不过分降低击穿电压的基础上，相对增大第一导电类型半导体柱3的掺杂浓度，此举可进一步缓解EMI噪声。
进一步的，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
进一步的，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种抗EMI超结器件，包括金属化漏极(1)、位于金属化漏极(1)之上的重掺杂第一导电类型半导体衬底(2)、位于第一导电类型半导体衬底(2)之上的轻掺杂第一导电类型半导体柱(3)；位于第一导电类型半导体衬底(2)之上且位于所述第一导电类型半导体柱(3)两侧的第二导电类型半导体柱(4)，位于第一导电类型半导体柱(3)中的高K介质材料柱(5)；
所述第二导电类型半导体柱(4)的顶部及所述第一导电类型半导体柱(3)的部分顶部具有第二导电类型半导体体区(6)；所述第二导电类型半导体体区(6)中具有相互接触的第二导电类型半导体重掺杂接触区(7)和第一导电类型半导体源区(8)；
位于所述第二导电类型半导体体区(6)和高K介质材料柱(5)之间，且位于所述第一导电类型半导体柱(3)的顶部的第一导电类型轻掺杂JFET区(13)，所述第一导电类型半导体源区(8)与第一导电类型轻掺杂JFET区(13)之间的第二导电类型半导体体区(6)为沟道区；
位于所述第一导电类型半导体源区(8)的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区(13)之上的平面栅结构，所述平面栅结构包括栅氧层(9)及其上的多晶硅栅电极(10)；所述高K介质材料柱(5)的上表面具有多晶硅调控栅(14)；
包围所述平面栅结构和多晶硅调控栅(14)的介质层(11)，实现平面栅结构、多晶硅调控栅(14)和金属化源极(12)的电气隔离；所述第二导电类型半导体重掺杂接触区(7)的上表面和第一导电类型半导体源区(8)的第二部分上表面与金属化源极(12)直接接触；
其特征在于，多晶硅调控栅(14)、高K介质材料柱(5)及与高K介质材料柱(5)纵向相邻的第一导电类型半导体衬底(2)形成MIS电容；多晶硅调控栅(14)与外部电压调控模块相连，所述电压调控模块用于改变多晶硅调控栅(14)的电位，当漏极电位低于预设电压时，电压调控模块使得多晶硅调控栅(14)的电位与漏极电位相同；当漏极电位高于预设电压时，电压调控模块使得多晶硅调控栅(14)的电位与多晶硅栅电极(10)电位相同；所述多晶硅调控栅(14)的宽度小于所述高K介质材料柱(5)的宽度。
2.根据权利要求1所述的一种抗EMI超结器件，其特征在于，所述第一导电类型半导体柱(3)的掺杂浓度大于所述第二导电类型半导体柱(4)的掺杂浓度。
3.根据权利要求1所述的一种抗EMI超结器件，其特征在于，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
4.根据权利要求1所述的一种抗EMI超结器件，其特征在于，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
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