CN114361239A - 一种低密勒电容的vdmos器件 - Google Patents
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Abstract
本发明提供一种低密勒电容的VDMOS器件结构，属于功率半导体器件技术领域。本发明提出的一种低密勒电容VDMOS器件，通过将多晶硅电极区进行不同类型掺杂，以PN结自隔离的方法将其分为三段，将与JFET区交叠的部分和金属化源极短接，从而使得栅漏的交叠面积大大减小，实现了对密勒电容的有效降低。另外通过在JFET区顶部引入高掺杂区以弥补导通电阻的增大。因此，本发明结构在保证VDMOS原有的基本电学性能的基础上，有效地降低了密勒电容，减小了器件的开关损耗。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种低密勒电容的VDMOS器件。
背景技术
功率VDMOS器件的出现使得功率MOSFET得以商用化，其利用了双扩散工艺，通过控制两个结的结深来形成沟道区，减少了所需掩模版的数量，节约了成本。由于功率VDMOS具有很高的输入阻抗，开关速度快，很快超越了功率BJT成为主流的功率开关管，在各大高压开关电源中广泛应用。
功率VDMOS器件通常作为功率开关管用于能源转换，由于其单极载流子导电，具有很快的开关速度，但同时由于其本身存在的寄生电容，尤其是密勒电容(CGD)的存在，使得器件在开启和关断过程的时间大为延长，这同时也使得器件在开启和关断过程中有较大的开关损耗。为了使得器件获得更快的开关速度，减小开关过程中带来的损耗，减小密勒电容是最直接有效的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在提出一种低密勒电容的VDMOS器件，可以有效地减小密勒电容，提高器件的开关速度，从而降低器件的开关损耗，改善器件的频率特性。
为实现上述发明目的，本发明技术方案如下：
一种低密勒电容的VDMOS器件，包括金属化漏极1、位于金属化漏极1上的重掺杂第一导电类型半导体衬底2、位于重掺杂第一导电类型半导体衬底2之上的轻掺杂第一导电类型半导体体区3、位于所述轻掺杂第一导电类型半导体体区3顶部中间的第一导电类型半导体高掺杂区5；
所述轻掺杂第一导电类型半导体体区3顶部左右两侧具有第二导电类型半导体体区4；所述第二导电类型半导体体区4中具有紧邻的第二导电类型半导体重掺杂接触区6和第一导电类型半导体源区7；所述第一导电类型半导体源区7与第一导电类型半导体高掺杂区5之间的第二导电类型半导体体区4为沟道区；
所述部分第一导电类型半导体源区7、所述沟道区和第一导电类型半导体高掺杂区5之上为栅氧化层8；所述栅氧化层8之上为多晶硅电极区；所述多晶硅电极区由位于两侧的重掺杂第一导电类型多晶硅栅电极区9和位于中部的轻掺杂第二导电类型多晶硅源电极区10构成；所述多晶硅电极区通过所述栅氧化层8及包围多晶硅电极区的第一介质层11，与金属化源极12实现电气隔离；所述第二导电类型半导体重掺杂接触区6与第一导电类型半导体源区7，都和金属化源极12以欧姆接触的形式直接接触；
所述重掺杂第一导电类型多晶硅栅电极区9完全覆盖沟道区；所述重掺杂第一导电类型多晶硅栅电极区9与栅极电位相连；所述轻掺杂第二导电类型多晶硅源电极区10与源极电位相连。
作为优选方式，第一导电类型半导体高掺杂区5的掺杂浓度在1E15～1E16 cm-3；
并且/或者重掺杂第一导电类型半导体衬底2、第二导电类型半导体重掺杂接触区6、重掺杂第一导电类型多晶硅栅电极区9的掺杂浓度大于1E19 cm-3；
并且/或者轻掺杂第一导电类型半导体体区3、轻掺杂第二导电类型多晶硅源电极区10的掺杂浓度低于1E16 cm-3。
作为优选方式，第一导电类型为n型，第二导电类型为p型。
作为优选方式，第一导电类型为p型，第二导电类型为n型。
作为优选方式，半导体为硅。
作为优选方式，半导体为碳化硅。
作为优选方式，位于所述轻掺杂第二导电类型多晶硅源电极区10正下方的栅氧化层8替换为high-k介质，其余栅氧化层部分保持二氧化硅。
本发明的有益效果为：本发明提出的一种低密勒电容的VDMOS器件，通过离子注入杂质补偿的方法将多晶硅电极区做成N+P-N+(当第一导电类型半导体为n型半导体时)的结构，利用其正常工作下的栅源电位差，实现PN结反偏，在保证不穿通的情况下，实现了栅源之间的电气隔离并达到减小栅源交叠面积的目的，减小了器件的寄生电容CGD，从而提高了器件的开关速度。此外轻掺杂的P型多晶硅区可视为一个电阻，而P型多晶硅区、栅氧化层以及位于轻掺杂第一导电类型半导体住上的高掺杂区构成了MIS电容，从而在源极以及漏极之间引入串联的所述电阻以及所述MIS电容，形成RC吸收电路，可以有效缓解因开关速度过快带来的电压、电流过冲。此外，同样将轻掺杂的P型多晶硅区视为一个电阻，N型多晶硅区以及P型多晶硅区之间构成了PN结结电容，从而在栅极和源极之间也引入了电阻及PN结结电容串联的RC吸收电路。由于PN结结电容相比于栅源电容很小，故而对器件的开关速度并不会造成明显的影响。因此，本发明结构在保证VDMOS原有的基本电学性能的基础上，不仅提高了器件的开关速度，还能一定程度缓解输入输出端的电压、电流过冲的问题。
附图说明
图1为本发明实施例1的一种低密勒电容的VDMOS器件的结构示意图；
图2为本发明实施例1的一种低密勒电容的VDMOS器件的多晶硅电极连接示意图，为了方便描述，示图中并未画出介质层、金属化源极以及金属化漏极。
图3为本发明实施例1的一种低密勒电容的VDMOS器件的含寄生电容的等效电路图；
图4为本发明实施例2的一种低密勒电容的VDMOS器件的结构示意图。
其中1为金属化漏极，2为重掺杂第一导电类型半导体衬底，3为轻掺杂第一导电类型半导体体区，4为第二导电类型半导体体区，5为第一导电类型半导体高掺杂区，6为第二导电类型半导体重掺杂接触区，7为第一导电类型半导体源区，8为栅氧化层，9为重掺杂第一导电类型多晶硅栅电极区，10为轻掺杂第二导电类型多晶硅源电极区，11为第一介质层，12为金属化源极，13为第二介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，本实施例提供一种低密勒电容的VDMOS器件，包括金属化漏极1、位于金属化漏极1上的重掺杂第一导电类型半导体衬底2、位于重掺杂第一导电类型半导体衬底2之上的轻掺杂第一导电类型半导体体区3、位于所述轻掺杂第一导电类型半导体体区3顶部中间的第一导电类型半导体高掺杂区5；
所述轻掺杂第一导电类型半导体体区3顶部左右两侧具有第二导电类型半导体体区4；所述第二导电类型半导体体区4中具有紧邻的第二导电类型半导体重掺杂接触区6和第一导电类型半导体源区7；所述第一导电类型半导体源区7与第一导电类型半导体高掺杂区5之间的第二导电类型半导体体区4为沟道区；
所述部分第一导电类型半导体源区7、所述沟道区和第一导电类型半导体高掺杂区5之上为栅氧化层8；所述栅氧化层8之上为多晶硅电极区；所述多晶硅电极区由位于两侧的重掺杂第一导电类型多晶硅栅电极区9和位于中部的轻掺杂第二导电类型多晶硅源电极区10构成；所述多晶硅电极区通过所述栅氧化层8及包围多晶硅电极区的第一介质层11，与金属化源极12实现电气隔离；所述第二导电类型半导体重掺杂接触区6与第一导电类型半导体源区7，都和金属化源极12以欧姆接触的形式直接接触；
所述重掺杂第一导电类型多晶硅栅电极区9完全覆盖沟道区；所述重掺杂第一导电类型多晶硅栅电极区9与栅极电位相连；所述轻掺杂第二导电类型多晶硅源电极区10与源极电位相连。
具体的，第一导电类型半导体高掺杂区5的掺杂浓度在1E15～1E16 cm-3；
重掺杂第一导电类型半导体衬底2、第二导电类型半导体重掺杂接触区6、重掺杂第一导电类型多晶硅栅电极区9的掺杂浓度大于1E19 cm-3；
轻掺杂第一导电类型半导体体区3、轻掺杂第二导电类型多晶硅源电极区10的掺杂浓度低于1E16 cm-3。
第一导电类型为n型，第二导电类型为p型。
或者第一导电类型为p型，第二导电类型为n型。
优选的，半导体为硅或者为碳化硅。
上述实施例中，所述轻掺杂第二导电类型多晶硅源电极区的长度需足够长，以保证栅压降落在两侧多晶硅区上后所述中间段的轻掺杂多晶硅区不发生穿通击穿，从而才能保证器件正常工作。
以下以实施例1为例解释说明本发明的工作原理：
传统平面栅VDMOS，由于多晶硅栅与JFET区的交叠面积较大，故而器件的密勒电容较大，从而使得开关过程中的密勒平台时间较长。而在密勒平台阶段，器件工作在大电流大电压条件下，造成很大的功率损耗，故而要减小器件的开关损耗，提高器件的开关速度，就要减小器件的密勒电容。对此，本发明第一实施例所提出的一种低密勒电容的VDMOS结构，利用PN反偏下的自隔离，将整个多晶硅电极区分为三段，左右两段为正常的栅电极，覆盖整个沟道区，在工作条件下可以使其下的沟道区反型，实现器件正常的开关功能。而中间段的多晶硅为轻掺杂的第二导电类型多晶硅，与金属化源极短接，在正常工作条件下与两边的多晶硅栅电极构成的PN结处于反偏状态，从而在电学上将多晶硅电极区分为了三部分，实际与漏极交叠的多晶硅电极区在电学上并未与栅极相连，即实际栅极与漏极的交叠面积大大削减，故而氧化层电容得到有效降低。此外中间未耗尽部分的多晶硅区连接了源电位，也能使下方的第一导电类型半导体高掺杂区进行耗尽，减小下方的耗尽层电容，从而使得整体的密勒电容得到减小，器件具有更快的开关速度。
此外中间段的多晶硅区与金属化源极短接，在反向阻断状态下可以起到场板的作用，优化多晶硅栅边缘的电场分布，提高器件耐压；在正向导通情况下，多晶硅中间未耗尽部分的轻掺杂第二导电类型多晶硅区充当一个电阻，与下方多晶硅、栅氧化层、高掺杂区构成的的MIS电容组成RC吸收器并联在漏源两端，如图3所示，有效缓解了输出端的电压、电流过冲。尤其在关断状态下，当栅压降至密勒平台处时，此时中间的轻掺杂第二导电类型多晶硅区未耗尽部分更宽，因此所述的MIS电容更大，所构成的RC吸收器效果更佳。同样地，所述电阻与多晶硅PN结结电容构成的RC吸收器并联在栅源两端，缓解输入端的电压、电流过冲。但同时PN结结电容相比于栅源电容很小，故而对器件的开关速度无明显影响。
实施例2
如图4所示，本实施例提供一种低密勒电容的VDMOS器件，和实施例1的区别在于：
位于所述轻掺杂第二导电类型多晶硅源电极区10正下方的栅氧化层8替换为第二介质层13，第二介质层13为high-k介质，其余栅氧化层部分保持二氧化硅。
基于实施例1的基础，将实施例1中的栅氧化层与多晶硅电极区一样，分成左中右三部分，其中左右两部分为常规的二氧化硅氧化层，中间部分则换为二氧化铪(HfO2)或其他高介电常数的介质层，使得所述MIS电容具有更大容值，从而使并联在漏源两端的RC吸收器具有更好的效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种低密勒电容的VDMOS器件，包括金属化漏极(1)、位于金属化漏极(1)上的重掺杂第一导电类型半导体衬底(2)、位于重掺杂第一导电类型半导体衬底(2)之上的轻掺杂第一导电类型半导体体区(3)、位于所述轻掺杂第一导电类型半导体体区(3)顶部中间的第一导电类型半导体高掺杂区(5)；
所述轻掺杂第一导电类型半导体体区(3)顶部左右两侧具有第二导电类型半导体体区(4)；所述第二导电类型半导体体区(4)中具有紧邻的第二导电类型半导体重掺杂接触区(6)和第一导电类型半导体源区(7)；所述第一导电类型半导体源区(7)与第一导电类型半导体高掺杂区(5)之间的第二导电类型半导体体区(4)为沟道区；
所述部分第一导电类型半导体源区(7)、所述沟道区和第一导电类型半导体高掺杂区(5)之上为栅氧化层(8)；所述栅氧化层(8)之上为多晶硅电极区；所述多晶硅电极区由位于两侧的重掺杂第一导电类型多晶硅栅电极区(9)和位于中部的轻掺杂第二导电类型多晶硅源电极区(10)构成；所述多晶硅电极区通过所述栅氧化层(8)及包围多晶硅电极区的第一介质层(11)，与金属化源极(12)实现电气隔离；所述第二导电类型半导体重掺杂接触区(6)与第一导电类型半导体源区(7)，都和金属化源极(12)以欧姆接触的形式直接接触；
其特征在于：所述重掺杂第一导电类型多晶硅栅电极区(9)完全覆盖沟道区；所述重掺杂第一导电类型多晶硅栅电极区(9)与栅极电位相连；所述轻掺杂第二导电类型多晶硅源电极区(10)与源极电位相连。
2.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：第一导电类型半导体高掺杂区(5)的掺杂浓度在1E15～1E16cm-3；
并且/或者重掺杂第一导电类型半导体衬底(2)、第二导电类型半导体重掺杂接触区(6)、重掺杂第一导电类型多晶硅栅电极区(9)的掺杂浓度大于1E19cm-3；
并且/或者轻掺杂第一导电类型半导体体区(3)、轻掺杂第二导电类型多晶硅源电极区(10)的掺杂浓度低于1E16cm-3。
3.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：第一导电类型为n型，第二导电类型为p型。
4.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：第一导电类型为p型，第二导电类型为n型。
5.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：半导体为硅。
6.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：半导体为碳化硅。
7.根据权利要求1所述的一种低密勒电容的VDMOS器件，其特征在于：位于所述轻掺杂第二导电类型多晶硅源电极区(10)正下方的栅氧化层(8)替换为high-k介质，其余栅氧化层部分保持二氧化硅。
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