CN109585445A - 功率mosfet - Google Patents
功率mosfet Download PDFInfo
- Publication number
- CN109585445A CN109585445A CN201710908423.7A CN201710908423A CN109585445A CN 109585445 A CN109585445 A CN 109585445A CN 201710908423 A CN201710908423 A CN 201710908423A CN 109585445 A CN109585445 A CN 109585445A
- Authority
- CN
- China
- Prior art keywords
- threshold voltage
- unit cell
- gate
- primitive unit
- power mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 55
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000000758 substrate Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 that is Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
Abstract
本发明公开了一种功率MOSFET，功率MOSFET的有源区包括多个并联的原胞，各原胞包括栅极结构、沟道区、源区、漂移区和漏区；栅极结构包括栅介质层和多晶硅栅，被多晶硅栅覆盖的沟道区的表面用于形成沟道；原胞按照阈值电压的不同分为2种以上，用以降低功率MOSFET在开关过程中的电流变化和电压变化；在开启过程中，按照阈值电压从小到大的顺序依次开启和阈值电压对应的原胞；在关断过程中，按照阈值电压从大到小的顺序依次关断和阈值电压对应的原胞。本发明能降低开关速度，从而降低开关过程中电流和电压的变化。
Description
技术领域
本发明涉及一种半导体集成电路制造，特别是涉及一种功率MOSFET。
背景技术
功率器件有两大类，一类是以MOSFET为代表的，单极器件。其导电只是有电子或者空穴参与导电。其中电子参与的叫N型MOSFET，空穴参与的叫P型MOSFET。另一类是以BJT或者是IGBT为代表的，双极器件。其导电过程中，电子和空穴同时参与，包含少子注入的过程。因此，单极器件开关速度快，双极器件开关速度慢。器件开关速度快，也就是开通过程中的di/dt和dv/dt大，这样可以降低开关过程中的损耗，器件可以工作在更高的开关频率。但是高的di/dt和dv/dt，会增加器件开关过程中的过冲，严重的时候甚至可以造成器件的损坏。高的di/dt和dv/dt也会造成器件开关过程中的振荡，对器件正常工作也是不利的。因此降低器件在开关过程中的速度，对MOSFET型器件来说有重要的意义。
发明内容
本发明所要解决的技术问题是提供一种功率MOSFET，能降低开关速度，从而降低开关过程中电流和电压的变化。
为解决上述技术问题，本发明提供的功率MOSFET的有源区包括多个并联的原胞，各所述原胞包括栅极结构、沟道区、源区、漂移区和漏区；所述栅极结构包括栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述沟道区的表面用于形成沟道。
所述原胞按照阈值电压的不同分为2种以上，用以降低所述功率MOSFET在开关过程中的电流变化和电压变化；在开启过程中，按照所述阈值电压从小到大的顺序依次开启和所述阈值电压对应的所述原胞；在关断过程中，按照所述阈值电压从大到小的顺序依次关断和所述阈值电压对应的所述原胞。
进一步的改进是，不同阈值电压的各所述原胞之间的所述栅介质层的厚度不同，通过调节所述栅介质层的厚度设置阈值电压。
进一步的改进是，各所述原胞的所述栅介质层为栅氧化层。
进一步的改进是，不同阈值电压的各所述原胞之间的沟道区的掺杂浓度不同，通过调节所述沟道区的掺杂浓度设置阈值电压。
进一步的改进是，不同阈值电压的各所述原胞之间的多晶硅栅的掺杂浓度不同，通过调节所述多晶硅栅的掺杂浓度设置阈值电压。
进一步的改进是，各所述多晶硅栅都为重掺杂，不同阈值电压的各所述原胞之间的多晶硅栅的掺杂类型不同，通过调节所述多晶硅栅的掺杂类型设置阈值电压。
进一步的改进是，不同阈值电压的各所述原胞之间的所述栅介质层的厚度不同、所述沟道区的掺杂浓度不同或所述多晶硅栅的掺杂浓度不同，通过调节所述栅介质层的厚度、所述沟道区的掺杂浓度或所述多晶硅栅的掺杂浓度设置阈值电压。
进一步的改进是，所述栅极结构为平面栅结构，所述栅介质层和所述多晶硅栅依次形成于所述沟道区的表面并延伸到所述漂移区表面。
进一步的改进是，所述栅极结构为沟槽栅结构，所述栅极结构包括沟槽，所述沟槽穿过所述沟道区，所述栅介质层形成于所述沟槽的底部表面和侧面，所述多晶硅栅填充于所述沟槽中，所述多晶硅栅侧面覆盖所述沟道区。
进一步的改进是，所述栅极结构具有分裂栅结构，在所述沟槽的底部形成有源极多晶硅，所述源极多晶硅和所述沟槽之间隔离有底部介质层，所述栅介质层形成于所述底部介质层顶部的所述沟槽侧面，所述多晶硅栅形成于所述沟槽的顶部且所述多晶硅栅和所述源极多晶硅之间隔离有多晶硅间介质层。
进一步的改进是，所述功率MOSFET为超结功率MOSFET，在所述漂移区中形成有超结结构，所述超结结构由交替排列的N型薄层和P型薄层组成。
进一步的改进是，所述原胞按照阈值电压的不同分为2种，同一所述有源区中两种阈值电压对应的所述原胞的数量各占50％。
进一步的改进是，各所述原胞按照阈值电压的不同交错排列在所述有源区中。
进一步的改进是，各所述原胞按照阈值电压的不同在所述有源区中的排列方式为：
不同阈值电压的所述原胞呈环绕式结构排列中所述有源区中，阈值电压最高的所述原胞排列在所述有源区的中央区域，阈值电压低一级的所述原胞环绕在阈值电压高一级的所述原胞的周侧。
进一步的改进是，阈值电压的最大值根据所述功率MOSFET的栅极驱动电压进行选择，保证所述栅极驱动电压减去阈值电压的最大值后形成的过驱动电压能使沟道电阻满足要求。
本发明根据所要解决的技术问题在不改变功率MOSFET的基本结构的基础上，仅对功率MOSFET包括的各原胞的阈值电压进行设置，将原胞的阈值电压设置为2种以上，由于并联结构的各原胞在使用过程中各电极所加的电压相同，而当原胞的阈值电压不同时，在开启和关闭过程中不同阈值电压的原胞的开启和关闭的速度会不同，具体为，在开启过程中，按照阈值电压从小到大的顺序依次开启和阈值电压对应的原胞；在关断过程中，按照阈值电压从大到小的顺序依次关断和阈值电压对应的原胞；这样，对于整个功率MOSFET来讲，其所包括的原胞不是同时开启和关断，而是分步开启和关断，所以本发明能降低开关速度，从而降低开关过程中电流和电压的变化。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有一种功率MOSFET的原胞结构图；
图2是本发明实施例功率MOSFET的原胞排布图；
图3A-图3D是本发明实施例中通过调节栅介质层的厚度设置阈值电压的方法对应的各步骤的示意图；
图4A-图4B是本发明实施例中通过调节沟道区的掺杂浓度设置阈值电压的第一种方法对应的各步骤的示意图；
图5A-图5B是本发明实施例中通过调节沟道区的掺杂浓度设置阈值电压的第二种方法对应的各步骤的示意图。
具体实施方式
功率MOSFET通常由多个原胞并联而成，现有功率器件中的原胞的结构都相同，故各原胞的阈值电压都一致，即只有一个阈值电压，栅极电压一旦超过阈值电压，所有的元胞都打开，这使的器件的开关速度过快，di/dt和dv/dt的值较大。
功率MOSFET，有两种结构，分别是横向结构和纵向结构，横向结构比较适合于器件的击穿电压小于30V的器件。纵向器件比较适合于器件的击穿电压大于30V的器件。如图1所示，是现有一种功率MOSFET的原胞结构图，图1是以纵向N型器件为例进行说明：
栅极材料层1，通常是由多晶硅组成即为多晶硅栅1，多晶硅栅1的厚度通常在之间。
功率MOSFET的栅极结构包括两种，一种是平面栅，一种是沟槽栅。图1中显示的是平面栅，沟通栅跟平面栅相比，工艺更加的复杂，但是其器件的比导通电阻通常优于平面栅结构。
栅介质层2位于多晶硅栅1的底部，栅介质层通常采用栅氧化层且由热氧化工艺形成，用来是实现多晶硅栅1和沟道的隔离，栅介质层2的厚度决定了栅极的耐压，通常为了保证一定的栅极耐压，栅介质层2的厚度一般大于
源区3由N型重掺杂区组成，掺杂的剂量通常是在1e15/cm2以上。
P型沟道区5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
空穴收集区4为P型重掺杂区。
N型掺杂的漂移区6的掺杂的体浓度通常是在1e15/cm3～1e17/cm3之间，漂移区6的厚度决定了器件的击穿电压。
半导体衬底如硅衬底8为N型高掺杂，其体浓度在1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻。
N型缓冲层7位于所述漂移区6的底部，N型缓冲层7的主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底8的杂质原子扩散到漂移区6，造成漂移区6 的掺杂浓度提高，从而降低器件的击穿电压。
JFET注入区(JFET Implant)9形成于两个沟道区5之间，它的目的是为了降低导通电阻。如果没有JFET Implant，沟通电阻会增加。
为了进一步降低功率MOSFET的比导通电阻，在现有功率MOSFET结构中，有一些变体，分别是具有分离栅(Split Gate)的栅极结构和漂移区6中具有超级结的结构。
图1所示的功率MOSFET的原胞的阈值电压由如下计算公式：
公式(1)中：VTH表示阈值电压，Cox表示单位面积的栅氧化层电容；NA表示沟道区5的掺杂浓度；是金属半导体功函数差；εS为半导体介电常数，K是玻尔兹曼常数，T为绝对温度，ni为本征载流子浓度，q为单位电荷量，Qox是栅氧化层的电荷面密度。
从上面公式(1)可以看出：
改变栅氧化层的厚度，栅氧化层厚度越薄，Cox越大，器件阈值电压越低。栅氧化层厚度越厚，器件的阈值电压越高。
改变P型沟道区5的掺杂浓度，P型沟道区5掺杂浓度越浓，器件阈值电压越高。 P型沟道区5掺杂浓度越低，器件的阈值电压越低。
改变功函数这里主要是改变多晶硅栅的掺杂浓度。对于现有的N型功率MOSFET来说，沟道是P型的，多晶硅栅的掺杂浓度通常是N+型的，也就是N型重掺杂。如果把N型重掺杂的多晶硅栅换成P型重掺杂的，其阈值电压对于硅来说，通常会降低1.1V。
因此，改变阈值电压主要有如上三种方法。
如图2所示，是本发明实施例功率MOSFET的原胞排布图；本发明实施例功率MOSFET的有源区包括多个并联的原胞，各所述原胞包括栅极结构、沟道区、源区、漂移区和漏区；所述栅极结构包括栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述沟道区的表面用于形成沟道。本发明实施例的所述原胞的结构可以参考图1所示的现有功率MOSFET的原胞，本发明实施例最主要的改进不是对原胞本身的改进，而是对同一功率MOSFET中的原胞的阈值电压进行特别的设置，从而来解决本发明的技术问题。
所述原胞按照阈值电压的不同分为2种以上，用以降低所述功率MOSFET在开关过程中的电流变化和电压变化；在开启过程中，按照所述阈值电压从小到大的顺序依次开启和所述阈值电压对应的所述原胞；在关断过程中，按照所述阈值电压从大到小的顺序依次关断和所述阈值电压对应的所述原胞。
本发明实施例中，设置阈值电压的方法包括如下：
不同阈值电压的各所述原胞之间的所述栅介质层的厚度不同，通过调节所述栅介质层的厚度设置阈值电压；较佳为，各所述原胞的所述栅介质层为栅氧化层。如图3A 至图3D所示，是本发明实施例中通过调节栅介质层的厚度设置阈值电压的方法对应的各步骤的示意图；包括如下步骤：
如图3A所示，首先在半导体衬底如硅衬底201的表面生长一层第一层二氧化硅层(SiO2)202，第一层二氧化硅层202会作为部分原胞的栅氧化层，为了保证栅氧化层的质量，通常采用热氧的方法形成。如图3B所示，然后在硅片即硅衬底201上沉积一层氮化硅层(Si3N4)203
如图3C所示，接着用光刻板刻蚀氮化硅层203，然后接着刻蚀第一层二氧化硅层202，露出硅衬底201表面。如图3C所示，再生长第二层二氧化硅层204。氮化硅层 203会阻挡氧气的扩散，第一层二氧化硅层202的厚度保持，第二层二氧化硅层204 的厚度大于第一层二氧化硅层202的厚度。
如图3D所示，然后除去氮化硅层203，如此两种不同氧化层厚度的栅氧即栅氧化层即可以实现。接着沉积多晶硅栅，形成栅极结构。后续的步骤跟现有的功率MOSFET 类似。上图显示的是平面栅结构对应的形成两种不同栅氧厚度的方法。对于沟槽栅结构，类似的方法同样适用。
本发明实施例中还能为：不同阈值电压的各所述原胞之间的沟道区的掺杂浓度不同，通过调节所述沟道区的掺杂浓度设置阈值电压。沟道的形成，在现有功率MOSFET 器件的设计中，有采用普打的方案，也有采用光刻版的方案。普打的方案可以节省一张光刻版，降低功率器件的成本。但是其终端的设计需要特殊处理，保证其终端没有沟道注入，或者是沟道的注入不会降低器件的击穿电压。
对于带光刻版实现沟道注入的方法，调节不同的阈值可以采用如下方案：如图4A至图4B所示，是本发明实施例中通过调节沟道区的掺杂浓度设置阈值电压的第一种方法对应的各步骤的示意图；包括步骤：
如图4A所示，在硅衬底即硅片301的表面形成光刻胶图形302，接着进行沟道区注入即体区注入(Body Implant)303。
如图4B所示，注入303完成以后形成沟道区304，之后去除光刻胶图形302；再通过热氧化工艺形成栅氧化层305，沉积多晶硅栅306，形成栅极结构。
从图4B可以看到，左侧的沟道区304跟多晶硅栅306的交叠区(Overlap)较小，图4B中左侧的交叠区的宽度为d1；右侧的沟道区304跟多晶硅栅306的交叠区较大，图4B中右侧的交叠区的宽度为d2，即d2大于d1。沟道区304是通过Body Implant303 和后面的高温退火形成；因此当沟道区304跟多晶硅栅306的Overlap更多时，通过退火形成的沟道区的掺杂浓度可以更高，这样阈值可以更高。这是一种形成不同阈值电压压的方法。
对于是普打形成沟道的方法，需要增加一张光刻版。下面以沟槽栅为例，来介绍这一种实现方法：如图5A至图5B所示，是本发明实施例中通过调节沟道区的掺杂浓度设置阈值电压的第二种方法对应的各步骤的示意图，包括步骤：
如图5A所示，在硅衬底401上形成了沟槽栅，沟槽栅包括形成于硅衬底401栅的沟槽，形成于沟槽底部表面和侧面的栅氧化层(未示出)，填充于沟槽中的多晶硅栅402。之后进行普打即进行全面的沟道区注入403，可以形成沟道区406。沟道区 406如图5B所示，图5B中光刻胶404所覆盖的区域的沟道区406为图5A对应的沟道区注入403形成的掺杂。沟道区注入403形成的是一个统一阈值电压的功率MOSFET。
之后需要在普打的基础上增加一张光刻版，形成图5B所示的光刻胶404的图形，再进行一次如图5B所示的沟道区注入405。第二次注入即沟道区注入405跟第一次注入即沟道区注入403的注入能量一样或者是不一样。推荐采用使用更深的能量注入。这是因为阈值电压高的器件，其基区电阻(Rb)越小，越小的基区电阻，其寄生的三极管也就越难导通，从而器件的可靠性可以更高。采用注入更深的能量，那么高阈值器件的击穿电压会稍微比低阈值器件的击穿电压低。这样器件的击穿点发生在高阈值电压的部分，发生在可靠性比较高的地方，器件的可靠性可以提升。
本发明实施例中还能为：不同阈值电压的各所述原胞之间的多晶硅栅的掺杂浓度不同，通过调节所述多晶硅栅的掺杂浓度设置阈值电压。各所述多晶硅栅都为重掺杂，不同阈值电压的各所述原胞之间的多晶硅栅的掺杂类型不同，通过调节所述多晶硅栅的掺杂类型设置阈值电压。调节多晶硅栅的掺杂浓度对应于调节公式(1)中的功函数，这个方法主要是改变多晶硅栅的掺杂浓度，对于N型MOSFET，让低阈值电压的功率MOSFET的原胞的多晶硅栅的掺杂浓度是P型重掺杂，让高阈值电压的功率MOSFET 的原胞的多晶硅栅的掺杂浓度是N型重掺杂。因为多晶硅栅的掺杂浓度非常高，体浓度达到1e20cm-3以上，所以其跟金属接触不管是N型还是P型多晶硅，都可以形成很好的欧姆接触。
实现多晶硅栅的不同类型掺杂的实现方法中，一种可能实现的方法是在沉积多晶硅栅的时候，沉积的是P型重掺杂的多晶硅。然后，在源区注入的时候，共用源区的光刻版，在需要高阈值电压的地方，进行重掺杂的N型注入，其注入的剂量大，不但可以中和原来的多晶硅栅中的P型重掺杂，还可以反型成N型重掺杂。这个方法，不需要增加额外的光刻版。不会带来额外的成本增加。
上面分开介绍了3种不同的调节阈值电压的方法，即通过调节所述栅介质层的厚度、所述沟道区的掺杂浓度和所述多晶硅栅的掺杂浓度中的一种设置阈值电压，本发明实施例中，能通过调节所述栅介质层的厚度、所述沟道区的掺杂浓度和所述多晶硅栅的掺杂浓度中的各种组合设置阈值电压。
本发明实施例中，所述栅极结构为平面栅结构，所述栅介质层和所述多晶硅栅依次形成于所述沟道区的表面并延伸到所述漂移区表面，平面栅结构请参考图1所示。在其它实施例中也能为：所述栅极结构为沟槽栅结构，所述栅极结构包括沟槽，所述沟槽穿过所述沟道区，所述栅介质层形成于所述沟槽的底部表面和侧面，所述多晶硅栅填充于所述沟槽中，所述多晶硅栅侧面覆盖所述沟道区。
本发明实施例还能做进一步改进为：所述栅极结构具有分裂栅结构，在所述沟槽的底部形成有源极多晶硅，所述源极多晶硅和所述沟槽之间隔离有底部介质层，所述栅介质层形成于所述底部介质层顶部的所述沟槽侧面，所述多晶硅栅形成于所述沟槽的顶部且所述多晶硅栅和所述源极多晶硅之间隔离有多晶硅间介质层。
本发明实施例还能做进一步改进为：所述功率MOSFET为超结功率MOSFET，在所述漂移区中形成有超结结构，所述超结结构由交替排列的N型薄层和P型薄层组成。
所述原胞按照阈值电压的不同分为2种，同一所述有源区中两种阈值电压对应的所述原胞的数量各占50％。当然，两种阈值电压对应的所述原胞的数量的配置还可以根据需要进行相应的变化，如低阈值电压的原胞数量占30％，高阈值电压的原胞的数量占70％。
注意，功率MOSFET的导通电阻包含三部分：
沟道电阻，通常器件阈值电压越高，沟道电阻越小。
漂移区电阻，跟器件阈值电压无关。
衬底电阻和封装电阻跟器件阈值电压无关。
高阈值电压通常会增加器件的沟道电阻。但是由于栅极驱动的电压通常都在10V附近，而阈值电压通常在1-3V，器件的过驱动电压(Overdrive)为(Vgs-VTH)，该过驱动电压很高，因此高阈值电压对沟道电阻的增加比较小。但是，如果器件的 Overdrive电压比较小，如栅极驱动的电压只有6V左右，高阈值电压对应的沟道电阻增加比较大，此时不适用于采用高阈值电压的原胞。所以，本发明实施例中，阈值电压的最大值根据所述功率MOSFET的栅极驱动电压进行选择，保证所述栅极驱动电压减去阈值电压的最大值后形成的过驱动电压能使沟道电阻满足要求。
本发明实施例中，对于低阈值电压和高阈值电压的版图排布也是有讲究的。可以采用交错排布的方式，即各所述原胞按照阈值电压的不同交错排列在所述有源区中。但是本发明实施例比较推荐的是图2中所采用的较佳排布方式。如图2所示，是本发明实施例功率MOSFET的原胞排布图；本发明实施例中各所述原胞按照阈值电压的不同在所述有源区中的排列方式为：
不同阈值电压的所述原胞呈环绕式结构排列中所述有源区101中，阈值电压最高的所述原胞排列在所述有源区的中央区域102，阈值电压低一级的所述原胞环绕在阈值电压高一级的所述原胞的周侧。在所述有源区101的周侧为终端保护区103。
图2所示的排布结构中，对于高阈值电压的器件原胞，其开启跟低阈值电压器件原胞相比更晚，关断跟低阈值电压器件相比更早。故高阈值电压的器件原胞导通的时间更短。因此，高阈值电压的器件原胞的损耗主要是热耗跟低阈值电压的器件原胞相比更小。而功率MOSFET在工作中，通常芯片表面的散热是最差的，这是受到周围器件的自加热(Self-Heating)效应所致。而四周的部分，因为旁边无器件，受 Self-Heating的效应小。表现是芯片中间的温度高，四周温度低。为了让器件的各原胞的整体温度分布更均匀，能在版图排布中，让高阈值电压的器件原胞分布在芯片中间即图2中的中央区域102，低阈值电压的器件在芯片的四周即图2的中央区域102 外的有源区101中，从而能降低器件中间区域的温升，让器件的温度分布更加的均匀。
本发明实施例根据所要解决的技术问题在不改变功率MOSFET的基本结构的基础上，仅对功率MOSFET包括的各原胞的阈值电压进行设置，将原胞的阈值电压设置为2 种以上，由于并联结构的各原胞在使用过程中各电极所加的电压相同，而当原胞的阈值电压不同时，在开启和关闭过程中不同阈值电压的原胞的开启和关闭的速度会不同，具体为，在开启过程中，按照阈值电压从小到大的顺序依次开启和阈值电压对应的原胞；在关断过程中，按照阈值电压从大到小的顺序依次关断和阈值电压对应的原胞；这样，对于整个功率MOSFET来讲，其所包括的原胞不是同时开启和关断，而是分步开启和关断，所以本发明实施例能降低开关速度，从而降低开关过程中电流和电压的变化，即本发明实施例采用集成不同阈值电压的原胞，能降低器件的di/dt和 dv/dt。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种功率MOSFET，其特征在于：功率MOSFET的有源区包括多个并联的原胞，各所述原胞包括栅极结构、沟道区、源区、漂移区和漏区；所述栅极结构包括栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述沟道区的表面用于形成沟道；
所述原胞按照阈值电压的不同分为2种以上，用以降低所述功率MOSFET在开关过程中的电流变化和电压变化；在开启过程中，按照所述阈值电压从小到大的顺序依次开启和所述阈值电压对应的所述原胞；在关断过程中，按照所述阈值电压从大到小的顺序依次关断和所述阈值电压对应的所述原胞。
2.如权利要求1所述的功率MOSFET，其特征在于：不同阈值电压的各所述原胞之间的所述栅介质层的厚度不同，通过调节所述栅介质层的厚度设置阈值电压。
3.如权利要求2所述的功率MOSFET，其特征在于：各所述原胞的所述栅介质层为栅氧化层。
4.如权利要求1所述的功率MOSFET，其特征在于：不同阈值电压的各所述原胞之间的沟道区的掺杂浓度不同，通过调节所述沟道区的掺杂浓度设置阈值电压。
5.如权利要求1所述的功率MOSFET，其特征在于：不同阈值电压的各所述原胞之间的多晶硅栅的掺杂浓度不同，通过调节所述多晶硅栅的掺杂浓度设置阈值电压。
6.如权利要求5所述的功率MOSFET，其特征在于：各所述多晶硅栅都为重掺杂，不同阈值电压的各所述原胞之间的多晶硅栅的掺杂类型不同，通过调节所述多晶硅栅的掺杂类型设置阈值电压。
7.如权利要求1所述的功率MOSFET，其特征在于：不同阈值电压的各所述原胞之间的所述栅介质层的厚度不同、所述沟道区的掺杂浓度不同或所述多晶硅栅的掺杂浓度不同，通过调节所述栅介质层的厚度、所述沟道区的掺杂浓度或所述多晶硅栅的掺杂浓度设置阈值电压。
8.如权利要求1所述的功率MOSFET，其特征在于：所述栅极结构为平面栅结构，所述栅介质层和所述多晶硅栅依次形成于所述沟道区的表面并延伸到所述漂移区表面。
9.如权利要求1所述的功率MOSFET，其特征在于：所述栅极结构为沟槽栅结构，所述栅极结构包括沟槽，所述沟槽穿过所述沟道区，所述栅介质层形成于所述沟槽的底部表面和侧面，所述多晶硅栅填充于所述沟槽中，所述多晶硅栅侧面覆盖所述沟道区。
10.如权利要求9所述的功率MOSFET，其特征在于：所述栅极结构具有分裂栅结构，在所述沟槽的底部形成有源极多晶硅，所述源极多晶硅和所述沟槽之间隔离有底部介质层，所述栅介质层形成于所述底部介质层顶部的所述沟槽侧面，所述多晶硅栅形成于所述沟槽的顶部且所述多晶硅栅和所述源极多晶硅之间隔离有多晶硅间介质层。
11.如权利要求1所述的功率MOSFET，其特征在于：所述功率MOSFET为超结功率MOSFET，在所述漂移区中形成有超结结构，所述超结结构由交替排列的N型薄层和P型薄层组成。
12.如权利要求1所述的功率MOSFET，其特征在于：所述原胞按照阈值电压的不同分为2种，同一所述有源区中两种阈值电压对应的所述原胞的数量各占50％。
13.如权利要求1所述的功率MOSFET，其特征在于：各所述原胞按照阈值电压的不同交错排列在所述有源区中。
14.如权利要求1所述的功率MOSFET，其特征在于：各所述原胞按照阈值电压的不同在所述有源区中的排列方式为：
不同阈值电压的所述原胞呈环绕式结构排列中所述有源区中，阈值电压最高的所述原胞排列在所述有源区的中央区域，阈值电压低一级的所述原胞环绕在阈值电压高一级的所述原胞的周侧。
15.如权利要求1所述的功率MOSFET，其特征在于：阈值电压的最大值根据所述功率MOSFET的栅极驱动电压进行选择，保证所述栅极驱动电压减去阈值电压的最大值后形成的过驱动电压能使沟道电阻满足要求。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710908423.7A CN109585445B (zh) | 2017-09-29 | 2017-09-29 | 功率mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710908423.7A CN109585445B (zh) | 2017-09-29 | 2017-09-29 | 功率mosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109585445A true CN109585445A (zh) | 2019-04-05 |
| CN109585445B CN109585445B (zh) | 2021-03-16 |
Family
ID=65914262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710908423.7A Active CN109585445B (zh) | 2017-09-29 | 2017-09-29 | 功率mosfet |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109585445B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112825333A (zh) * | 2019-11-21 | 2021-05-21 | 南通尚阳通集成电路有限公司 | 功率器件 |
| CN113972272A (zh) * | 2020-07-22 | 2022-01-25 | 深圳尚阳通科技有限公司 | Mosfet器件 |
| CN114361239A (zh) * | 2021-12-31 | 2022-04-15 | 电子科技大学 | 一种低密勒电容的vdmos器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140042525A1 (en) * | 2012-02-13 | 2014-02-13 | Maxpower Semiconductor, Inc. | Lateral transistors and methods with low-voltage-drop shunt to body diode |
| CN104979346A (zh) * | 2014-04-14 | 2015-10-14 | 万国半导体股份有限公司 | 低速开关应用的mosfet开关电路 |
| CN106229343A (zh) * | 2016-08-12 | 2016-12-14 | 上海鼎阳通半导体科技有限公司 | 超结器件 |
| CN106887451A (zh) * | 2015-12-15 | 2017-06-23 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN107086248A (zh) * | 2016-02-12 | 2017-08-22 | 三星电子株式会社 | 半导体器件及其制造方法 |
-
2017
- 2017-09-29 CN CN201710908423.7A patent/CN109585445B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140042525A1 (en) * | 2012-02-13 | 2014-02-13 | Maxpower Semiconductor, Inc. | Lateral transistors and methods with low-voltage-drop shunt to body diode |
| CN104979346A (zh) * | 2014-04-14 | 2015-10-14 | 万国半导体股份有限公司 | 低速开关应用的mosfet开关电路 |
| CN106887451A (zh) * | 2015-12-15 | 2017-06-23 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN107086248A (zh) * | 2016-02-12 | 2017-08-22 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN106229343A (zh) * | 2016-08-12 | 2016-12-14 | 上海鼎阳通半导体科技有限公司 | 超结器件 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112825333A (zh) * | 2019-11-21 | 2021-05-21 | 南通尚阳通集成电路有限公司 | 功率器件 |
| CN112825333B (zh) * | 2019-11-21 | 2024-04-05 | 南通尚阳通集成电路有限公司 | 功率器件 |
| CN113972272A (zh) * | 2020-07-22 | 2022-01-25 | 深圳尚阳通科技有限公司 | Mosfet器件 |
| CN113972272B (zh) * | 2020-07-22 | 2023-11-10 | 深圳尚阳通科技股份有限公司 | Mosfet器件 |
| CN114361239A (zh) * | 2021-12-31 | 2022-04-15 | 电子科技大学 | 一种低密勒电容的vdmos器件 |
| CN114361239B (zh) * | 2021-12-31 | 2024-02-27 | 电子科技大学 | 一种低密勒电容的vdmos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109585445B (zh) | 2021-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10128353B2 (en) | Trench transistors and methods with low-voltage-drop shunt to body diode | |
| TWI518911B (zh) | 垂直dmos電晶體 | |
| US8319278B1 (en) | Power device structures and methods using empty space zones | |
| CN105280711B (zh) | 电荷补偿结构及用于其的制造 | |
| TWI675477B (zh) | 帶有改良fom的可擴展的sgt結構 | |
| US8390058B2 (en) | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions | |
| KR101015767B1 (ko) | 반도체 소자 및 전력 트랜지스터 | |
| CN203690306U (zh) | 半导体器件及半导体器件结构 | |
| CN104752511B (zh) | 场效应半导体器件及其制造 | |
| CN203690305U (zh) | 半导体器件及半导体器件结构 | |
| TW201415645A (zh) | 無需利用附加遮罩來製造的積體有肖特基二極體的平面ｍｏｓｆｅｔ及其佈局方法 | |
| US20150333170A1 (en) | Lateral power device having low specific on-resistance and using high-dielectric constant socket structure and manufacturing method therefor | |
| CN109659351A (zh) | 绝缘栅双极晶体管 | |
| CN105027290B (zh) | 自适应电荷平衡的mosfet技术 | |
| JP2005510061A (ja) | トレンチ・ゲート半導体装置とその製造方法 | |
| CN109585445A (zh) | 功率mosfet | |
| CN114361250A (zh) | 具有增强的高频性能的金属氧化物半导体场效应晶体管 | |
| CN104485360B (zh) | 射频ldmos器件及其制造方法 | |
| CN101807603B (zh) | Vdmos晶体管测试结构 | |
| CN106887451B (zh) | 超结器件及其制造方法 | |
| CN105793987B (zh) | 沟槽栅极沟槽场板半垂直半横向mosfet | |
| CN105529369A (zh) | 一种半导体元胞结构和功率半导体器件 | |
| US9419128B2 (en) | Bidirectional trench FET with gate-based resurf | |
| Chen et al. | Progressive development of superjunction power MOSFET devices | |
| CN206259355U (zh) | 半导体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd. Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd. |