CN102254942A - 新型阶梯栅结构igbt及其制造方法 - Google Patents

Abstract

本发明涉及一种新型阶梯栅结构IGBT及其制造方法，其包括半导体基板；半导体基板的第一主面上设有第二导电类型基区，第二导电类型基区内的上部设有第一导电类型集电区；半导体基板的第二主面上设有第二导电类型发射区及集电极；第二导电类型基区通过位于JFET区栅氧化层及第一导电类型基区相隔离；JFET区栅氧化层的底部边缘向外延伸形成沟道区栅氧化层；沟道区栅氧化层与JFET区栅氧化层上淀积有导电多晶硅，导电多晶硅上淀积有绝缘介质层；绝缘介质层上刻蚀有第一接触孔及第二接触孔，第一接触孔内填充有发射极；第二接触孔内填充有栅电极。本发明工艺步骤方便，降低栅极与发射极间的电容，减小了截止频率及开关速度，降低阈值电压，适应范围广，安全可靠。

Description

新型阶梯栅结构IGBT及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，尤其是一种新型阶梯栅结构IGBT及其制造方法，属于IGBT的技术领域。

背景技术

IGBT，中文名字为绝缘栅双极型晶体管，它是由MOSFET(输入级)和PNP晶体管(输出级)复合而成的一种器件，既有MOSFET器件驱动功率小和开关速度快的特点(控制和响应)，又有双极型器件饱和压降低而容量大的特点(功率级较为耐用)，频率特性介于MOSFET与功率晶体管之间，可正常工作于几十kHz频率范围内。

IGBT凭借其优越的性能在诸如高压输电、机车牵引、电机调速、电源管理、无功补偿、电动汽车等各个领域具有广泛的应用。发达国家80％的电能要经变换处理后使用。为适应变换处理电路向高频发展的需要(更高效节能和节材)，功率器件由以晶闸管为代表的低频时代发展到今天的以IGBT和功率MOSFET为代表的高频时代。同时，IGBT技术被视为当代功率半导体器件领域的制高点之一，也是电力电子学发展的基石之一。

国际上除了早期于1980年代初出现PT-IGBT(穿通型IGBT)，到1988年出现NPT-IGBT(非穿通型IGBT)117J，2000年又出现FS-IGBT(电场中止型IGBT)目前三种技术并存，各有其优缺点。

穿通型IGBT基区宽度小于空间电荷最大展宽宽度，该IGBT的耐压由设置一个N+缓冲层的穿通机制决定。它的基区比较窄，采用厚外延衬底片。这种器件在70％额定电流以下时为负电阻温度系数。一般地说，1700V以下的IGBT多采用PT结构。非穿通NPT型IGBT采用了电阻率高的FZ区熔单晶替换昂贵的外延片，晶体完整性和均匀性得到充分满足。在硅片背面用注人和退火的方法形成发射效率较低的PN结，此外增加对承受高阻断电压的N漂移区的厚度，以至在高电压下不会产生耗尽层击穿的现象。NPT结构的采用，使得IGBT几乎在全电流的范围的工作区内部都层现正电阻温度系数的单极型器件的特点，而且NPT的制造成本大幅度降低，约为PT的3/4。电场中止型IGBT是纵向结构的再一次优化，吸收了PT型和NPT型两类器件的优点，形成硅片厚度比NPT型器件薄约1/3，又保持正电阻温度系数单极特征的各项优点。由于较薄的漂移层中的过剩载流子减少的缘故FS型IGBT还能够降低自身的关断损耗。此外它在关断时没有拖尾电流是其最大的优点。但是FS型IGBT由于是片子很薄，的技术难度很高。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种新型阶梯栅结构的IGBT及其制造方法，其工艺步骤方便，降低栅极与发射极间的电容，减小了截止频率及开关速度，降低阈值电压，适应范围广，安全可靠。

按照本发明提供的技术方案，所述新型阶梯栅结构IGBT，在所述半导体IGBT的截面上，包括具有第一导电类型的半导体基板，所述半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间形成第一导电类型基区；所述半导体基板的第一主面上设有第二导电类型基区，所述第二导电类型基区在第一导电类型基区内向第二主面方向延伸，第二导电类型基区内的上部设有第一导电类型集电区；半导体基板的第二主面上设有第二导电类型发射区，所述第二导电类型发射区上设有集电极；

第一导电类型基区内的第二导电类型基区通过位于第一主面上的JFET区栅氧化层及位于所述JFET区栅氧化层下方的第一导电类型基区相隔离；所述JFET区栅氧化层的底部边缘向外延伸形成沟道区栅氧化层，所述沟道区氧化层的厚度小于JFET区栅氧化层的厚度，沟道区栅氧化层与JFET区栅氧化层间形成阶梯栅结构；沟道区栅氧化层与对应的第一导电类型集电区及第二导电类型基区相接触；沟道区栅氧化层与JFET区栅氧化层上淀积有导电多晶硅，所述导电多晶硅上淀积有绝缘介质层；所述绝缘介质层上刻蚀有第一接触孔及第二接触孔，所述第一接触孔内填充有发射极，所述发射极将第二导电类型基区及位于所述第二导电类型基区内的第一导电类型集电区连接成等电位；第二接触孔内填充有栅电极，所述栅电极位于JFET区栅氧化层的上方，并与第二接触孔底部的导电多晶硅相接触。

所述第二导电类型基区的底端设有第二导电类型深掺杂区，所述第二导电类型深掺杂区的浓度大于第二导电类型基区的浓度。

所述绝缘介质层为硅玻璃、硼磷硅玻璃或磷硅玻璃。所述集电极与第二导电类型发射区欧姆接触。所述半导体基板的材料包括硅。

一种新型阶梯栅结构IGBT的制造方法，所述新型阶梯栅结构IGBT的制造方法包括如下步骤：

a、提供具有两个主面的第一导电类型半导体基板，两个主面包括第一主面与第二主面，半导体基板的第一主面与第二主面间包括第一导电类型基区；

b、在半导体基板的第一主面上生长栅氧化层；

c、选择性地掩蔽和刻蚀栅氧化层，在半导体基板的第一主面上得到JFET区栅氧化层；

d、在上述半导体基板的第一主面上，再生长一层厚度小于JFET区栅氧化层的栅氧化层，所述栅氧化层覆盖于半导体基板的第一主面及JFET区栅氧化层上；

e、在上述半导体基板的第一主面上淀积导电多晶硅并刻蚀所述导电多晶硅，得到位于JFET区栅氧化层及位于所述JFET区栅氧化层底部边缘的导电多晶硅；

f、在半导体基板的第一主面上进行第二导电类型离子注入，热扩散后在半导体基板的第一导电类型基区内形成第二导电类型基区；

g、在上述半导体基板的第一主面上进行第一导电类型离子注入，退火后在第二导电类型基区内形成第一导电类型集电区；

h、在上述半导体基板的第一主面上再次注入第二导电类型离子，在第二导电类型基区的底部形成第二导电类型深掺杂区；

i、刻蚀半导体基板第一主面上的栅氧化层，得到位于半导体基板第一主面上的JFET区栅氧化层及位于JFET区栅氧化层底部边缘的沟道区栅氧化层；

j、在半导体基板的第一主面上淀积绝缘介质层，并在所述绝缘介质层上刻蚀出第一接触孔与第二接触孔；

k、在半导体基板的第一主面上淀积金属层，刻蚀所述金属层，得到位于第一接触孔与第二接触孔内的金属；

l、减薄半导体基板的第二主面；

m、在上述减薄后半导体基板的第二主面上制作第二导电类型发射区；

n、在第二导电类型发射区上制作集电极。

所所述步骤(d)中，所述JFET区栅氧化层的厚度为

半导体基板第一主面上其余的栅氧化层厚度为

所述第二导电类型基区通过自对准注入B离子及热扩散形成。

所述发射极及栅电极为同一制造层，发射极及栅电极的材料包括铝，所述发射极与栅电极的厚度为

所述第一导电类型集电区通过注入As离子并退火后形成。

所述“第一导电类型”和“第二导电类型”两者中，对于N型绝缘栅双极型晶体管IGBT，第一导电类型指N型，第二导电类型为P型；对于P型绝缘栅双极型晶体管IGBT，第一导电类型与第二导电类型所指的类型与N型绝缘栅双极型晶体管IGBT正好相反。

本发明的优点：第一导电类型基区内设有第二导电类型基区，第二导电类型基区的底部设有第二导电类型深掺杂区；第二导电类型基区通过JFET区栅氧化层及下方的第一导电类型基区隔离；JFET区栅氧化层的底部边缘形成沟道区栅氧化层，所述沟道区栅氧化层与对应的第二导电类型基区及第二导电类型基区内的第一导电类型集电区相接触；沟道区栅氧化层的厚度小于JFET区栅氧化层的厚度，从而形成阶梯状栅氧化层结构，能够有效降低栅极与发射极之间的电容，减小截止频率和开关速度，同时得到较低的阈值电压，工艺步骤方便，适应范围广，安全可靠。

附图说明

图1为本发明的结构剖视图。

图2～图10为本发明制造方法的具体工艺实施剖视图，其中，

图2为再次生长栅氧化层后的结构剖视图。

图3为得到导电多晶硅后的结构剖视图。

图4为得到第二导电类型基区后的结构剖视图。

图5为得到第一导电类型集电区后的结构剖视图。

图6为得到第二导电类型深掺杂区后的结构剖视图。

图7为刻蚀绝缘介质层得到第一接触孔与第二接触孔后的结构剖视图。

图8为得到发射极与栅电极后的结构剖视图。

图9为得到第二导电类型发射区后的结构剖视图。

图10为得到集电极后的结构剖视图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1～图10所示：以N型IGBT器件为例，本发明包括N型基区1、P型基区2、P+深掺杂区3、P+发射区4、N+集电区5、JFET区栅氧化层6、沟道区栅氧化层7、导电多晶硅8、发射极9、集电极10、栅电极11、绝缘介质层12、栅氧化层13、第一接触孔14及第二接触孔15。

如图1和图10所示：在所述半导体IGBT器件的截面上，半导体基板包括N型基区1，所述N型基区1具有第一主面及第二主面，所述第一主面与第二主面相对应。N型基区1设有P型基区2，所述P型基区2在N型基区1内从第一主面上向第二主面的方向延伸，且P型基区2的延伸距离小于N型基区1的厚度。P型基区2的底部设有P+深掺杂区3，所述P+深掺杂区3的浓度大于P型基区2的浓度。P型基区2内设有N+集电区5，所述N+集电区5位于P型基区2的上部，且N+集电区5从第一主面上向第二主面的方向延伸。N型基区1内的P型基区2通过位于第一主面上的JFET区栅氧化层6及位于所述JFET区栅氧化层6下方的N型基区1相隔离。JFET区栅氧化层6对应于位于第一主面上的底部边缘向外延伸有沟道区栅氧化层7，所述沟道区栅氧化层7分别与JFET区栅氧化层6两侧的P型基区2相接触，并与P型基区2内对应相邻的N+集电区5相接触。沟道区栅氧化层7的厚度小于JFET区栅氧化层6的厚度，从而在第一主面上形成阶梯状的栅氧化层结构，JFET区栅氧化层6呈梯形状，能够降低栅极和发射极之间的电容，减小了截止频率和开关速度。JFET区栅氧化层6与沟道区栅氧化层7上淀积有导电多晶硅8，所述导电多晶硅8的形状与阶梯状栅氧化层接结构相一致。半导体基板的第一主面上淀积有绝缘介质层12，所述绝缘介质层12覆盖于N型基区1及导电多晶硅8上。通过选择性地掩蔽和刻蚀绝缘介质层12，能够在N型基区1的第一主面上得到第一接触孔14及第二接触孔15，所述第一接触孔14位于相邻的JFET区栅氧化层6间，第一接触孔14从绝缘介质层12的表面向下延伸到N型基区1上，第二接触孔15位于JFET区栅氧化层6的正上方，第二接触孔15的底部与导电多晶硅8相接触。在第一接触孔14内填充有发射极9，所述发射极9将相应P型基区2及位于所述P型基区2内的N+集电区5连接成等电位。第二接触孔15内填充有栅电极11，所述栅电极11与导电多晶硅8相接触。图1和图10中，只表示出了IGBT元胞区的结构，元胞区内的元胞通过导电多晶硅8连接成整体。栅电极11与发射极9不相接触。所述发射极9与栅电极11可以采用铝、金或铜等金属制成，半导体基板的材料可以采用硅。半导体基板的第二主面上设有P+发射区4，所述P+发射区6上设有集电极10，所述集电极10为金属化集电极，集电极10与P+发射区6欧姆接触。

如图2～图10所示：上述结构的IGBT，通过下述工艺步骤实现：

a、提供具有两个主面的N型半导体基板，两个主面包括第一主面与第二主面，半导体基板的第一主面与第二主面间包括N型基区1；

b、在半导体基板的第一主面上生长栅氧化层；

所述栅氧化层为十分致密的氧化层，所述栅氧化层的厚度为

c、选择性地掩蔽和刻蚀栅氧化层，在半导体基板的第一主面上得到JFET区栅氧化层6；所述JFET区栅氧化层6呈梯形状；

d、在上述半导体基板的第一主面上，再生长一层厚度小于JFET区栅氧化层6的栅氧化层13，所述栅氧化层13覆盖于半导体基板的第一主面及JFET区栅氧化层6上；

如图2所示：通过栅氧化层13能够便于在半导体基板的第一主面上进行后续工艺步骤，同时，当刻蚀栅氧化层13后，能够得到沟道区栅氧化层7，栅氧化层13的厚度为

e、在上述半导体基板的第一主面上淀积导电多晶硅并刻蚀所述导电多晶硅，得到位于JFET区栅氧化层6及位于所述JFET区栅氧化层6底部边缘的导电多晶硅8；

如图3所示：通过导电多晶硅8覆盖JFET区栅氧化层6底部边缘的栅氧化层13，通过后续刻蚀后能够得到沟道区栅氧化层7；

f、在半导体基板的第一主面上进行P型离子注入，热扩散后在半导体基板的N型基区1内形成P型基区2；

如图4所示：所述自对准注入时选择注入B离子，通过热扩散后在N型基区1内形成P型基区2，所述P型基区2从N型基区1的第一主面上向第二主面方向延伸，且P型基区延伸的距离小于N型基区1的厚度，在截面上，P型基区2形成包围环绕JFET区栅氧化层6及沟道区栅氧化层7的结构；

g、在上述半导体基板的第一主面上进行N型离子注入，退火后在P型基区2内形成N+集电区5；

如图5所示：所述离子注入选择注入As离子，离子注入前，需要在半导体基板的第一主面上涂覆光刻胶，然后通过在光刻胶上开出离子注入的窗口，从而能够在P型基区2内形成N+集电区5；离子注入并退火形成N+集电区5后，去除半导体基板第一主面上的光刻胶，以便进行其他工艺步骤的操作；

h、在上述半导体基板的第一主面上再次注入P型离子，在P型基区2的底部形P+深掺杂区3；

如图6所示：所述P+深掺杂区3的浓度大于P型基区2的浓度，且P+深掺杂区3的浓度小于N+集电区5的浓度，因此在注入P型离子时，不会影响P型基区2内N+集电区5；

i、刻蚀半导体基板第一主面上的栅氧化层13，得到位于半导体基板第一主面上的JFET区栅氧化层6及位于JFET区栅氧化层6底部边缘的沟道区栅氧化层7；

通过上述刻蚀工艺后，能够便于发射极金属的淀积；

j、在半导体基板的第一主面上淀积绝缘介质层12，并在所述绝缘介质层12上刻蚀出第一接触孔14与第二接触孔15；

如图7所示：所述绝缘介质层12为硅玻璃(USG)、硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)；第一接触孔14位于相邻的JFET区栅氧化层6间，第二接触孔15位于JFET区栅氧化层6的正上方；第一接触孔14的孔底为N型基区1的第一主面，第二接触孔15的孔底为导电多晶硅8；

k、在半导体基板的第一主面上淀积金属层，刻蚀所述金属层，得到位于第一接触孔14与第二接触孔15内的金属；

如图8所示：所述金属层可以铝，厚度为

第一接触孔14内的金属形成发射极9，第二接触孔15内的金属形成栅电极11；

l、减薄半导体基板的第二主面；

所述对半导体基板第二主面的减薄方法可以为机械抛光，也可以采用其他的形式；对半导体基板第二主面减薄的厚度根据不同耐压要求来进行设计，减薄后能够有利于半导体基板热量的扩散；

m、在上述减薄后半导体基板的第二主面上制作P+发射区4；

如图9所示：通过在N+缓冲层3上外延或离子注入形成P+发射区4，本发明中主要采用外延方法形成P+发射区4；

n、在P+发射区4上制作集电极10；

如图10所示：所述集电极10为金属化集电极，所述集电极10与P+发射区4欧姆接触，从而能够形成IGBT的集电极、发射极及栅电极结构。

如图1和图10所示：IGBT整个器件的元胞可以分为三个主要的功能区，由N+集电区5形成的N+有源区、P型基区2、N型基区1和栅电极组成的MOSFET区，由JFET区栅氧化层6下方的N型基区1形成的电子积累层、N型基区1和P+发射区4组成的PN二极管区，由P型基区2、N型基区1和P+发射区4组成的PNP晶体管区。这三个功能区都是IGBT正常工作时候起作用的区域，另外还有一个结构上的寄生PNPN晶闸管区，是应当在设计过程中尽量避免其起作用的区域。当集电极10(colIector))相对于发射极9(eminer)加正偏压，P+发射区4与N型基区1间的PN结处于正偏而N型基区1与P型基区2间PN结处于微弱反偏状态，此时若栅电极10(gate)加正偏压且大于域值电压时，N型沟道开启连通N+集电区5和N型基区1，电子可以顺利地经沟道流入N型基区1。电子电流形成PNP管的基区电流，使晶体管的集电极10即P+发射区4开始经P+发射区4与N型基区1间的PN结向N型基区1注入空穴。于是，这个高阻层内就积累了大量的电子空穴对，它们的浓度一般比N型基区1掺杂浓度高出几个(通常2～4个)数量级，从而产生基区电导调制效应，大大降低了IGBT在正向导通状态下的导通电阻，其通态损耗比VDMOS要小得多。由于N型基区1较宽，大量从注入的空穴同沟道注入的电子产生复合，剩下的空穴扩散渡越N型基区到达N型基区1与P型基区2间PN结。N型基区1与P型基区2间PN结微小反偏，所以这部分空穴被晶体管的集电极收集，从器件的发射极流出。

IGBT的开关速度主要由它的本征电容和寄生电容决定，电容的充放电过程是限制其开关速度的主要因素，尤其是反向传输电容，它的密勒效应对器件的开关特性有重要影响，甚至对开关速度起支配作用。因此，在IGBT设计中减小反向传输电容就显得格外重要。

栅源短路条件下，器件的反向传输电容C_rss、输入电容C_iss和输出电容C_oss为

C_rss＝C_gd

C_iss＝C_gs+C_gd                (1)

C_oss＝C_ds+C_gd

式中C_gd、C_gs、C_ds分别为器件的栅漏电容、栅源电容和漏源电容。上式表明，C_gd对C_iss和C_oss都有直接影响。

在交流工作状态下

C_iss＝C_gs+(1+k)C_gd          (2)

式中k＝-dV_ds/dV_gs为电压放大系数，C_gd通过密勒效应使输入电容增大，甚至起支配作用。由式(1)、(2)可见，减小反向传输电容，即栅漏电容C_gd对器件的开关及频率特性极为重要。

根据器件结构，反向传输电容主要由元胞P型基区2间栅漏覆盖区的氧化层电容C_ox和外延层表面的耗尽层电容C_d串联构成，可表示为

C_rss＝C_gd＝C_ox*C_d/(C_ox+C_d) (3)

在漏源电压V_ds较小时，P型基区2与N型基区1表面耗尽层较薄，C_d较大，C_rss主要是C_ox起支配作用。随着V_ds的上升，耗尽层扩展，C_d逐渐减小，并在C_rss中逐渐起主导作用。使C_rss随V_ds的增大而下降。因此减小反向传输电容的主要措施应是在器件设计中尽量减小氧化层电容和耗尽层电容。

在器件体内结构参数确定的情况下，减小氧化层电容和耗尽层电容，就应在元胞P型基区2之间增加氧化层厚度。由图1和图10可见，与常规IGBT结构相比，本发明通过JFET区栅氧化层6及沟道区栅氧化层7，减小了氧化层电容，能够减小截止频率和开关速度。

本发明N型基区1内设有P型基区2，P型基区2的底部设有P+深掺杂区3；P型基区2通过JFET区栅氧化层6及下方的N型基区1隔离；JFET区栅氧化层6的底部边缘形成沟道区栅氧化层7，所述沟道区栅氧化层7与对应的P型基区2及P型基区2内的N+集电区5相接触；沟道区栅氧化层7的厚度小于JFET区栅氧化层6的厚度，从而形成阶梯状栅氧化层结构，能够有效降低栅极与发射极之间的电容，减小截止频率和开关速度，同时得到较低的阈值电压，工艺步骤方便，适应范围广，安全可靠。

Claims (10)

1.一种新型阶梯栅结构IGBT，在所述半导体IGBT的截面上，包括具有第一导电类型的半导体基板，所述半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间形成第一导电类型基区；所述半导体基板的第一主面上设有第二导电类型基区，所述第二导电类型基区在第一导电类型基区内向第二主面方向延伸，第二导电类型基区内的上部设有第一导电类型集电区；半导体基板的第二主面上设有第二导电类型发射区，所述第二导电类型发射区上设有集电极；其特征是：

第一导电类型基区内的第二导电类型基区通过位于第一主面上的JFET区栅氧化层及位于所述JFET区栅氧化层下方的第一导电类型基区相隔离；所述JFET区栅氧化层的底部边缘向外延伸形成沟道区栅氧化层，所述沟道区氧化层的厚度小于JFET区栅氧化层的厚度，沟道区栅氧化层与JFET区栅氧化层间形成阶梯栅结构；沟道区栅氧化层与对应的第一导电类型集电区及第二导电类型基区相接触；沟道区栅氧化层与JFET区栅氧化层上淀积有导电多晶硅，所述导电多晶硅上淀积有绝缘介质层；所述绝缘介质层上刻蚀有第一接触孔及第二接触孔，所述第一接触孔内填充有发射极，所述发射极将第二导电类型基区及位于所述第二导电类型基区内的第一导电类型集电区连接成等电位；第二接触孔内填充有栅电极，所述栅电极位于JFET区栅氧化层的上方，并与第二接触孔底部的导电多晶硅相接触。

2.根据权利要求1所述的新型阶梯栅结构IGBT，其特征是：所述第二导电类型基区的底端设有第二导电类型深掺杂区，所述第二导电类型深掺杂区的浓度大于第二导电类型基区的浓度。

3.根据权利要求1所述的新型阶梯栅结构IGBT，其特征是：所述绝缘介质层为硅玻璃、硼磷硅玻璃或磷硅玻璃。

4.根据权利要求1所述的新型阶梯栅结构IGBT，其特征是：所述集电极与第二导电类型发射区欧姆接触。

5.根据权利要求1所述的新型阶梯栅结构IGBT，其特征是：所述半导体基板的材料包括硅。

6.一种新型阶梯栅结构IGBT的制造方法，其特征是，所述新型阶梯栅结构IGBT的制造方法包括如下步骤：

(a)、提供具有两个主面的第一导电类型半导体基板，两个主面包括第一主面与第二主面，半导体基板的第一主面与第二主面间包括第一导电类型基区；

(b)、在半导体基板的第一主面上生长栅氧化层；

(c)、选择性地掩蔽和刻蚀栅氧化层，在半导体基板的第一主面上得到JFET区栅氧化层；

(d)、在上述半导体基板的第一主面上，再生长一层厚度小于JFET区栅氧化层的栅氧化层，所述栅氧化层覆盖于半导体基板的第一主面及JFET区栅氧化层上；

(e)、在上述半导体基板的第一主面上淀积导电多晶硅并刻蚀所述导电多晶硅，得到位于JFET区栅氧化层及位于所述JFET区栅氧化层底部边缘的导电多晶硅；

(f)、在半导体基板的第一主面上进行第二导电类型离子注入，热扩散后在半导体基板的第一导电类型基区内形成第二导电类型基区；

(g)、在上述半导体基板的第一主面上进行第一导电类型离子注入，退火后在第二导电类型基区内形成第一导电类型集电区；

(h)、在上述半导体基板的第一主面上再次注入第二导电类型离子，在第二导电类型基区的底部形成第二导电类型深掺杂区；

(i)、刻蚀半导体基板第一主面上的栅氧化层，得到位于半导体基板第一主面上的JFET区栅氧化层及位于JFET区栅氧化层底部边缘的沟道区栅氧化层；

(j)、在半导体基板的第一主面上淀积绝缘介质层，并在所述绝缘介质层上刻蚀出第一接触孔与第二接触孔；

(k)、在半导体基板的第一主面上淀积金属层，刻蚀所述金属层，得到位于第一接触孔与第二接触孔内的金属；

(l)、减薄半导体基板的第二主面；

(m)、在上述减薄后半导体基板的第二主面上制作第二导电类型发射区；

(n)、在第二导电类型发射区上制作集电极。

7.根据权利要求6所述新型阶梯栅结构IGBT的制造方法，其特征是：所所述步骤(d)中，所述JFET区栅氧化层的厚度为

半导体基板第一主面上其余的栅氧化层厚度为

8.根据权利要求6所述新型阶梯栅结构IGBT的制造方法，其特征是：所述第二导电类型基区通过自对准注入B离子及热扩散形成。

9.根据权利要求6所述新型阶梯栅结构IGBT的制造方法，其特征是：所述发射极及栅电极为同一制造层，发射极及栅电极的材料包括铝，所述发射极与栅电极的厚度为

10.根据权利要求6所述新型阶梯栅结构IGBT的制造方法，其特征是：所述第一导电类型集电区通过注入As离子并退火后形成。

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