CN107425060A - 新型igbt结构及其制作方法 - Google Patents
新型igbt结构及其制作方法 Download PDFInfo
- Publication number
- CN107425060A CN107425060A CN201610345965.3A CN201610345965A CN107425060A CN 107425060 A CN107425060 A CN 107425060A CN 201610345965 A CN201610345965 A CN 201610345965A CN 107425060 A CN107425060 A CN 107425060A
- Authority
- CN
- China
- Prior art keywords
- trapezoid
- reversed
- semiconductor substrate
- base
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 230000001413 cellular effect Effects 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 98
- 230000003071 parasitic effect Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Weting (AREA)
Abstract
本发明提供一种新型IGBT结构及其制作方法,其中新型IGBT结构包括:半导体衬底和元胞区;元胞区包括位于半导体衬底表面内的第一基区、第二基区、第一源区、第二源区和位于第一基区与第二基区之间的双台面结构,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面与第二倒台面被位于部分第一源区与部分第二源区之间且覆盖在半导体衬底表面的氧化层隔开,且第一倒台面与第二倒台面均被氧化层填满。本发明中的这种结构减小了在半导体衬底表面形成的台面的高度,有利于光刻胶、多晶硅等薄膜的覆盖,有利于减小光刻尺寸。
Description
技术领域
本发明涉及半导体器件领域,尤其涉及一种新型IGBT结构及其制作方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,简称IGBT)的元胞存在栅集寄生电容,它会导致IGBT在开关过程中易受电磁干扰影响,使栅电压出现振荡,进而使IGBT开关性能变差。普通的IGBT元胞典型结构如图1所示,它的整个氧化层a的厚度均匀为t。氧化层a可以分为两部分,沟道上方的氧化层b的厚度决定了IGBT阈值电压的大小,而两基区间的氧化层c的厚度则决定了栅集寄生电容的大小。由于IGBT阈值电压的限制,t取值只能维持在100nm到150nm之间,但是如果两基区间的氧化层c厚度太小,会导致其栅集寄生电容较大。为减小栅集寄生电容并保证IGBT的阈值电压维持不变,必须增大两个基区间上方的氧化层厚度而维持沟道上方栅氧化层厚度不变,于是人们提出一种台面栅结构,如图2所示,台面栅结构的栅氧化层在两基区上方的厚度为t,而在其他地方厚度则为h,h一般为t的几倍到10几倍。这样既可以保持阈值电压不变,又能大幅减小栅集寄生电容,降低IGBT开关过程中的电磁振荡。
但是这种结构又会有其他几个缺点:1.增大台面栅氧化层厚度h会使IGBT元胞表面形成一个高台阶,不利于光刻胶、多晶硅、钝化层等薄膜的覆盖,也不利于减小最小光刻尺寸;2.若维持高h同时通过减小台阶角度θ来降低台阶的陡峭程度的话,台面栅所占用面积又会大幅增大,降低IGBT芯片的电流密度。因此,亟需一种新的IGBT结构来解决上述问题。
发明内容
本发明提供一种新型IGBT结构及其制作方法,用以解决现有技术中的IGBT元胞表面有高台阶不利于减小最小光刻尺寸的技术问题。
本发明一方面提供一种新型IGBT结构,包括:
半导体衬底和元胞区;元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间的双台面结构,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面为上窄下宽结构,第二倒台面为上宽下窄结构,第一倒台面与第二倒台面被位于部分第一源区与部分第二源区之间且覆盖在半导体衬底表面的氧化层隔开,且第一倒台面与第二倒台面均被氧化层填满。
进一步的,第一倒台面与第二倒台面中氧化层的厚度之和为半导体衬底表面覆盖的氧化层厚度的2倍到20倍。
进一步的,第一倒台面与第二倒台面以半导体衬底表面覆盖的氧化层为轴对称设置。
进一步的,元胞区还包括多晶硅层,所述多晶硅层覆盖在第一倒台面的氧化层及第一倒台面与部分第一源区、部分第二源区之间的氧化层上。
进一步的,元胞区还包括钝化层和第一金属层,其中,钝化层覆盖多晶硅层、部分第一源区和部分第二源区,第一金属层覆盖钝化层、部分第一源区、部分第二源区、部分第一基区和部分第二基区。
进一步的,还包括位于半导体衬底背面的发射区和覆盖发射区的第二金属层。
进一步的,第一源区、第二源区和半导体衬底为第一导电类型的掺杂区,第一基区、第二基区和发射区为第二导电类型的掺杂区,其中,第一导电类型与第二导电类型不相同。
本发明另一方面提供一种新型IGBT制作方法,包括:
步骤101,在半导体衬底表面内形成双台面结构,双台面结构被氧化层填满,其中,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面为上窄下宽结构,第二倒台面为上宽下窄结构;
步骤102,在半导体衬底表面和双台面结构上表面依次生长氧化层、淀积多晶硅层;
步骤103,对双台面结构两侧的部分氧化层、多晶硅层进行刻蚀,使刻蚀后剩余的氧化层覆盖双台面结构及与双台面结构相邻的两侧部分区域,多晶硅层覆盖在氧化层上;
步骤104,在双台面结构两侧的半导体衬底表面内形成第一基区和第二基区,其中,第一基区和第二基区均与氧化层相接触;
步骤105,对第一基区进行第一源区注入,对第二基区进行第二源区注入,其中,第一源区、第二源区均与氧化层相接触。
进一步的,在步骤105之后还包括:
步骤106,在半导体衬底正面淀积钝化层,并对钝化层进行刻蚀,使刻蚀后的钝化层覆盖多晶硅层、部分第一源区和部分第二源区;
步骤107,在半导体衬底正面淀积第一金属层,使第一金属层覆盖钝化层、部分第一源区、部分第二源区、部分第一基区和部分第二基区。
进一步的,在步骤107之后还包括:
步骤108,在半导体衬底背面依次形成发射区和第二金属层,其中,第二金属层覆盖在发射区上。
本发明提供的新型IGBT结构及其制作方法,不仅在半导体衬底表面以上有台面(第一倒台面),在半导体衬底表面内也有台面(第二倒台面),台面氧化层总厚度为第一倒台面与第二倒台面中氧化层的厚度之和。本发明中的这种结构减小了在半导体衬底表面形成的台面的高度,有利于光刻胶、多晶硅等薄膜的覆盖,有利于减小光刻尺寸。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中:
图1为现有技术的IGBT元胞的一种结构;
图2为现有技术的IGBT元胞的另一种结构;
图3为本发明实施例一提供的新型IGBT结构的结构示意图;
图4为本发明实施例二提供的新型IGBT结构的结构示意图;
图5为本发明实施例三提供的新型IGBT制作方法的流程示意图;
图6为根据本发明实施例三提供的新型IGBT制作方法获得的第一结构示意图;
图7为根据本发明实施例三提供的新型IGBT制作方法获得的第二结构示意图;
图8为根据本发明实施例三提供的新型IGBT制作方法获得的第三结构示意图;
图9为根据本发明实施例三提供的新型IGBT制作方法获得的第四结构示意图;
图10为根据本发明实施例三提供的新型IGBT制作方法获得的第五结构示意图;
图11为本发明实施例四提供的新型IGBT制作方法的流程示意图。
图12为根据本发明实施例四提供的新型IGBT制作方法获得的第一结构示意图;
图13为根据本发明实施例四提供的新型IGBT制作方法获得的第二结构示意图;
图14为根据本发明实施例四提供的新型IGBT制作方法获得的第三结构示意图。
在附图中,相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将结合附图对本发明作进一步说明。
实施例一
图3为本发明实施例一提供的新型IGBT结构的结构示意图;如图3所示,本实施例提供一种新型IGBT结构,包括:
半导体衬底1和元胞区2;元胞区2包括位于半导体衬底1表面内的第一基区21、第二基区22、位于第一基区21中的第一源区23、位于第二基区22中的第二源区24和位于第一基区21与第二基区22之间的双台面结构25,双台面结构25包括位于半导体衬底1表面上的第一倒台面251和位于半导体衬底1表面内的第二倒台面252,第一倒台面251为上窄下宽结构,第二倒台面252为上宽下窄结构,第一倒台面251与第二倒台面252被位于部分第一源区23与部分第二源区24之间且覆盖在半导体衬底1表面的氧化层26隔开,且第一倒台面251与第二倒台面252均被氧化层26填满。
具体的,本说明书中的“半导体衬底表面内”是指由半导体衬底1正面的表面向下延伸的一定深度的区域,该区域属于半导体衬底1的一部分。
其中,半导体衬底1可以包括半导体元素,例如单晶、多晶或非晶结构的硅或硅锗,也可以包括混合的半导体结构,例如碳化硅、合金半导体或其组合,在此不做限定。在本实施例中的半导体衬底1优选采用硅衬底,可采用N型或P型硅衬底。
元胞区2有多个,每个元胞区2包括位于半导体衬底1表面内的第一基区21、第二基区22、第一源区23、第二源区24和双台面结构25,双台面结构25包括位于半导体衬底1表面上的第一倒台面251和位于半导体衬底1表面内的第二倒台面252,第一倒台面251为上窄下宽结构,第二倒台面252为上宽下窄结构,第一倒台面251与第二倒台面252被位于部分第一源区23与部分第二源区24之间且覆盖在半导体衬底1表面的氧化层26隔开,且第一倒台面251与第二倒台面252均被氧化层26填满。
本实施例提供的新型IGBT结构,它不仅在半导体衬底1表面以上有台面(第一倒台面251),在半导体衬底1表面内也有台面(第二倒台面252),台面氧化层26总厚度为第一倒台面251与第二倒台面252中氧化层26的厚度之和。本实施例中的这种结构减小了在半导体衬底1表面形成的台面的高度,有利于光刻胶、多晶硅等薄膜的覆盖,有利于减小光刻尺寸。
实施例二
本实施例是在上述实施例的基础上进行的补充说明。
图4为本发明实施例二提供的新型IGBT结构的结构示意图;如图4所示,第一倒台面251与第二倒台面252中氧化层26的厚度之和为半导体衬底1表面覆盖的氧化层26厚度的2倍到20倍。
具体的,第一倒台面251与第二倒台面252的高度可以相等也可以不相等。
进一步的,第一倒台面251与第二倒台面252以半导体衬底1表面覆盖的氧化层26为轴对称设置。
具体的,半导体衬底1表面覆盖的氧化层26即为覆盖在半导体衬底1表面的氧化层26,该氧化层26不包括第一倒台面251和第二倒台面252中的氧化层26。
进一步的,元胞区2还包括多晶硅层27,所述多晶硅层27覆盖在第一倒台面251的氧化层26及第一倒台面251与部分第一源区23、部分第二源区24之间的氧化层26上。
元胞区2还包括钝化层28和第一金属层29,其中,钝化层28覆盖多晶硅层27、部分第一源区23和部分第二源区24,第一金属层29覆盖钝化层28、部分第一源区23、部分第二源区24、部分第一基区21和部分第二基区22。
具体的,钝化层28用于将第一金属层29与氧化层26、多晶硅层27分隔开,第一金属层29优选为铝层。
进一步的,上述结构还包括位于半导体衬底1背面的发射区3和覆盖发射区3的第二金属层4。
进一步的,第一源区23、第二源区24和半导体衬底1为第一导电类型的掺杂区,第一基区21、第二基区22和发射区3为第二导电类型的掺杂区,其中,第一导电类型与第二导电类型不相同。
具体的,第一导电类型与第二导电类型均可为N型或者P型,只需满足第一导电类型与第二导电类型不相同即可。
本实施例提供的新型IGBT结构,它不仅在半导体衬底1表面以上有台面(第一倒台面251),在半导体衬底1表面内也有台面(第二倒台面252),台面氧化层26总厚度为第一倒台面251与第二倒台面252中氧化层26的厚度之和。本实施例中的这种结构减小了半导体衬底1表面形成的台面的高度,有利于光刻胶、多晶硅等薄膜的覆盖,有利于减小光刻尺寸。
实施例三
本实施例提供的新型IGBT制作方法用于制作上述实施例一中的新型IGBT结构。
图5为本发明实施例三提供的新型IGBT制作方法的流程示意图;如图5所示,本实施例提供一种新型IGBT制作方法,包括:
步骤101,在半导体衬底表面内形成双台面结构,双台面结构被氧化层填满,其中,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面为上窄下宽结构,第二倒台面为上宽下窄结构。
本步骤形成的结构如图6所示,标号400为半导体衬底,401为双台面结构。
步骤102,在半导体衬底表面和双台面结构上表面依次生长氧化层、淀积多晶硅层。
本步骤形成的结构如图7所示,标号402为氧化层,403为多晶硅层。
步骤103,对双台面结构两侧的部分氧化层、多晶硅层进行刻蚀,使刻蚀后剩余的氧化层覆盖双台面结构及与双台面结构相邻的两侧部分区域,多晶硅层覆盖在氧化层上。
本步骤形成的结构如图8所示。
步骤104,在双台面结构两侧的半导体衬底表面内形成第一基区和第二基区,其中,第一基区和第二基区均与氧化层相接触。
本步骤形成的结构如图9所示,标号404为第一基区,405为第二基区。
步骤105,对第一基区进行第一源区注入,对第二基区进行第二源区注入,其中,第一源区、第二源区均与氧化层相接触。
本步骤形成的结构如图10所示,标号406为第一源区,407为第二源区。
本实施例提供的新型IGBT制作方法,通过将第一基区与第二基区之间设置双台面结构,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,这种结构减小了半导体衬底表面形成的台面的高度,有利于光刻胶、多晶硅等薄膜的覆盖,有利于减小光刻尺寸。
实施例四
本实施例是在实施例三的基础上进行的补充说明。
图11为本发明实施例四提供的新型IGBT制作方法的流程示意图,本实施例在实施例三的基础上还包括:
步骤106,在半导体衬底正面淀积钝化层,并对钝化层进行刻蚀,刻蚀后的钝化层覆盖多晶硅层、部分第一源区和部分第二源区。
本步骤形成的结构如图12所示,标号408为钝化层。
步骤107,在半导体衬底正面淀积第一金属层,使第一金属层覆盖钝化层、部分第一源区、部分第二源区、部分第一基区和部分第二基区。
本步骤形成的结构如图13所示,标号409为第一金属层。
步骤108,在半导体衬底背面依次形成发射区和第二金属层,其中,第二金属层覆盖在发射区上。
本步骤形成的结构如图14所示,标号410为发射区,标号411为第二金属层。
虽然已经参考优选实施例对本发明进行了描述,但在不脱离本发明的范围的情况下,可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是,只要不存在结构冲突,各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例,而是包括落入权利要求的范围内的所有技术方案。
Claims (10)
1.一种新型IGBT结构,其特征在于,包括:
半导体衬底和元胞区;元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间的双台面结构,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面为上窄下宽结构,第二倒台面为上宽下窄结构,第一倒台面与第二倒台面被位于部分第一源区与部分第二源区之间且覆盖在半导体衬底表面的氧化层隔开,且第一倒台面与第二倒台面均被氧化层填满。
2.根据权利要求1所述的新型IGBT结构,其特征在于,第一倒台面与第二倒台面中氧化层的厚度之和为半导体衬底表面覆盖的氧化层厚度的2倍到20倍。
3.根据权利要求1所述的新型IGBT结构,其特征在于,第一倒台面与第二倒台面以半导体衬底表面覆盖的氧化层为轴对称设置。
4.根据权利要求1所述的新型IGBT结构,其特征在于,元胞区还包括多晶硅层,所述多晶硅层覆盖在第一倒台面的氧化层及第一倒台面与部分第一源区、部分第二源区之间的氧化层上。
5.根据权利要求4所述的新型IGBT结构,其特征在于,元胞区还包括钝化层和第一金属层,其中,钝化层覆盖多晶硅层、部分第一源区和部分第二源区,第一金属层覆盖钝化层、部分第一源区、部分第二源区、部分第一基区和部分第二基区。
6.根据权利要求1所述的新型IGBT结构,其特征在于,还包括位于半导体衬底背面的发射区和覆盖发射区的第二金属层。
7.根据权利要求6所述的新型IGBT结构,其特征在于,第一源区、第二源区和半导体衬底为第一导电类型的掺杂区,第一基区、第二基区和发射区为第二导电类型的掺杂区,其中,第一导电类型与第二导电类型不相同。
8.一种新型IGBT制作方法,其特征在于,包括:
步骤101,在半导体衬底表面内形成双台面结构,双台面结构被氧化层填满,其中,双台面结构包括位于半导体衬底表面上的第一倒台面和位于半导体衬底表面内的第二倒台面,第一倒台面为上窄下宽结构,第二倒台面为上宽下窄结构;
步骤102,在半导体衬底表面和双台面结构上表面依次生长氧化层、淀积多晶硅层;
步骤103,对双台面结构两侧的部分氧化层、多晶硅层进行刻蚀,使刻蚀后剩余的氧化层覆盖双台面结构及与双台面结构相邻的两侧部分区域,多晶硅层覆盖在氧化层上;
步骤104,在双台面结构两侧的半导体衬底表面内形成第一基区和第二基区,其中,第一基区和第二基区均与氧化层相接触;
步骤105,对第一基区进行第一源区注入,对第二基区进行第二源区注入,其中,第一源区、第二源区均与氧化层相接触。
9.根据权利要求8所述的新型IGBT制作方法,其特征在于,在步骤105之后还包括:
步骤106,在半导体衬底正面淀积钝化层,并对钝化层进行刻蚀,使刻蚀后的钝化层覆盖多晶硅层、部分第一源区和部分第二源区;
步骤107,在半导体衬底正面淀积第一金属层,使第一金属层覆盖钝化层、部分第一源区、部分第二源区、部分第一基区和部分第二基区。
10.根据权利要求9所述的新型IGBT制作方法,其特征在于,在步骤107之后还包括:
步骤108,在半导体衬底背面依次形成发射区和第二金属层,其中,第二金属层覆盖在发射区上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610345965.3A CN107425060A (zh) | 2016-05-23 | 2016-05-23 | 新型igbt结构及其制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610345965.3A CN107425060A (zh) | 2016-05-23 | 2016-05-23 | 新型igbt结构及其制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107425060A true CN107425060A (zh) | 2017-12-01 |
Family
ID=60422282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610345965.3A Pending CN107425060A (zh) | 2016-05-23 | 2016-05-23 | 新型igbt结构及其制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107425060A (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020036311A1 (en) * | 2000-09-27 | 2002-03-28 | Hidetaka Hattori | Power semiconductor device and manufacturing method thereof |
CN1347158A (zh) * | 2000-09-28 | 2002-05-01 | 株式会社东芝 | 半导体器件及其制造方法 |
WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
CN102254942A (zh) * | 2011-07-27 | 2011-11-23 | 江苏物联网研究发展中心 | 新型阶梯栅结构igbt及其制造方法 |
-
2016
- 2016-05-23 CN CN201610345965.3A patent/CN107425060A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020036311A1 (en) * | 2000-09-27 | 2002-03-28 | Hidetaka Hattori | Power semiconductor device and manufacturing method thereof |
CN1347158A (zh) * | 2000-09-28 | 2002-05-01 | 株式会社东芝 | 半导体器件及其制造方法 |
WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
CN102254942A (zh) * | 2011-07-27 | 2011-11-23 | 江苏物联网研究发展中心 | 新型阶梯栅结构igbt及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11652166B2 (en) | Power device having super junction and Schottky diode | |
US6432775B2 (en) | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface | |
US9865727B2 (en) | Device architecture and method for improved packing of vertical field effect devices | |
US10510747B1 (en) | BCD semiconductor device and method for manufacturing the same | |
US20120306009A1 (en) | Integration of superjunction mosfet and diode | |
US8754442B2 (en) | Silicon on insulator integrated high-current N type combined semiconductor device | |
JPH01192174A (ja) | 半導体装置の製造方法 | |
JP2007516617A (ja) | エッチングで形成された溝を用いて厚い誘電体領域を形成する方法 | |
US20160181369A1 (en) | Jfet device and its manufacturing method | |
CN105118852B (zh) | 超结结构、超结mosfet及其制造方法 | |
US20170288047A1 (en) | Shallow-Trench Semi-Super-Junction VDMOS Device and Manufacturing Method Therefor | |
CN106409912A (zh) | 高频率大功率沟槽mos场效应管及其制造方法 | |
CN112786677A (zh) | 超结器件及其制造方法 | |
JP2017084998A (ja) | スーパージャンクション型mosfetデバイスおよび半導体チップ | |
CN105826360B (zh) | 沟槽型半超结功率器件及其制作方法 | |
US20030193077A1 (en) | Bipolar transistor and method of fabricating the same | |
CN111863623A (zh) | 一种多层超结半导体器件的制备方法 | |
JPH0332234B2 (zh) | ||
US8211766B2 (en) | Method of fabricating a trench power MOS transistor | |
Udrea | State-of-the-art technologies and devices for high-voltage integrated circuits | |
TWI487112B (zh) | 半導體裝置及其製造方法 | |
CN107425060A (zh) | 新型igbt结构及其制作方法 | |
CN107507860A (zh) | 倒台面栅igbt结构及其制作方法 | |
CN113363322B (zh) | N沟道的沟槽型vdmos和沟槽型igbt | |
US20170005183A1 (en) | Trenched and implanted bipolar junction transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171201 |
|
WD01 | Invention patent application deemed withdrawn after publication |