CN114551586A - 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 - Google Patents

集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 Download PDF

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Abstract

本发明涉及一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法，属于功率半导体器件技术领域，本发明的MOSFET采用分离栅的设计，以降低器件的开关损耗；为了解决分离栅结构所带来的栅氧可靠性降低的问题，加入了P型埋层以降低多晶硅边缘栅氧化层的电场强度；加入了N型导流层，将电流从沟道引入到器件的漂移区；为了降低碳化硅MOSFET寄生体二极管的导通压降以降低体二极管的反向恢复电流，在MOSFET的元胞另一边引入了一种基于积累型沟道MOS结构的栅控二极管。本发明采用积累型沟道以充分降低二极管的导通损耗，并且通过刻蚀并填埋金属的做法让源极金属与栅控二极管的多晶硅在侧壁接触，缩小了元胞尺寸。

Description

集成栅控二极管的碳化硅分离栅MOSFET元胞及制备方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法。
背景技术
宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，相对于Si材料，SiC材料具有击穿电场强度高（4×106V/cm）、载流子饱和漂移速度高(2×107cm/s)、热导率高、热稳定性好等优点，因此特别适合用于大功率、高压、高温和抗辐射的电子器件中。
SiC VDMOS是SiC功率器件中较为常用的一种器件，相对于双极型的器件，由于SiCVDMOS没有电荷存储效应，所以其拥有更好的频率特性以及更低的开关损耗。同时SiC材料的宽禁带使得SiC VDMOS的工作温度可以高达300℃。
但是平面型SiC VDMOS存在两个问题，其一是JFET区的密度较大，引入了较大的密勒电容，增加了器件的动态损耗；其二是寄生的SiC体二极管导通压降太高，并且其为双极型器件，存在较大的反向恢复电流，此外碳化硅BPD缺陷造成的双极退化现象使得该体二极管的导通压降随着使用时间的增长持续升高，因此，SiC VDMOS的体二极管无法直接作为续流二极管使用。
为了解决这两个问题，本发明提出了所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞。该结构采用分离栅结构，并通过P型埋层屏蔽了多晶硅边缘的电场，在充分降低密勒电容的同时保证了器件的长期可靠性。此外，本发明在MOSFET的另一侧集成了一种栅控二极管，该二极管采用分离栅MOSFET的二极管接法（即源漏短接）形成，通过调节N型导流层的注入剂量和能量可以方便地调节该二极管的导通压降，从而大幅度降低MOSFET体二极管的导通压降，另外，该二极管为单极型器件，无反向恢复电流，可以快速开断，大幅降低开断动态损耗。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，针对碳化硅功率半导体的高频开关应用需求，提供了一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法。
为解决上述技术问题，本发明技术方案如下：
一种集成栅控二极管的碳化硅分离栅MOSFET元胞，包括背面欧姆接触合金1，N型掺杂碳化硅衬底2，N型掺杂碳化硅外延层3，第一P型掺杂井区41，第二P型掺杂井区42，第一N型掺杂源区51，第二N型掺杂源区52，第一P型掺杂源区61，第二P型掺杂源区62，第一P型掺杂埋层71，第二P型掺杂埋层72，第一N型掺杂导流层81，第二N型掺杂导流层82，第一栅氧化层91，第二栅氧化层92，第一多晶硅101，第二多晶硅102，层间介质11，源极金属12；
所述N型掺杂碳化硅衬底2位于所述背面欧姆接触合金1的上方；所述N型掺杂碳化硅外延层3位于所述N型碳化硅衬底2上方；所述第一P型掺杂源区61位于所述N型掺杂碳化硅外延层3内左上方；所述第一P型掺杂井区41位于所述第一P型掺杂源区61的右侧；所述第一N型掺杂源区51位于所述第一P型掺杂井区41内左上方；所述第一P型掺杂埋层71位于所述第一P型掺杂井区41的右下方；所述第一N型掺杂导流层81位于所述第一P型掺杂埋层71的上方；所述第二P型掺杂源区62位于所述N型掺杂碳化硅外延层3内右上方；所述第二P型井区42位于所述第二P型掺杂源区62的左侧；所述第二N型掺杂源区52位于所述第二P型掺杂源区62的左上方；所述第二P型掺杂埋层72位于所述第二P型掺杂井区42的左侧；所述第二N型掺杂导流层82位于所述第二N型掺杂源区52的左侧；所述第一栅氧化层91位于所述第一N型掺杂源区51、第一P型掺杂井区41、第一N型掺杂导流层81上方；所述第二栅氧化层92位于所述第二N型掺杂导流层82、第二N型掺杂源区52上方；所述第一多晶硅101位于所述第一栅氧化层91的上方，并且覆盖所述第一N型掺杂源区51、第一P型掺杂井区41和第一N型掺杂导流层81；所述第二多晶硅102位于所述第二栅氧化层92的上方，并且覆盖所述第二N型掺杂导流层82和第二N型掺杂源区52；所述层间介质11位于所述第一多晶硅101、第一N型掺杂导流层81、N型掺杂碳化硅外延3、第二N型掺杂导流层82、第二多晶硅102上方；所述源极金属12位于所述第一P型掺杂源区61、第一N型掺杂源区51、层间介质11、第二N型掺杂源区52、第二P型掺杂源区62上方，并且与所述第二栅氧化层92、第二多晶硅102和层间介质11的右侧面接触。
作为优选方式，所述N型掺杂碳化硅外延层3的掺杂浓度范围为1E15cm-3 ~1E17cm-3。
作为优选方式，所述第一P型掺杂埋层71右边界不超过所述第一N型掺杂导流层81的右边界。
作为优选方式，所述第二P型掺杂埋层72左边界不超过所述第二N型掺杂导流层82的左边界。
作为优选方式，所述第一N型掺杂导流层81为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
作为优选方式，所述第二N型掺杂导流层82为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
作为优选方式，所述第二多晶硅102的右侧壁和源极金属12形成欧姆接触。
本发明还提供一种集成栅控二极管的碳化硅分离栅MOSFET元胞的制备方法，包括以下步骤：
步骤1：在N型掺杂碳化硅衬底2上外延形成N型掺杂碳化硅外延层3；
步骤2：在N型掺杂碳化硅外延层3表面通过化学气相淀积形成第一阻挡层111，光刻第一阻挡层111形成第一离子注入窗口1-1，采用高温Al离子注入形成第一P型掺杂井区41和第二P型掺杂井区42；高温Al离子注入的温度大于1025℃；
步骤3：采用化学气象淀积在第一阻挡层111、第一P型掺杂井区41和第二P型掺杂井区42表面形成第二阻挡层112，通过刻蚀第二阻挡层112形成第二离子注入窗口1-2，采用高温P离子注入形成第一N型掺杂源区51和第二N型掺杂源区52；高温P离子注入的温度大于1025℃；
步骤4：去除所述第一阻挡层111和所述第二阻挡层112；采用化学气象淀积在所述N型掺杂碳化硅外延层3表面形成第三阻挡层113，并通过光刻形成第三离子注入窗口1-3，采用高温Al离子注入形成第一P型掺杂源区61和第二P型掺杂源区62；高温Al离子注入的温度大于1025℃；
步骤5：去除所述第三阻挡层113；采用化学气相淀积形成第四阻挡层114，通过光刻形成第四离子注入窗口1-4，采用高温Al离子注入形成第一P型掺杂埋层71和第二P型掺杂埋层72；高温Al离子注入的温度大于1025℃；
步骤6：去除所述第四阻挡层114；采用化学气相淀积形成第五阻挡层115，采用光刻形成第五离子注入窗口1-5，采用高温P离子注入形成第一N型掺杂导流层81和第二N型掺杂导流层82；高温P离子注入的温度大于1025℃；
步骤7：去除所述第五阻挡层115，并进行高温退火；采用热氧氧化形成栅氧化层并退火，然后淀积形多晶硅，通过光刻形成第一多晶硅101、第二多晶硅102、第一栅氧化层91和第二栅氧化层92，通过化学气相淀积形成层间介质11；高温退火的温度大于1600℃；
步骤8：通过光刻形成源极通孔116，淀积Ni合金，热退火，在所述第一P型掺杂源区61、第一N型掺杂源区51、第二N型掺杂源区52、第二P型掺杂源区62表面和第二多晶硅102右侧壁形成欧姆接触，溅射金属Al形成源极金属13，背面金属溅射形成背面欧姆接触合金1。
与现有技术相比，本发明的有益效果是：
采用了优化的分离栅结构，充分减小了器件的密勒电容，从而降低了器件的开关损耗，另外，为了保护分离栅的栅氧化层，我们采用P型埋层对分离栅的栅氧化层的边缘电场进行了削弱，从而提高了器件的长期可靠性；
用N型掺杂的导流层形成了额外的沟道，该沟道为积累型沟道，具有低阈值电压的特点，在此基础上我们利用这一沟道制作了一种基于MOSFET二极管接法的整流器，相比于传统MOSFET的体二极管，该整流器具有导通压降低、单极导通（无反向恢复电流、无双极退化）的优点，这使得此整流器可以用作MOSFET的续流二极管，大幅度降低了动态损耗；
将源极金属与多晶硅侧壁形成欧姆接触，降低了因为集成栅控二极管而带来的元胞尺寸增加；
在例如半桥或者全桥应用中，碳化硅MOSFET通常需要反向并联碳化硅肖特基二极管进行续流。采用本发明的一种集成栅控二极管的碳化硅分离栅MOSFET可以避免额外的续流二极管并联。因为两种器件公用相同的JFET区、主结以及终端区，因此本发明的一种集成栅控二极管的碳化硅分离栅MOSFET其制造成本将低于单颗碳化硅MOSFET和碳化硅肖特基二极管价格总和。
MOSFET与高速续流二极管的集成使得芯片面积被放大（大于单颗MOSFET或单颗二极管），因此本发明的器件将获得更低的结壳热阻Rjc，从公式P=ΔTj/Rjc可知，无论是MOSFET还是栅控二极管所能承载的最大电流都将获得极大提升。
MOSFET与高速续流二极管的集成使得芯片面积被放大（大于单颗MOSFET或单颗二极管），这让器件受到短路时功率密度低于单颗MOSFET或者单颗二极管，从而极大程度地提高了短路耐受时间。
附图说明
图1 为本发明实施例的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的结构示意图。
图2 为本发明实施例的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的等效电路示意图。
图3 为本发明实施例的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的正向导通电流路径示意图。
图4 为本发明实施例的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的反向续流电流路径示意图。
图5 为本发明实施例的制备方法中，步骤1的碳化硅外延片制备示意图。
图6 为本发明实施例的制备方法中，步骤2的P型掺杂井区离子注入示意图。
图7 为本发明实施例的制备方法中，步骤3的N型掺杂源区离子注入示意图。
图8 为本发明实施例的制备方法中，步骤4的P型掺杂源区离子注入示意图。
图9 为本发明实施例的制备方法中，步骤5的P型掺杂埋层离子注入示意图。
图10 为本发明实施例的制备方法中，步骤6的N型掺杂导流层离子注入示意图。
图11 为本发明实施例的制备方法中，步骤7的多晶硅光刻示意图。
图12 为本发明实施例的制备方法中，步骤8的正面及背面欧姆接触金属形成示意图。
1为包括背面欧姆接触合金，2为N型掺杂碳化硅衬底，3为N型掺杂碳化硅外延层，41为第一P型掺杂井区，42为第二P型掺杂井区，51为第一N型掺杂源区，52为第二N型掺杂源区，61为第一P型掺杂源区，62为第二P型掺杂源区，71为第一P型掺杂埋层，72为第二P型掺杂埋层，81为第一N型掺杂导流层，82为第二N型掺杂导流层，91为第一栅氧化层，92为第二栅氧化层，101为第一多晶硅，102为第二多晶硅，11为层间介质，12为源极金属，1-1为第一离子注入窗口，1-2为第二离子注入窗口，1-3为第三离子注入窗口，1-4为第四离子注入窗口，1-5为第五离子注入窗口，111为第一阻挡层，112为第二阻挡层，113为第三阻挡层，114为第四阻挡层，115为第五阻挡层，116为源极通孔。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本实施例提供一种集成栅控二极管的碳化硅分离栅MOSFET元胞，如图1所示，包括背面欧姆接触合金1，N型掺杂碳化硅衬底2，N型掺杂碳化硅外延层3，第一P型掺杂井区41，第二P型掺杂井区42，第一N型掺杂源区51，第二N型掺杂源区52，第一P型掺杂源区61，第二P型掺杂源区62，第一P型掺杂埋层71，第二P型掺杂埋层72，第一N型掺杂导流层81，第二N型掺杂导流层82，第一栅氧化层91，第二栅氧化层92，第一多晶硅101，第二多晶硅102，层间介质11，源极金属12；
所述N型掺杂碳化硅衬底2位于所述背面欧姆接触合金1的上方；所述N型掺杂碳化硅外延层3位于所述N型碳化硅衬底2上方；所述第一P型掺杂源区61位于所述N型掺杂碳化硅外延层3内左上方；所述第一P型掺杂井区41位于所述第一P型掺杂源区61的右侧；所述第一N型掺杂源区51位于所述第一P型掺杂井区41内左上方；所述第一P型掺杂埋层71位于所述第一P型掺杂井区41的右下方；所述第一N型掺杂导流层81位于所述第一P型掺杂埋层71的上方；所述第二P型掺杂源区62位于所述N型掺杂碳化硅外延层3内右上方；所述第二P型井区42位于所述第二P型掺杂源区62的左侧；所述第二N型掺杂源区52位于所述第二P型掺杂源区62的左上方；所述第二P型掺杂埋层72位于所述第二P型掺杂井区42的左侧；所述第二N型掺杂导流层82位于所述第二N型掺杂源区52的左侧；所述第一栅氧化层91位于所述第一N型掺杂源区51、第一P型掺杂井区41、第一N型掺杂导流层81上方；所述第二栅氧化层92位于所述第二N型掺杂导流层82、第二N型掺杂源区52上方；所述第一多晶硅101位于所述第一栅氧化层91的上方，并且覆盖所述第一N型掺杂源区51、第一P型掺杂井区41和第一N型掺杂导流层81；所述第二多晶硅102位于所述第二栅氧化层92的上方，并且覆盖所述第二N型掺杂导流层82和第二N型掺杂源区52；所述层间介质11位于所述第一多晶硅101、第一N型掺杂导流层81、N型掺杂碳化硅外延3、第二N型掺杂导流层82、第二多晶硅102上方；所述源极金属12位于所述第一P型掺杂源区61、第一N型掺杂源区51、层间介质11、第二N型掺杂源区52、第二P型掺杂源区62上方，并且与所述第二栅氧化层92、第二多晶硅102和层间介质11的右侧面接触。
所述N型掺杂碳化硅外延层3的掺杂浓度范围为1E15cm-3 ~ 1E17cm-3。
所述第一P型掺杂埋层71右边界不超过所述第一N型掺杂导流层81的右边界。
所述第二P型掺杂埋层72左边界不超过所述第二N型掺杂导流层82的左边界。
所述第一N型掺杂导流层81为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
所述第二N型掺杂导流层82为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
所述第二多晶硅102的右侧壁和源极金属12形成欧姆接触。
本实施例还提供一种集成栅控二极管的碳化硅分离栅MOSFET元胞的制备方法，包括以下步骤：
步骤1：在N型掺杂碳化硅衬底2上外延形成N型掺杂碳化硅外延层3；得到如图5结构；
步骤2：在N型掺杂碳化硅外延层3表面通过化学气相淀积形成第一阻挡层111，光刻第一阻挡层111形成第一离子注入窗口1-1，采用高温Al离子注入形成第一P型掺杂井区41和第二P型掺杂井区42；得到如图6结构；
步骤3：采用化学气象淀积在第一阻挡层111、第一P型掺杂井区41和第二P型掺杂井区42表面形成第二阻挡层112，通过刻蚀第二阻挡层112形成第二离子注入窗口1-2，采用高温P离子注入形成第一N型掺杂源区51和第二N型掺杂源区52；得到如图7结构；
步骤4：去除所述第一阻挡层111和所述第二阻挡层112；采用化学气象淀积在所述N型掺杂碳化硅外延层3表面形成第三阻挡层113，并通过光刻形成第三离子注入窗口1-3，采用高温Al离子注入形成第一P型掺杂源区61和第二P型掺杂源区62；得到如图8结构；
步骤5：去除所述第三阻挡层113；采用化学气相淀积形成第四阻挡层114，通过光刻形成第四离子注入窗口1-4，采用高温Al离子注入形成第一P型掺杂埋层71和第二P型掺杂埋层72；得到如图9结构；
步骤6：去除所述第四阻挡层114；采用化学气相淀积形成第五阻挡层115，采用光刻形成第五离子注入窗口1-5，采用高温P离子注入形成第一N型掺杂导流层81和第二N型掺杂导流层82；得到如图10结构；
步骤7：去除所述第五阻挡层115，并进行高温退火；采用热氧氧化形成栅氧化层并退火，然后淀积形多晶硅，通过光刻形成第一多晶硅101、第二多晶硅102、第一栅氧化层91和第二栅氧化层92，通过化学气相淀积形成层间介质11；得到如图11结构；
步骤8：通过光刻形成源极通孔116，淀积Ni合金，快速热退火，在所述第一P型掺杂源区61、第一N型掺杂源区51、第二N型掺杂源区52、第二P型掺杂源区62表面和第二多晶硅102右侧壁形成欧姆接触，溅射金属Al形成源极金属13，背面金属溅射形成背面欧姆接触合金1。得到如图12结构。
其中，高温Al离子注入、高温P离子注入的温度大于1025℃；高温退火的温度大于1600℃。
本发明的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的等效电路图如图2所示。当器件正常工作时右边MOSFET区域的栅极被施加以正向偏置电压，沟道开启，电子在电场的作用下从源极流向漏极，形成自漏极向源极的电流Ids，如图3所示；当器件关断进入第三象限工作状态时，源极到漏极的正电势差使得二极管区域导通，形成自源极至漏极的电流Isd，如图4所示。

Claims (8)

1.一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于，包括背面欧姆接触合金（1），N型掺杂碳化硅衬底（2），N型掺杂碳化硅外延层（3），第一P型掺杂井区（41），第二P型掺杂井区（42），第一N型掺杂源区（51），第二N型掺杂源区（52），第一P型掺杂源区（61），第二P型掺杂源区（62），第一P型掺杂埋层（71），第二P型掺杂埋层（72），第一N型掺杂导流层（81），第二N型掺杂导流层（82），第一栅氧化层（91），第二栅氧化层（92），第一多晶硅（101），第二多晶硅（102），层间介质（11），源极金属（12）；
所述N型掺杂碳化硅衬底（2）位于所述背面欧姆接触合金（1）的上方；所述N型掺杂碳化硅外延层（3）位于所述N型碳化硅衬底（2）上方；所述第一P型掺杂源区（61）位于所述N型掺杂碳化硅外延层（3）内左上方；所述第一P型掺杂井区（41）位于所述第一P型掺杂源区（61）的右侧；所述第一N型掺杂源区（51）位于所述第一P型掺杂井区（41）内左上方；所述第一P型掺杂埋层（71）位于所述第一P型掺杂井区（41）的右下方；所述第一N型掺杂导流层（81）位于所述第一P型掺杂埋层（71）的上方；所述第二P型掺杂源区（62）位于所述N型掺杂碳化硅外延层（3）内右上方；所述第二P型井区（42）位于所述第二P型掺杂源区（62）的左侧；所述第二N型掺杂源区（52）位于所述第二P型掺杂源区（62）的左上方；所述第二P型掺杂埋层（72）位于所述第二P型掺杂井区（42）的左侧；所述第二N型掺杂导流层（82）位于所述第二N型掺杂源区（52）的左侧；所述第一栅氧化层（91）位于所述第一N型掺杂源区（51）、第一P型掺杂井区（41）、第一N型掺杂导流层（81）上方；所述第二栅氧化层（92）位于所述第二N型掺杂导流层（82）、第二N型掺杂源区（52）上方；所述第一多晶硅（101）位于所述第一栅氧化层（91）的上方，并且覆盖所述第一N型掺杂源区（51）、第一P型掺杂井区（41）和第一N型掺杂导流层（81）；所述第二多晶硅（102）位于所述第二栅氧化层（92）的上方，并且覆盖所述第二N型掺杂导流层（82）和第二N型掺杂源区（52）；所述层间介质（11）位于所述第一多晶硅（101）、第一N型掺杂导流层（81）、N型掺杂碳化硅外延（3）、第二N型掺杂导流层（82）、第二多晶硅（102）上方；所述源极金属（12）位于所述第一P型掺杂源区（61）、第一N型掺杂源区（51）、层间介质（11）、第二N型掺杂源区（52）、第二P型掺杂源区（62）上方，并且与所述第二栅氧化层（92）、第二多晶硅（102）和层间介质（11）的右侧面接触。
2.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述N型掺杂碳化硅外延层（3）的掺杂浓度范围为1E15cm-3 ~ 1E17cm-3。
3.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第一P型掺杂埋层（71）右边界不超过所述第一N型掺杂导流层（81）的右边界。
4.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第二P型掺杂埋层（72）左边界不超过所述第二N型掺杂导流层（82）的左边界。
5.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第一N型掺杂导流层（81）为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
6.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第二N型掺杂导流层（82）为P离子注入形成，其掺杂浓度范围为1E15cm-3~1E19cm-3，结深范围为0.05um~0.5um。
7.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第二多晶硅（102）的右侧壁和源极金属（12）形成欧姆接触。
8.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞的制备方法，其特征在于，包括以下步骤：
步骤1：在N型掺杂碳化硅衬底（2）上外延形成N型掺杂碳化硅外延层（3）；
步骤2：在N型掺杂碳化硅外延层（3）表面通过化学气相淀积形成第一阻挡层（111），光刻第一阻挡层（111）形成第一离子注入窗口（1-1），采用高温Al离子注入形成第一P型掺杂井区（41）和第二P型掺杂井区（42）；高温Al离子注入的温度大于1025℃；
步骤3：采用化学气象淀积在第一阻挡层（111）、第一P型掺杂井区（41）和第二P型掺杂井区（42）表面形成第二阻挡层（112），通过刻蚀第二阻挡层（112）形成第二离子注入窗口（1-2），采用高温P离子注入形成第一N型掺杂源区（51）和第二N型掺杂源区（52）；高温P离子注入的温度大于1025℃；
步骤4：去除所述第一阻挡层（111）和所述第二阻挡层（112）；采用化学气象淀积在所述N型掺杂碳化硅外延层（3）表面形成第三阻挡层（113），并通过光刻形成第三离子注入窗口（1-3），采用高温Al离子注入形成第一P型掺杂源区（61）和第二P型掺杂源区（62）；高温Al离子注入的温度大于1025℃；
步骤5：去除所述第三阻挡层（113）；采用化学气相淀积形成第四阻挡层（114），通过光刻形成第四离子注入窗口（1-4），采用高温Al离子注入形成第一P型掺杂埋层（71）和第二P型掺杂埋层（72）；高温Al离子注入的温度大于1025℃；
步骤6：去除所述第四阻挡层（114）；采用化学气相淀积形成第五阻挡层（115），采用光刻形成第五离子注入窗口（1-5），采用高温P离子注入形成第一N型掺杂导流层（81）和第二N型掺杂导流层（82）；高温P离子注入的温度大于1025℃；
步骤7：去除所述第五阻挡层（115），并进行高温退火；采用热氧氧化形成栅氧化层并退火，然后淀积形多晶硅，通过光刻形成第一多晶硅（101）、第二多晶硅（102）、第一栅氧化层（91）和第二栅氧化层（92），通过化学气相淀积形成层间介质（11）；高温退火的温度大于1600℃；
步骤8：通过光刻形成源极通孔（116），淀积Ni合金，热退火，在所述第一P型掺杂源区（61）、第一N型掺杂源区（51）、第二N型掺杂源区（52）、第二P型掺杂源区（62）表面和第二多晶硅（102）右侧壁形成欧姆接触，溅射金属Al形成源极金属（13），背面金属溅射形成背面欧姆接触合金（1）。
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