CN1342332A - 具有到上表面上漏极触点的低电阻通路的沟槽式双扩散金属氧化物半导体晶体管结构 - Google Patents

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Abstract

本发明公开了一种含有一栅极沟槽(18)的半导体器件。

Description

具有到上表面上漏极触点的低电阻通路的 沟槽式双扩散金属氧化物半导体晶体管结构
相关申请的声明
本申请要求于1999年3月1日提交的美国临时专利申请60/122，762的权益。
发明所属领域
本发明一般涉及MOSFET晶体管，尤其涉及具有沟槽结构的DMOS晶体管。
背景技术
DMOS(双扩散MOS)晶体管是MOSFET(金属半导体场效应晶体管)的一种类型，它利用与同一边缘对准的两个顺序扩散步骤来形成半导体区域。DMOS晶体管一般被用作功率晶体管，为功率集成电路应用提供高压大电流的器件。当需要降低正向电压降时，DMOS晶体管每单位面积可提供更大的电流。
一个典型的分立DMOS电路含有两个或更多的单个DMOS晶体管单元，这些单元被并行制造。单个DMOS晶体管单元共享一个公共漏极接触(衬底)，它们的源极被金属全部短接在一起，其栅极则被多晶硅短接在一起。因此，即使分立DMOS电路是由较小晶体管的阵列组成，它也会表现得象一个单个的大晶体管。对一个分立的DMOS电路来说，当晶体管阵列被栅极导通时，希望使其单位面积的导电率达到最大。
一种特殊类型的DMOS晶体管被称为沟槽式DMOS晶体管，在这种晶体管中，沟道是竖直形成的，并且栅极被形成于在源极与漏极之间延伸的一个沟槽中。该沟槽的衬里是一薄氧化层，其中注入了多晶硅，它允许少量的收缩电流通过，因而可以提供较低的特定导通电阻值。在美国专利NO.5,072,266、5,541,425以及5,866,931中揭示出了多个沟槽式DMOS晶体管的例子。
图1的剖视图显示了现有技术的低电压沟槽式DMOS晶体管的一个例子。如图1所示，沟槽式DMOS晶体管10包含重掺杂衬底11，其上形成有一个外延层12，外延层12的掺杂比衬底11轻。金属层13形成于衬底11的底部，它与衬底11形成一个电接触14。正如本领域的普通技术人员所知道的那样，DMOS晶体管还含有源区16a，16b，16c和16d以及主体区15a和15b。外延区12作为漏极使用。在图1所示的例子中，衬底11被掺以浓度较高的N型杂质，外延层12则被浓度低的以N型杂质，源区16a，16b，16c和16d被掺杂以浓度的较高N型杂质，而主体区15a和15b则被掺杂以浓度的较高的P型杂质。经掺杂的多晶硅栅极18被形成于沟槽之内，形成于含有栅极18的沟槽的底部和侧面上的栅极介电层17将栅极18同其它区域电绝缘。该沟槽延伸入重掺杂衬底11以减少因载流子流至轻掺杂外延层12而产生的任何电阻，但这种结构也限制了晶体管的源极-漏极击穿电压。漏极14被连接至衬底11的背面，源极22与源区16和主体区15相连，而且栅极19则与填充沟槽的多晶硅18相连。
图2的剖视图显示了美国专利No.4,893,160所述的沟槽式DMOS器件的另一个例子。如图2所示，这种沟槽式DMOS器件30包括：金属衬底电极13，衬底11，外延区12，主体区15a和15b以及源区16a，16b，16c和16d。但是，作为与图1所示器件的比较，在图2所示的器件中，沿沟槽36的较低侧面和底部或者只沿沟槽36的底部增加了N+区39。由于这种结构允许载流子流经位于沟槽底部的重掺杂区域，从而减小了局部电阻，提高了器件的性能。
需要对沟槽式DMOS器件的进一步改进。例如，一种需要是使沟槽式DMOS器件既能提供较低的电阻又能被相对简单和低成本地制造出来。
发明的概述
根据本发明，一种半导体器件包括：一半导体材料的第一区，该区域被第一导电类型的杂质掺杂到第一浓度。在第一区内形成的栅极沟槽具有侧面和底部。一漏极通道沟槽也形成在此第一区域之内，它也具有侧面和底部。一半导体材料的第二区域位于第一区域之内并邻近栅极沟槽的底部。第二区域延伸至一个邻近漏极通道沟槽底部的位置。第二区域具有第一导电类型，并且比第一区域具有更高的掺杂浓度。在栅极沟槽内形成有栅电极。一栅极介电材料层将栅电极同第一和第二区域绝缘。半导体材料的漏区位于漏极通道沟槽内。漏区也具有第一导电类型，其掺杂浓度也高于第一区域。源区形成在第一半导体区域的表面上，主体区域则形成在源区下方的第一区域内。主体区域具有与第一导电类型相反的第二种导电类型。
附图的简要说明
图1和图2是传统DMOS晶体管的剖视图。
图3是根据本发明所构成的DMOS晶体管的一个实施例的剖视图。
图4是根据本发明所构成的DMOS晶体管的另一个实施例。
图5a-5d显示了形成图4所示DMOS晶体管的一系列工艺步骤。
图6-图8显示出了根据本发明所构成的多个DMOS晶体管可以排列出的各种几何结构俯视图。
详细说明
图3显示了根据本发明所构成的一个沟槽式DMOS晶体管100的实施例。该结构一个显著的优点在于，因为它是自绝缘的，所以它不仅可用于分立的元件，还可用于集成电路之中。如图3所示，沟槽式DMOS晶体管100包括：衬底25，重掺杂埋入层11以及外延层12，外延层12的掺杂比埋入层11轻。尽管衬底25可以是N型或P型，但当将此结构引入到集成电路中时，最好选用P型衬底。DMOS晶体管还包括源区16a和16b以及主体区域15a和15b。正如本领域的普通技术人员所熟知的那样，主体区域一般含有一个较深的重掺杂区域以及一个较浅的轻掺杂区域。在图3所示的例子中，埋入层11被掺杂较高浓度的N型杂质，外延层12被掺杂较少的N型杂质，源区16a和16b被掺杂较高浓度的N型杂质，主体区域15a和15b则分别含有掺杂以较高浓度和较低浓度的P型杂质的部分。在沟槽内形成多晶硅栅极18，并且在含有栅极18的沟槽的底部和侧面上形成有一个栅极介电层17，将栅极18同其它区域电绝缘。上述沟槽延伸入重掺杂的埋入层11。与图1和图2所示的传统结构相比，在本器件中，漏极位于结构的上表面而不是背面。更具体地说，漏极通道区域26从器件的上表面延伸到重掺杂埋入层11。漏极通道区域26被重掺杂并且导电类型与埋入层11相同。漏极通道区域提供了一条从重掺杂埋入层11到漏极电极14的低电阻路径。最后，与图1和图2所示的器件相类似，源极电极22与源区16和主体区域15相连，而且栅极19则与填充沟槽的多晶硅18相连。
图3所示器件结构的一个问题在于它的制造成本相对较高，因为它需要淀积一个外延层(即，外延埋入层11)，而该层必然导致生产成本高。在本发明的另一个实施例中，如图4中的一个具有多个DMOS晶体管的集成电路所示，外延埋入层11被去掉，从而使该器件的制造得到大大的简化。如图4所示，沟槽式DMOS晶体管100含有一个其中形成有器件的衬底25。与前面所述的结构相类似，图4中所示的DMOS晶体管含有源区16a，16b，16c和16d以及主体区域15a和15b。在图4所示的例子中，衬底25被掺杂以N型杂质(当然也可使用P型杂质)，源区16a，16b，16c和16d被掺杂以较高浓度的N型杂质，主体区域15a和15b则被掺杂以较高浓度的P型杂质。多晶硅栅电极18a，18b和18c分别形成于各栅极沟槽内。栅电极18a，18b和18c由形成在各栅极沟槽底部和侧面上的栅极介电层17a，17b和17c同其它区域电绝缘。限定了漏极通道区域26a，26b和26c的附加沟槽也从器件的上表面延伸。
通过沿栅极沟槽和漏极通道沟槽的低侧面和底部或者只沿栅极沟槽和漏极通道沟槽的底部增设重掺杂区域，就可以为漏极提供一条低电阻的路径。重掺杂区横向融合以形成一个从各个栅极沟槽的底部延伸至其相应的漏极通道沟槽的连续重掺杂区39。漏极通道沟槽26被重掺杂以与重掺杂区39具有相同导电类型的杂质。漏极通道沟槽26提供了一条从重掺杂区39至位于器件上表面的漏极电极14的低电阻路径。
正如将要参考图5进行详细说明的那样，重掺杂区39是通过在填充多晶硅之前将诸如磷之类的物质扩散入栅极沟槽和漏极通道沟槽而形成的。栅极沟槽和漏极通道沟槽应该相互足够近，以保证其中扩散的杂质交融在一起，从而在沟槽与漏极电极之间形成了连续的低电阻路径。
如前所述，图4所示结构的优点在于，它不需要诸如图3所示层11的重掺杂外延埋入层。
利用传统的工艺技术并对淀积和蚀刻步骤进行适当的修改，就可制造出如图3和图4所示的具有创造性的DMOS器件。例如，图4所示器件开始于在扩散步骤中形成主体15a和15b及源极区16a-16d以及在蚀刻步骤中形成栅极和漏极通道沟槽。例如，在前述的美国专利No.4,893,160中就可以找到与这些步骤相关的另外的细节。接下来，在沟槽中生长介电层17(如二氧化硅层)，随后再利用诸如离子注入技术将扩散物质(如，磷)引入到沟槽的底部。然后，将扩散物质扩散，以形成连续的重掺杂区39。图5a显示出了在此制造阶段完成后的结构。
接下来，如图5b所示，栅极沟槽和漏极通道沟槽被填充多晶硅。正如本领域的普通技术人员所知道的那样，多晶硅会比相同深度的较宽沟槽更快速地填入一个给定深度的窄沟槽。因此，在如附图所示的本发明的一些实施例中，就可如愿地使漏极通道沟槽的宽度大于栅极沟槽的宽度。按照这种方式，如图5b所示，当栅极沟槽被填充多晶硅时，漏极通道沟槽将只有部分被填满。在任意一种情况下，当栅极沟槽被填充多晶硅后，漏极通道沟槽中的多晶硅将被各向同性蚀刻工艺去除。随后的蚀刻工艺将清除内衬于漏极通道沟槽的氧化硅层。接下来，如图5d所示，漏极通道沟槽被填充N型掺杂多晶硅以形成漏极通道区域26。
图6-图8的俯视图显示出了本发明的多种DMOS晶体管可以排列出的各种表面几何结构。排列的组件包括多个漏极通道单元40和晶体管单元50。漏极通道单元40代表了由漏极通道沟槽及由低电阻路径互连的相邻栅极沟槽限定的结构。晶体管单元50则代表了由传统DMOS晶体管结构(它包括：栅极沟槽，源区以及主体区域)所限定的结构。虽然可以使用这些或其它几何结构，但图6所示的八角形结构尤其具有优点，因为它允许由晶体管单元和漏极通道单元所占据的相对面积能够彼此独立地得到调整，这样就可使器件的导通电阻实现最小化。

Claims (19)

1.一种半导体器件，其特征在于包括：
一半导体材料的第一区域，该区域被第一导电类型的杂质掺杂到第一浓度；
形成于所述第一区域内的栅极沟槽，所述栅极沟槽具有侧面和底部；
形成于所述第一区域内的漏极通道沟槽，所述漏极通道沟槽具有侧面和底部；
位于所述第一区域内的半导体材料的第二区域，所述第二区域与所述栅极沟槽底部附近的栅极沟槽相邻，并延伸至与所述漏极通道沟槽底部附近的漏极通道沟槽相邻，所述第二区域具有所述第一导电类型，并且比所述第一区域具有更高的掺杂浓度；
形成在所述栅极沟槽之内的栅电极；
由栅极介电材料形成的层，它将所述栅电极同所述第一和第二区域绝缘；
位于所述漏极通道沟槽内的半导体材料构成的漏区，所述漏区具有所述第一导电类型，其掺杂浓度高于所述第一区域；
形成在所述第一半导体区域表面上的源区；以及
形成在所述源区下方的所述第一区域内的主体区域，所述主体区域具有与所述第一导电类型相反的第二导电类型。
2.如权利要求1所述的半导体器件，其特征在于所述栅电极由导电材料形成。
3.如权利要求2所述的半导体器件，其特征在于所述导电材料从以下一组材料中选择：铝、铝合金、多晶硅、难熔金属、以及多晶硅和难熔金属的组合物。
4.如权利要求3所述的半导体器件，其特征在于所述栅电极沿所述沟槽的侧面和底部设置。
5.如权利要求1所述的半导体器件，其特征在于包括一半导体衬底，其上设置有所述区域。
6.如权利要求5所述的半导体器件，其特征在于所述半导体衬底被掺杂成所述第一导电类型。
7.如权利要求1所述的半导体器件，其特征在于所述第一区域是一半导体衬底。
8.如权利要求1所述的半导体器件，其特征在于所述第二区域形成于所述栅极沟槽和所述漏极通道沟槽之下，并延伸到所述沟槽底部上方。
9.如权利要求1所述的半导体器件，其特征在于所述漏极通道沟槽的宽度大于所述栅极沟槽。
10.一种用于形成半导体器件的方法，包括以下步骤：
提供一种包含半导体材料的第一区域的物质，用具有第一导电类型的杂质掺杂到第一种浓度，并使其作为漏区；
在所述第一区域内蚀刻出栅极沟槽，所述栅极沟槽具有侧面和底部；
在所述第一区域内蚀刻出漏极通道沟槽，所述漏极通道沟槽具有侧面和底部；
在所述第一半导体区域的表面上形成源区；
在所述源区下方的所述第一区域内形成主体区域，所述主体区域具有与所述第一导电类型相反的第二导电类型；
淀积一层介电材料以衬在所述栅极沟槽内；
在所述第一区域内形成半导体材料的第二区域，所述第二区域与所述栅极沟槽底部附近的所述栅极沟槽相邻，并延伸至与所述漏极通道沟槽底部附近的所述漏极通道沟槽相邻，所述第二区域具有所述第一导电类型，并且比所述第一区域具有更高的掺杂浓度；
在所述栅极沟槽内淀积栅电极；以及
在所述漏极通道沟槽内淀积半导体材料，所述半导体材料填充了具有所述第一导电类型的所述漏极通道沟槽，并且比所述第一区域具有更高的掺杂浓度。
11.如权利要求10所述的方法，其中所述形成半导体材料的第二区域的步骤包括将具有第一导电类型的掺杂材料扩散至栅极沟槽和漏极通道沟槽的步骤。
12.如权利要求10所述的方法，其中所述扩散步骤必须足以保证扩散至栅极沟槽和漏极通道沟槽的材料的重叠，从而形成一具有第一导电类型的连续路径。
13.如权利要求10所述的方法，其中所述栅电极由半导体材料形成。
14.如权利要求13所述的方法，其中所述导电材料从以下一组材料中选择：铝、铝合金、多晶硅、难熔金属、以及多晶硅和难熔金属的组合物。
15.如权利要求10所述的方法，其中所述栅极介电材料沿所述沟槽的侧面和底部设置。
16.如权利要求10所述的方法，其中所述物质包括一其上置有所述第一区域的半导体衬底。
17.如权利要求16所述的方法，其中所述半导体衬底被掺杂成所述第一导电类型。
18.如权利要求10所述的方法，其中所述第二区域形成于所述栅极沟槽和所述漏极通道沟槽之下，并延伸到所述沟槽底部上方。
19.如权利要求10所述的方法，其中所述漏极通道沟槽的宽度大于所述栅极沟槽的宽度。
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