CN101521222B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的名称为半导体器件及其制造方法，半导体器件包括具有距离等于或小于晶体管的长度L的深处的沟槽，并且在沟槽底部中使用埋层，由此，使从高浓度源扩散层的下端和高浓度漏扩散层的下端的每个到沟槽底面的有效沟道长度比沟槽顶面上的最短长度L要短。相应地，电流通路从通过使用埋层与源或高浓度漏扩散层接触的侧面保持在沟槽底面，由此增强驱动性能。对于减小的栅极长度获得抑制驱动性能降低的效果。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件以及制造半导体器件的方法。具体来说，本发明涉及具有沟槽的MOS晶体管，它通过使用埋层来增强驱动性能。
背景技术
MOS晶体管是位于电子组件的核心的器件，因此，MOS晶体管的规模缩小、功耗降低和驱动性能增强是重要课题。作为增强MOS晶体管的驱动性能的一种方法，提供了涉及使栅极宽度更大、由此降低导通电阻的方法。但是，栅极宽度的扩大产生了MOS晶体管的占用面积变得更大的问题。鉴于此问题，迄今为止提出了一种技术，其中，可使栅极宽度更大，同时通过使用沟槽来抑制MOS晶体管的占用面积的增加。
参照图4A至图4D来描述常规半导体器件。
如图4A的透视图所示，在MOS晶体管的宽度方向(W方向)上设有沟槽13，其中有效栅极宽度的长度大于表面上的栅电极15的宽度，由此可降低每个单位面积的导通电阻，而没有降低MOS晶体管的耐受电压。
图4B是MOS晶体管的示意平面图。A-A′所表示的沟槽13的截面和B-B′所表示的没有沟槽13的区域的截面分别如图4D和图4C所示。图4C所示的区域成为正常平面MOS晶体管，因此，当电流从高浓度源扩散层16流动到高浓度漏扩散层17时，电流通路在图4C中用箭头A表示。另一方面，在如图4D所示的具有沟槽13的区域中，如箭头B所示在与纸张平行的侧面上沿MOS晶体管的宽度方向以及如箭头C所示在底部得到电流。(例如参见JP2006-49826A。)。
但是，在常规技术中，在晶体管的长度L减小以便实现更增强的驱动性能的情况下，明显观察到有效沟道长度的距离差。在图4D的通路C和图4C的通路A中，表示为通路A的平面区域是主要的，并且电流难以在底部C流动。相应地，产生的问题在于，甚至当很深地形成沟槽13并且扩大有效栅极宽度的长度以便降低导通电阻时，也无法获得驱动性能。另外，由于晶体管的栅极长度(L方向)无法减小，所以出现其中面积无法减小的忧虑。
如上所述，在图4A的结构中，甚至在使沟槽深度更大或者使栅极宽度(W方向)减小以便使有效栅极宽度更长时，栅极长度(L长度方向)也无法减小。因此，产生仅能获得预计驱动性能的问题或者晶体管的面积无法减小的问题。这是因为由于L长度的减小而明显观察到沟槽的顶面、侧面和底面之间的有效沟道长度的差，电流可能优先在沟槽的顶面上流动，而作为提供沟槽的特征、在底面流动上的电流减小。
发明内容
本发明的一个目的是甚至当半导体器件中具有沟槽的MOS晶体管的长度减小时，也保护沟槽底面上的电流通路以及获得预计驱动性能，即抑制驱动性能的降低。
为了实现上述目的，本发明采用以下部件。
(1)半导体器件，包括：第一导电类型半导体衬底；第二导电类型埋层，在第一导电类型半导体衬底上的预定区域中形成；第一导电类型外延生长层，在第二导电类型埋层和第一导电类型半导体衬底上形成；沟槽，在第一导电类型外延生长层中形成并在待形成的晶体管的栅极宽度方向上并排设置，并且具有达到第二导电类型埋层的底部；栅电极，借助栅绝缘膜在每个沟槽的顶面之上和内部并且在与每个沟槽相邻的第一导电类型外延生长层的表面之上形成；第二导电类型高浓度源扩散层，在栅电极的一侧上形成；以及第二导电类型高浓度漏扩散层，在栅电极的另一侧上形成。
(2)一种制造半导体器件的方法，包括：在第一导电类型半导体衬底上的预定区域中形成第二导电类型埋层；在第二导电类型埋层和第一导电类型半导体衬底上形成第一导电类型外延生长层；在第一导电类型外延生长层中形成沟槽，以便在待形成的晶体管的栅极宽度方向上并排设置，使得每个沟槽的底部达到第二导电类型埋层；形成栅绝缘膜；借助栅绝缘膜在每个沟槽的顶面之上和内部并且在与每个沟槽相邻的第一导电类型外延生长层的表面之上形成栅电极；以及在栅电极的一侧上形成第二导电类型高浓度源扩散层并且在栅电极的另一侧上形成第二导电类型高浓度漏扩散层。
本发明的特征在于，甚至当具有沟槽的MOS晶体管的L长度减小时，也可抑制驱动性能的降低。提供具有与MOS晶体管的L长度相同距离或者比MOS晶体管的L长度更短距离的深处的沟槽，并且在沟槽底部使用埋层，由此，使从高浓度源扩散层的下端和高浓度漏扩散层的下端的每个到沟槽底面的有效沟道长度比沟槽顶面上最短L长度要短。相应地，通过使用埋层使电流通路从沟槽侧面保持在沟槽底面上，沟槽侧面与源或高浓度漏扩散层接触，由此增强驱动性能。因此，产生甚至在栅极长度减小的情况下也抑制驱动性能的降低的效果。
附图说明
附图包括：
图1A至图1C是示出根据本发明的第一实施例的半导体器件的示意平面图和示意截面图；
图2A至图2F是用于制造根据本发明的第一实施例的半导体器件的工艺流程图；
图3A和图3B是示出根据本发明的第二实施例的半导体器件的示意截面图；以及
图4A至图4D是示出常规半导体器件的示意图。
具体实施方式
下面将参照附图来描述本发明的实施例。
图1A至图1C是示出根据本发明的第一实施例的半导体器件的示意图。图1A是具有沟槽6的MOS晶体管的示意平面图。图1B是沿线条A-A′截取的示意截面图，它对应于不包含图1A的沟槽6的平面晶体管结构。图1C是沿图1A的沟槽6的线条B-B′截取的示意截面图。在图1B中，仅在第一导电类型半导体衬底1上的预定区域中，才部分形成第二导电类型埋层2，并且在其上形成具有与半导体衬底相同的导电类型的外延生长层3。具有栅极长度L的栅电极8借助栅绝缘膜7在外延生长层3的顶面上形成。形成彼此相对并且间隔开栅电极8的栅极长度L的区域，这些区域包括其中形成了第二导电类型高浓度源扩散层9的区域以及其中形成了第二导电类型高浓度漏扩散层10的另一个区域。在这种情况下，高浓度源扩散层9和高浓度漏扩散层10的电流通路在图1B中如箭头A所示。
图1C是具有沟槽6的区域的截面图。在第一导电类型半导体衬底1上，部分形成第二导电类型埋层2，并且在其上形成具有与半导体衬底相同的导电类型的外延生长层3。在外延生长层3中，设有沟槽6，以便与埋层2接触。当埋层2的长度和沟槽6的长度在栅极长度方向相互进行比较时，等于或大于沟槽6的长度的长度对于埋层2是充分的。在沟槽6的侧面上形成高浓度源扩散层9和高浓度漏扩散层10，并且在沟槽6的内表面上、在高浓度源扩散层9的表面上以及在高浓度漏扩散层10的表面上形成栅绝缘膜7。用栅电极8填充沟槽6。在这种结构中，以下两个电流通路是可想到的：一个是箭头B所指示的电流通路，以及另一个是从高浓度源扩散层9到埋层2(箭头D所指示的通路)、从埋层2到高浓度漏扩散层10(箭头E所指示的通路)的电流通路(以下称作电流通路C′)。在这种情况下，当高浓度源扩散层9与埋层2之间的距离(等于高浓度漏扩散层10与埋层2之间的距离)是等于或小于栅极长度的长度时，电流可能也在电流通路C′中流动。通过这种结构，可增强MOS晶体管的驱动性能。
图2A至图2F是用于制造根据本发明的第一实施例的半导体器件的工艺流程图。在这里，与图1C对应的截面图用于进行描述。
在图2A中，首先，在第一导电类型半导体衬底、如p型半导体衬底1上，在添加了硼并且具有范围从20Ωcm至30Ωcm的电阻率的杂质浓度的半导体衬底的预定区域中，例如，当第二导电类型埋层2是n型埋层时，通过使用例如砷、磷或锑等杂质以范围从大约1×1018原子/立方厘米至大约1×1021原子/立方厘米的浓度形成第二导电类型埋层2。注意，例如当第二导电类型埋层2是p型埋层时，可使用例如硼等杂质。随后，在半导体衬底1和埋层上形成第一导电类型外延生长层3，以便将埋层2夹在中间。外延生长层3的厚度范围从例如数微米至数十微米。在外延生长层3的表面上，通过硅的局部氧化(LOCOS)方法来形成LOCOS氧化膜4。
随后，如图2B所示，对外延生长层3图案化，以便通过使用掩模5进行沟槽蚀刻。例如，掩模5可以是厚度范围从数十纳米至数百纳米的热氧化膜和厚度范围从数百纳米至1微米的沉积氧化膜中的任一个，或者可以是热氧化膜和沉积氧化膜的层叠结构。此外，掩模5可以是抗蚀膜或氮化物膜。沟槽6通过采用图案化的掩模5进行蚀刻来形成。在这种情况下，形成沟槽6，以便与埋层2接触。此后，去除掩模5，然后如图2C所示，形成栅绝缘膜7，例如厚度范围从数百至数千埃米的热氧化膜。此外，在第二导电类型埋层2具有大约中等水平至高水平的浓度的情况下，热氧化膜在第二导电类型埋层2的表面上变厚。相应地，栅绝缘膜7与第二导电类型埋层2之间的电容可自动减小。
随后，如图2D所示，以优选地从100纳米至500纳米的厚度范围形成多晶硅栅膜，并且通过预沉积或离子注入方法加入杂质，由此得到栅电极8。在这里，可采用第一导电类型或第二导电类型。通过使用抗蚀膜9对栅电极8图案化，由此完成图2E所示的具有沟槽6的晶体管结构。如图2E所示，连续注入杂质，以便通过自对准方法来形成源区和漏区。在这种情况下，自对准方法与本发明的本质无关。作为对源区和漏区的杂质注入，在导电类型为n型的情况下，执行其中优选地以从1×1015原子/平方厘米至1×1016原子/平方厘米的剂量范围注入砷或磷的离子注入。另一方面，在导电类型为p型的情况下，执行其中优选地以从1×1015原子/平方厘米至1×1016原子/平方厘米的剂量范围注入硼或二氟化硼的离子注入。在这里，当制造相同芯片中没有沟槽6的另一个MOS晶体管时，可同时在相同条件下执行对源区和漏区的杂质注入。此后，如图2F所示，生成物经过从800℃至1000℃的温度范围的热处理若干小时，由此形成高浓度源扩散层9和高浓度漏扩散层10。如上所述，制造具有第二导电类型埋层2和沟槽6的MOS晶体管。
图3A是示出根据本发明的第二实施例的半导体器件的示意图。又如同本发明的第一实施例中所述的那样，沟槽6与第二导电类型埋层2之间的位置关系优选地设置成使得沟槽6的侧面的一端G向第二导电类型埋层2的侧面的一端F内部放置。但是，在从高浓度源扩散层9的下端和高浓度漏扩散层10的下端的每个到第二导电类型埋层2的距离H是等于或小于栅极长度L′的长度的情况下，电流优先在位于沟槽6的底部处的电流通路中流动。相应地，甚至当沟槽6的侧面的一端G向第二导电类型埋层2的侧面的一端F外部放置时，只要满足其中从高浓度源扩散层9的下端和高浓度漏扩散层10的下端中的每个到第二导电类型埋层2的侧面的一端F的距离H是等于或小于栅极长度L′的长度的条件，则电流也在沟槽6的底部中流动，因此增强驱动性能。
图3B示出一种模式，其中，沟槽6的长度和第二导电类型埋层2的长度设成彼此相等，并且沟槽6的侧面的一端G和第二导电类型埋层2的侧面的一端F在相同直线上对齐。还是在这种情况下，只要满足其中从高浓度源扩散层9的下端和高浓度漏扩散层10的下端到第二导电类型埋层2的距离H是等于或小于栅极长度L′的长度的条件，则电流也在沟槽6的底部中流动，因此增强驱动性能。
如上所述，当在沟槽的底部上设有埋层并且埋层与高浓度源扩散层和高浓度漏扩散层的每个之间的距离设为等于或小于栅极长度的长度时，电流在沟槽的底部中流动，因此增强驱动性能。

Claims (7)

1.一种半导体器件，包括：
第一导电类型半导体衬底；
第二导电类型埋层，在所述第一导电类型半导体衬底上的预定区域中形成；
第一导电类型外延生长层，在所述第二导电类型埋层和所述第一导电类型半导体衬底上形成；
沟槽，在第一导电类型外延生长层中形成、在待形成的晶体管的栅极宽度方向上并排设置并且具有达到所述第二导电类型埋层的底部；
栅电极，借助栅绝缘膜在所述沟槽的每个沟槽的顶面之上和内部以及在所述沟槽的相邻沟槽之间的所述第一导电类型外延生长层的表面之上形成；
第二导电类型高浓度源扩散层，仅在所述栅电极和每个沟槽的一侧上形成；以及
第二导电类型高浓度漏扩散层，仅在所述栅电极和每个沟槽的另一侧上形成，
其中，从所述高浓度源扩散层的下端和所述高浓度漏扩散层的下端中的每一个到所述第二导电类型埋层的距离等于或小于栅极长度。
2.如权利要求1所述的半导体器件，其中，所述沟槽的每个沟槽具有等于或小于待形成的所述晶体管的栅极长度的深度。
3.如权利要求2所述的半导体器件，其中，所述沟槽的每个沟槽向所述第二导电类型埋层的侧面的一端内部放置。
4.如权利要求2所述的半导体器件，其中，所述沟槽的每个沟槽将侧面的一端放置在与所述第二导电类型埋层的侧面的一端相同的平面上。
5.如权利要求2所述的半导体器件，其中，在其中从所述第二导电类型高浓度源扩散层的下端和所述第二导电类型高浓度漏扩散层的下端之一到所述第二导电类型埋层的距离小于待形成的所述晶体管的栅极长度的情况下，所述沟槽的每个沟槽向所述第二导电类型埋层的侧面的一端外部放置。
6.如权利要求1至5中的任一项所述的半导体器件，其中，所述第二导电类型埋层的浓度范围从1×1018原子/立方厘米至1×1021原子/立方厘米。
7.一种制造半导体器件的方法，包括：
在第一导电类型半导体衬底上的预定区域中形成第二导电类型埋层；
在所述第二导电类型埋层和所述第一导电类型半导体衬底上形成第一导电类型外延生长层；
在所述第一导电类型外延生长层中形成沟槽，所述沟槽在待形成的晶体管的栅极宽度方向上并排设置，使得所述沟槽的每个沟槽的底部达到所述第二导电类型埋层；
形成栅绝缘膜；
借助所述栅绝缘膜在所述沟槽的每个沟槽的顶面之上和内部以及在所述沟槽的相邻沟槽之间的所述第一导电类型外延生长层的表面之上形成栅电极；以及
仅在所述栅电极和每个沟槽的一侧上形成第二导电类型高浓度源扩散层以及仅在所述栅电极和每个沟槽的另一侧上形成第二导电类型高浓度漏扩散层，
其中，从所述高浓度源扩散层的下端和所述高浓度漏扩散层的下端中的每一个到所述第二导电类型埋层的距离等于或小于栅极长度。
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