KR102219504B1 - 전계 효과 전력 전자 소자 및 그의 제조 방법 - Google Patents

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Abstract

신뢰성 및 내구성이 향상된 전계 효과 전력 전자 소자의 제조 방법에 관한 기술이 개시된다. 전계 효과 전력 전자 소자의 제조 방법은 소자 격리 영역 및 소자 동작 영역으로 정의된 기판 상에 에피층을 형성하는 단계, 소자 동작 영역의 에피층을 덮고, 제1 방향을 따라 소정의 간격으로 위치하는 개구부들을 가지는 마스크 패턴을 형성하는 단계, 마스크 패턴이 형성된 에피층 내부는 활성 영역으로 형성하고, 마스크 패턴이 형성되지 않은 에피층 내부는 이온을 주입하여 비활성 영역을 형성하는 단계, 마스크 패턴을 제거하는 단계, 제1 방향과 교차하는 제2 방향으로 소자 동작 영역의 에피칭 내부에 형성된 비활성 영역을 사이에 두고 소자 동작 영역의 에피층 상에 소스 전극과 드레인 전극을 형성하는 단계 및 소스 전극과 드레인 전극 사이의 소자 동작 영역의 에피층 상에 게이트 전극을 형성하는 단계를 포함한다.

Description

전계 효과 전력 전자 소자 및 그의 제조 방법{FIELD EFFECT POWER ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 전력 전자 소자에 관한 것이다.
다양한 형태의 무선 통신 기술의 발전 및 반도체 기술의 발전은 현대 사회를 획기적으로 변화 시켰으며, 다양한 편의성을 제공하였다. 이러한 기술의 발전은 가장 먼저 20세기 초의 반도체 소자의 개발에서 시작되었으며, 현재 모든 전자 제품 및 통신 제품에는 다양한 전자 소자가 포함될 수 있다.
이러한 전자 제품 및 통신 제품이 최종 제품으로 나오기 위해서는 제품의 신뢰성을 측정해야 한다. 또한, 이러한 전자 제품 및 통신 제품이 상업적인 가치를 가지기 위해서는 측정된 제품의 신뢰성이 일정 수준 이상의 기준을 만족해야 한다. 신뢰성은 시험을 위한 샘플이 주어진 기간 동안 주어진 조건에서 요구 기능을 수행할 수 있는 가능성을 의미할 수 있다. 여기에서, 샘플은 단품, 부품, 디바이스, 서브 시스템, 기능 유닛, 장비 또는 시스템을 포함할 수 있다.
전자 소자 특히, 높은 출력을 내는 고전력 전자 소자는 주로 전력 증폭기에 사용될 수 있다. 전력 증폭기는 통신 시스템에서 가장 중요한 부품일 뿐만 아니라 가장 높은 가격을 가지는 부품일 수 있다. 따라서, 최근에는 전력 증폭기를 구성하는 전력 전자 소자의 특성과 신뢰성에 대한 많은 연구가 진행되고 있을 뿐만 아니라 개발자들에게도 큰 관심을 끌고 있으며, 상업적으로도 가장 큰 시장을 형성하고 있다. 또한, 전력 증폭기는 최근 4세대 LTE(Long Term Evolution) 통신과 앞으로 5세대 통신 등의 무선 통신뿐만 아니라 레이더 등의 군수 부품에서도 가장 중요한 핵심 소자로 부상하고 있다.
전력 전자 소자는 전력 증폭기에 응용되며, 송수신단에서 가장 큰 출력을 나타내는 전자 소자이다. 특히, 이러한 전력 전자 소자의 특성을 나타내는 특성 지표로는 출력 전력, 출력 이득, P1dB 및 효율 등이 있다. 상술한 특성 지표 중에서 줄력 전력은 전력 전자 소자를 분류하는 기준으로 사용될 수 있다. 즉, 출력 전력은 전력 전자 소자의 전력이 포화되어 그 소자가 외부로 출력할 수 있는 일정 전력으로 정의할 수 있다. 이러한 출력 전력을 높이기 위해서는 다수의 전력 전자 소자를 병렬로 연결하여 소자의 구조를 정의할 수 있다. 하지만, 실제 전력 전자 소자가 가지는 한계로 인해 전력 전자 소자를 다수 개로 연결하더라도 출력 전력의 상승에 한계가 있어 전력 이득의 급격한 감소로 나타날 수 있으므로, 전력 전자 소자의 크기를 계속 증가시킬 수 없는 문제점이 있다.
일반적으로 전력 전자 소자는 전계 효과 전력 전자 소자가 많이 사용될 수 있다. 전계 효과 전력 전자 소자는 소스, 드레인 및 게이트로 구성될 수 있으며, 높은 출력과 높은 주파수 특성을 가지므로 RF(Radio Frequency) 전력 전자 소자로 가장 많이 이용되고 있다. 여기에서, 전계 효과 전력 전자 소자의 소스는 접지될 수 있으며, 게이트는 입력단으로, 드레인은 출력단으로 작동할 수 있다. 이러한 전계 효과 전력 전자 소자의 특성은 소자를 구성하는 에피레이어(Epilayer)의 영향 또는 소자의 구조 단위값의 영향을 받을 수 있다. 특히, 전계 효과 전력 전자 소자의 RF 특성은 소스와 게이트와의 간격 또는 게이트와 드레인과의 간격에 영향을 받을 수 있다. 따라서, 최적의 전계 효과 전력 전자 소자의 특성을 가지기 위해서는 많은 연구를 통해 최적의 소자 구조를 결정해야 한다.
충분한 출력 전력을 구동시키기 위해, 전력 전자 소자에서 소모하는 전력 소모는 효율에 영향을 받을 수 있다. 실제 전력 전자 소자가 작동될 경우에는 인가되는 DC 전력의 몇 %의 출력 전력이 나오는지를 효율로 표시할 수 있다. 여기에서, 출력 전력으로 나오지 못하는 DC 전력은 대부분 열로 바껴져 외부로 발산될 수 있다.
이러한 전력 전자 소자는 내부에 많은 열이 발생될 수 있으므로, 전력 전자 소자의 신뢰성 및 내구성은 내부에서 외부로 얼마나 열 확산이 잘 이루어지는 지에 따라 결정될 수 있다. 특히, 전계 효과 전력 전자 소자의 경우, 내부에서 발생된 열은 내부의 온도을 상승시키므로 캐리어 이동도에 영향를 줄 수 있다. 즉, 고주파 특성을 가져야하는 전계 효과 전력 전자 소자는 온도가 증가하면 캐리어 속도가 감소하므로, 온도 상승에 상응하여 고주파 특성이 저하될 수 있다.
상술한 바와 같이, 전력 전자 소자는 내부 온도와 내부에서 발생된 열의 외부로의 방출이 신뢰성 및 내구성에 매우 중요하며, 최근에는 이를 해결하기 위한 많은 연구가 진행되고 있다.
특히, 전계 효과 전력 전자 소자는 캐리어 이동이 채널층으로 이루어짐에 따라, 동작하는 경우, 채널층에서 온도가 가장 높게 나타날 수 있다.
또한, 전계 효과 전력 전자 소자의 크기는 전체 게이트의 폭으로 정의될 수 있다. 따라서, 전계 효과 전력 전자 소자는 크기 즉, 게이트의 폭을 증가시켜 높은 출력 전력을 발생시킬 수 있다. 그러나, 전계 효과 전력 전자 소자의 크기 즉, 게이트의 폭이 증가함에 따라, 전계 효과 전력 전자 소자의 내부에서 발생된 열이 외부로의 방출이 손쉽게 이루어지지 못하기 때문에, 전계 효과 전력 전자 소자의 내부 온도는 더욱 증가할 수 있다.
또한, 전계 효과 전력 전자 소자는 다수의 게이트를 가지는 멀티 게이트 형태로 제작될 수 있다. 상술한 전계 효과 전력 전자 소자는 각각의 게이트에서 발생하는 열 간의 상호 영향이 발생하는데, 이는 전계 효과 전력 전자 소자의 온도를 더욱 증가시킬 뿐만 아니라 높은 고온 지역(Hot Spot)을 발생시킬 수 있다. 특히, 전계 효과 전력 전자 소자의 내부에 발생된 고온 지역(Hot Spot)은 전계 효과 전력 전자 소자 특성을 급격히 저하시켜 최종적으로 전계 효과 전력 전자 소자를 파괴시킬 수 있다.
따라서, 전계 효과 전력 전자 소자의 신뢰성 및 내구성을 향상시키기 위해서는 내부의 열에 발생하는 문제점을 개선하여야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 신뢰성 및 내구성이 향상된 전계 효과 전력 전자 소자의 제조 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은, 신뢰성 및 내구성이 향상된 전계 효과 전력 전자 소자를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 전계 효과 전력 전자 소자 제조 방법은 소자 격리 영역 및 소자 동작 영역으로 정의된 기판 상에 에피층을 형성하는 단계, 상기 소자 동작 영역의 에피층을 덮고, 제1 방향을 따라 소정의 간격으로 위치하는 개구부들을 가지는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴이 형성된 에피층 내부는 활성 영역으로 형성하고, 상기 마스크 패턴이 형성되지 않은 에피층 내부는 이온을 주입하여 비활성 영역을 형성하는 단계, 상기 마스크 패턴을 제거하는 단계, 상기 제1 방향과 교차하는 제2 방향으로 상기 소자 동작 영역의 에피칭 내부에 형성된 비활성 영역을 사이에 두고 상기 소자 동작 영역의 에피층 상에 소스 전극과 드레인 전극을 형성하는 단계 및 상기 소스 전극과 상기 드레인 전극 사이의 상기 소자 동작 영역의 에피층 상에 게이트 전극을 형성하는 단계를 포함한다.
여기에서, 상기 소자 동작 영역의 에피층 내에는 상기 활성 영역과 상기 비활성 영역이 교호적으로 형성될 수 있다.
여기에서, 상기 에피층을 형성하는 단계는 상기 기판 상에 전이층을 형성하는 단계, 상기 전이층 상에 버퍼층을 형성하는 단계 및 상기 버퍼층 상에 배리어층을 형성할 수 있다.
여기에서, 상기 비활성 영역은 상기 배리어층을 가로질로 버퍼층까지 형성될 수 있다.
여기에서, 상기 비활성 영역은 상기 소자 격리 영역의 에피층 내부에 형성된 제1 비활성 영역 및 상기 소자 동작 영역의 에피층 내부에 형성된 제2 비활성 영역을 포함할 수 있다.
여기에서, 상기 제1 비활성 영역은 상기 소자 동작 영역의 에피층을 둘러쌀 수 있다.
여기에서, 상기 개구부들은 일정한 간격 또는 서로 다른 간격으로 형성될 수 있다.
여기에서, 상기 개구부들은 동일한 폭과 길이로 형성되거나 서로 다른 폭과 길이로 형성될 수 있다.
여기에서, 상기 마스크 패턴이 형성된 에피층 내부는 활성 영역으로 형성하고, 상기 마스크 패턴이 형성되지 않은 에피층 내부는 이온을 주입하여 비활성 영역을 형성하는 단계는 임플란트(Implant) 공정을 통해, 상기 마스크 패턴이 형성되지 않은 에피층 내부에 소자의 영역을 비활성하기 위한 이온을 주입시켜 상기 비활성 영역을 형성할 수 있다.
여기에서, 상기 주입되는 이온은 인(phosphorus) 이온을 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 전계 효과 전력 전자 소자는 소자 격리 영역 및 소자 동작 영역으로 정의된 기판 상에 위치하는 에피층, 상기 소자 동작 영역의 에피층 상에 제1 방향으로 서로 이격되어 위치하는 소스 전극 및 드레인 전극, 상기 소자 동작 영역의 에피층 상에 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 게이트 전극을 포함하되, 상기 소자 동작 영역의 에피층 내에는 상기 소스 전극과 상기 드레인 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 서로 교호적으로 위치하는 활성 영역 및 비활성 영역을 포함한다.
여기에서, 상기 에피층은 상기 기판 상에 순차적으로 위치하는 전이층, 버퍼층 및 배리어층을 포함할 수 있다.
여기에서, 상기 비활성 영역은 상기 배리어층을 가로질로 버퍼층까지 위치할 수 있다.
여기에서, 상기 비활성 영역은 제2 비활성 영역이고, 상기 소자 격리 영역의 에피층 내에는 상기 소자 동작 영역의 에피층을 둘러싸는 제1 비활성 영역을 포함할 수 있다.
여기에서, 상기 제1 비활성 영역 및 제2 비활성 영역은 인(phosphorus) 이온을 포함할 수 있다.
여기에서, 상기 활성 영역 및 상기 비활성 영역은 일정한 간격 또는 서로 다른 간격으로 서로 교호적으로 위치할 수 있다.
여기에서, 상기 활성 영역 및 상기 비활성 영역은 동일한 폭과 길이을 가지거나 서로 다른 폭과 길이를 가질 수 있다.
본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법은 소자 동작 영역 내에 비활성 영역을 형성시켜 소자 동작 영역을 분산시킴으로써 전계 효과 전력 전자 소자의 신뢰성을 향상시킬 수 있다는 효과가 제공된다.
본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법은 전계 효과 전력 전자 소자 내의 열 확산을 크게 향상시킬 수 있으며, 열적 결합(Thermal Coupling)에 의한 전계 효과 전력 전자 소자 내부의 급격한 온도 상승을 방지할 수 있다는 효과가 제공된다.
본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 기존에 사용하던 소자 격리 공정을 소자 동작 영역의 비활성 영역 형성을 위해 사용함으로써 추가적인 반도체 공정이나 마스크가 필요하지 않는다.
본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 고 신뢰성 전계 효과 전력 전자 소자를 제작할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자를 나타내는 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법을 설명한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법을 나타내는 도면이다.
도 1 내지 도 5는 설명의 간명성을 위하여 한 개의 소스, 드레인 및 게이트 를 가지는 전계 효과 전력 전자 소자의 제조 방법을 나타내고 있지만, 이에 한정되는 것은 아니고, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법을 통해 복수 개의 소스, 드레인 및 게이트를 가지는 전계 효과 전력 전자 소자를 제조할 수 있다.
도 1(a) 내지 도 1(c)는 기판 상에 순차적으로 에피층과 마스크막을 형성하는 방법을 설명하기 위한 도면이다. 도 1(a)는 기판 상에 순차적으로 에피층과 마스크막)이 형성된 전계 효과 전력 전자 소자를 위에서 바라본 평면도이다. 도 1(b)는 도 1(a)의 A-A ′를 따라 취해진 단면도이고, 도 1(c)는 도 1(a)의 B-B ′를 따라 취해진 단면도이다.
도 1(a) 내지 도 1(c)를 참조하면, 우선적으로 소자 격리 영역(a영역) 및 소자 동작 영역(b 영역)으로 정의된 기판(100) 상에 에피층(200)을 형성할 수 있다. 즉, 본 발명의 일 실시에 따른 전계 효과 전력 전자 소자의 제조 방법은 기판(100) 상에 에피층(200)의 성장 완료로부터 시작할 수 있다.
기판(100)은 Si, SiC, GaAs, GaN, GaP 또는InP와 같은 반도체 기판, Cu 또는 W과 같은 금속 기판, 또는 사파이어(Sapphire) 기판을 포함할 수 있다. 기판(100)은 상술한 재질의 기판에 한정되는 것은 아니고, 후술할 에피층(200)의 성장을 용이하게 할 수 있는 재질의 기판이라면 어떠한 것이나 가능하다.
에피층(200)은 애피택셜(Epitaxial)층으로서, 그 증착 공정을 에피택시(Epitaxy)라고 부른다. 에피층(200)은 전이층(210), 버퍼층(220) 및 배리어층(230)을 포함할 수 있다. 즉, 기판(100) 상에 에피층(200) 성장을 위한 전이층(210), 버퍼층(220) 및 배리어층(230)을 순차적으로 형성할 수 있다. 먼저, 기판(100) 상에 전이층(210)을 형성할 수 있다. 이후, 전이층(210) 상에 버퍼층(220)을 형성할 수 있다. 이후, 버퍼층(220) 상에 배리어층(230)을 형성할 수 있다.
전이층(210)은 기판(100) 상에 형성될 수 있다. 전이층(210)은 기판(100)과 후술할 버퍼층(220)의 격자 상수 차이에서 기인하는 격자 미스매칭(Lattice Mismatching)를 줄일 수 있다. 전이층(210)은 GaN, AlN 또는 AlGaN를 포함할 수 있지만, 이에 한정되는 것은 아니다. 전이층(210)은 생략될 수 있다. 전이층(210)은 기판(100) 상에 두껍게 형성될 수 있다.
버퍼층(220)은 전이층(210) 상에 형성될 수 있다. 전이층(210)이 생략되는 경우, 버퍼층(220)은 기판(100) 상에 형성될 수 있다. 버퍼층(220)은 미도핑된 반도체층일 수 있지만, 이에 한정되는 것은 아니고 버퍼 저항을 높이기 위해 불순물이 도핑된 반도체층일 수 있다. 버퍼층(220)은 반도체 화합물로 형성될 수 있다. 즉, 버퍼층(220)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 버퍼층(220)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 적어도 어느 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
배리어층(230)은 버퍼층(220) 상에 형성될 수 있다. 배리어층(230)은 반도체 화합물로 형성될 수 있다. 즉, 배리어층(230)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 배리어층(230)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 적어도 어느 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다. 특히, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자가 AlGaN/GaN 전력 전자 소자라면, 버퍼층(220)은 GaN을 포함할 수 있고, 배리어층(230)은 AlGaN을 포함할 수 있다.
배리어층(230)은 채널층 형성에 도움을 주기 위한 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 할 수 있다. 채널층은 캐리어가 이동하는 층으로서, 버퍼층(220)과 배리어층(230) 사이에 형성될 수 있으며, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 동작시에 온도가 가장 높이올라가는 지점일 수 있다.
에피칭을 형성한 후, 에피층(200) 상의 전면에 마스크막(300)을 형성할 수 있다. 즉, 에피층(200)에 포함된 배리어층(230) 상의 전면에 마스크막(300)을 형성할 수 있다. 마스크막(300)은 에피층(200)을 보호하는 보호층일 있다. 마스크막(300)은 이후 소자를 정의하기 위해 사용될 수 있다. 마스크막(300)은 주로 SiNx (Silicon Nitride)막 또는 포토레지스트(Photoresist)막을 포함할 수 있다.
도 2(a) 내지 도 2(c)는 마스크 패턴을 형성하는 방법을 설명하기 위한 도면이다. 도 2(a)는 마스크 패턴이 형성된 전계 효과 전력 전자 소자를 위에서 바라본 평면도이다. 도 2(b)는 도 2(a)의 A-A ′를 따라 취해진 단면도이고, 도 2(c)는 도 2(a)의 B-B ′를 따라 취해진 단면도이다.
도 2(a) 내지 도 2(c)를 참조하면, 도 1에서 상술한 에피층(200)을 형성한 이후, 에피층(200) 상의 전면에 형성된 마스크막(300)을 패터링하여 마스크 패턴(310)을 형성할 수 있다. 즉, 에피층(200)에 포함된 배리어층(230) 상의 전면에 형성된 마스크막(300)을 패터링하여 마스크 패턴(310)을 형성할 수 있다. 마스크 패턴(310)은 건식 식각 공정 또는 습식 식각 공정 등 일반적인 반도체 공정을 통해 형성될 수 있다.
마스크 패턴(310)은 소자 동작 영역(b 영역)의 에피층(200)을 덮고, 개구부들(310a)을 가질 수 있다. 즉, 에피층(200) 상의 전면에 형성된 마스크막(300) 중에서 소자 격리 영역(a 영역)의 마스크막(300)을 제거하여 소자 격리 영역(a 영역)에 해당하는 에피층(200)을 노출시킬 수 있다. 또한, 소자 동작 영역(b 영역) 중에서 개구부의 마스크막(300)을 제거하여 개구부들(310a)에 해당하는 에피층(200)을 노출시킬 수 있다.
개구부들(310a)은 소자 동작 영역(b 영역)에 위치할 수 있다. 개구부들(310a)은 제1방향을 따라 소정의 간격(d)으로 위치할 수 있다. 여기에서, 소정의 간격(d)은 조절될 수 있다. 일 예에서, 개구부들(310a)은 제1 방향을 따라 일정한 간격(d)으로 위치할 수 있다. 다른 예에서, 개구부들(310a)은 제1 방향을 따라 서로 다른 간격(d)으로 위치할 수 있다.
개구부들(310a)은 동일한 폭(w)과 길이(l)를 가지거나 서로 다른 폭(w)과 길이(l)를 가질 수 있다. 즉, 개구부들(310a)의 폭(w)과 길이(l)는 조절될 수 있다. 따라서, 개구부들(310a)은 동일한 면적을 가지거나 서로 다른 면적을 가질 수 있다. 예를 들면, 소자 동작 영역(b 영역)의 중심부 근처에 위치하는 개구부들(310a)의 면적과 소자 동작 영역(b 영역)의 외곽부 근처에 위치하는 개구부들(310a) 면적은 서로 다를 수 있다. 개구부들(310a)은 도면에 도시된 바와 같이 사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 3(a) 내지 도 3(c)는 에피층 내에 활성 영역들과 비활성 영역을 형성하는 방법을 설명하기 위한 도면이다. 도 3(a)는 에피층 내에 활성 영역들과 비활성 영역이 형성된 전계 효과 전력 전자 소자를 위에서 바라본 평면도이다. 도 3(b)는 도 3(a)의 A-A ′를 따라 취해진 단면도이고, 도 3(c)는 도 3(a)의 B-B ′를 따라 취해진 단면도이다.
도 3(a) 내지 도 3(c)를 참조하면, 도 2에서 상술한 마스크 패턴(310)을 형성한 이후, 에피층(200) 내에 활성 영역(201)과 비활성 영역(203)을 형성할 수 있다. 즉, 마스크 패턴(310)이 형성된 에피층(200) 내부는 활성 영역(201)으로 형성할 수 있고, 마스크 패턴(310)이 형성되지 않는 에피층(200) 내부는 비활성 영역(203)으로 형성할 수 있다.
예를 들면, 임플란트(Implant) 공정을 통해, 마스크 패턴(310)에 의해 보호되지 않고 외부로 노출된 에피층(200) 내부는 이온을 주입하여 비활성 영역(203)으로 형성할 수 있고, 반면 마스크 패턴(310)에 의해 보호되는 에피층(200) 내부는 이온이 주입되지 않아 활성 영역(201)으로 형성할 수 있다. 따라서, 소자 동작 영역(b 영역)의 에피층(200) 내에는 활성 영역(201)과 비활성 영역(203)이 교호적으로 형성될 수 있다. 여기에서, 비활성 영역(203)은 후술할 제2 비활성 영역(203b)일 수 있다.
이온 주입은 전계에 의하여 고속으로 가속된 이온을 반도체중에 주입시키는 도핑법이다. 주입되는 이온은 다양할 수 있지만, 본 발명에서 주입되는 이온은 소자의 영역을 비활성하기 위한 이온들을 사용한다. 따라서, 주입되는 이온은 인(phosphorus) 이온을 포함할 수 있다.
비활성 영역(203)은 제1 비활성 영역(203a) 및 제2 비활성 영역(203b)을 포함할 수 있다. 제1 비활성 영역(203a)은 임플란트(Implant) 공정을 통해, 소자 격리 영역(a 영역)에 해당하는 에피층(200) 내부에 이온을 주입하여 형성할 수 있다. 제1 비활성 영역(203a)은 소자 동작 영역(b 영역)의 에피층(200)을 둘러쌀 수 있다. 제2 비활성 영역(203b)은 임플란트(Implant) 공정을 통해, 소자 동작 영역(b 영역) 중에서 개구부들(310a)에 해당하는 에피층(200) 내부에 이온을 주입하여 형성할 수 있다.
비활성 영역(203)은 배리어층(230)을 가로질로 버퍼층(220)까지 형성할 수 있다. 비활성 영역(203)은 전이층(210)과 이격되어 형성할 수 있다. 즉, 비활성 영역(203)은 그의 바닥면 내에 전이층(210)이 노출되지 않도록 배리어층(230)과 버퍼층(220)을 합한 두께보다 얇은 깊이로 형성할 수 있다. 만약, 전이층(210)이 생략된 경우, 비활성 영역(203)은 기판(100)과 이격되어 형성할 수 있다.
실제 전계 효과 전력 전자 소자가 동작하기 위해서는 단일 소자로 동작하기 위해 다른 소자와의 격리 (isolation)가 필수적이다. 따라서, 소자의 동작 영역으로 정의되는 외부에는 격리를 위해서 에칭 혹은 임플란트 공정을 수행하여야 한다. 보통 임플란트 하는 물질은 여러가지가 있으며 도핑에도 사용되지만, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법에서는 임플란트 하는 물질이 소자의 영역을 비활성화 하기 위해 사용된다. 특히, 임플란트 하는 물질은 인 (Phosphorus) 등의 물질이 사용될 수 있다.
제1 비활성 영역(203a)은 소자 동작 영역(b 영역)을 격리하는 소자 격리 영역(a 영역)일 수 있다. 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법은 기존 전계 효과 전력 전자 소자에서 사용되던 비활성 영역(소자 격리 영역)을 소자 동작 영역(b 영역)에도 일정한 간격으로 형성시킬 수 있다. 즉, 소자 동작 영역(b 영역)에는 소자 동작을 비활성화시키는 제2 비활성 영역(203b)이 형성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법은 소자 동작 영역 내에 비활성 영역을 형성시켜 소자 동작 영역을 분산시킴으로써 전계 효과 전력 전자 소자의 신뢰성을 향상시킬 수 있다. 즉, 소자 동작 영역을 활성 영역과 비활성 영역으로 나누어 주면, 전계 효과 전력 전자 소자 내에 발생하는 열이 분산될 수 있다. 이는 전계 효과 전력 전자 소자 내의 열 확산을 크게 향상시킬 수 있으며, 열적 결합(Thermal Coupling)에 의한 전계 효과 전력 전자 소자 내부의 급격한 온도 상승을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 기존에 사용하던 소자 격리 공정을 소자 동작 영역의 비활성 영역 형성을 위해 사용함으로써 추가적인 반도체 공정이나 마스크가 필요하지 않는다.
또한, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 고 신뢰성 전계 효과 전력 전자 소자를 제작할 수 있다.
도 4(a) 내지 도 4(c)는 소자 동작 영역의 에피층 상에 소스 전극과 드레인 전극을 형성하는 방법을 설명하기 위한 도면이다. 도 4(a)는 소자 동작 영역의 에피층 상에 소스 전극과 드레인 전극이 형성된 전계 효과 전력 전자 소자를 위에서 바라본 평면도이다. 도 4(b)는 도 4(a)의 A-A ′를 따라 취해진 단면도이고, 도 4(c)는 도 4(a)의 B-B ′를 따라 취해진 단면도이다.
도 4(a) 내지 도 4(c)를 참조하면, 도 3에서 상술한 임플란트 공정 이후 즉, 에피층(200) 내에 활성 영역(201)과 비활성 영역(203)을 형성한 이후, 소자 동작 영역(b 영역)에 형성된 마스크 패턴(310)을 제거할 수 있다.
이후, 오믹 전극(Ohmic Electrode) 형성을 위한 리소그래피(lithography) 공정을 수행할 수 있다. 오믹 전극은 소자 동작 영역(b 영역)의 에피층(200) 상에 형성될 수 있다. 오믹 전극은 소스 전극(400) 및 드레인 전극(500)을 포함할 수 있다. 오믹 전극은 게이트 패드(610)를 더 포함할 수 있다.
소스 전극(400) 및 드레인 전극(500)은 제1 방향과 교차하는 제2 방향으로 소자 동작 영역(b 영역)의 에피칭 내부에 형성된 비활성 영역 즉, 제2 비활성 영역(203b)을 사이에 두고 소자 동작 영역(b 영역)의 에피층(200) 상에 형성할 수 있다. 즉, 제2 비활성 영역(203b)은 제1 방향으로 소스 전극(400)과 드레인 전극(500) 사이의 에피층(200) 내에 위치할 수 있다. 따라서, 소스 전극(400) 및 드레인 전극(500) 사이에는 활성 영역(201)과 비활성 영역(203b)이 에피층(200) 내에 교호적으로 위치할 수 있다.
소스 전극(400) 및 드레인 전극(500)은 소자 동작 영역(b 영역)의 활성 영역(201) 상에만 형성할 수 있으나, 이에 한정되는 것은 아니고 도면에 도시된 바와 같이 소자 동작 영역(b 영역)의 활성 영역(201) 상뿐만 아니라 제2 비활성 영역(203b) 상에 연장되어 형성할 수 있다.
상술한 제2 방향은 드레인 전극(500)에서 소스 전극(400)으로 전류가 흐르는 길이 방향을 의미할 수 있고, 제1 방향은 제2 방향의 수직 방향을 의미할 수 있다.
게이트 패드(610)는 최외각에 형성된 제2 비활성 영역(203b) 옆의, 소자 격리 영역(a 영역)의 에피층(200) 상 즉, 활성 영역(201) 상에 형성할 수 있다.
도 5(a) 내지 도 5(c)는 소자 동작 영역의 에피층 상에 게이트 전극을 형성하는 방법을 설명하기 위한 도면이다. 도 5(a)는 소자 동작 영역의 에피층 상에 게이트 전극이 형성된 전계 효과 전력 전자 소자를 위에서 바라본 평면도이다. 도 5(b)는 도 5(a)의 A-A ′를 따라 취해진 단면도이고, 도 5(c)는 도 5(a)의 B-B ′를 따라 취해진 단면도이다.
도 5(a) 내지 도 5(c)를 참조하면, 도 4에서 상술한 소스 전극(400) 및 드레인 전극(500)을 형성한 이후, 게이트 전극(600) 형성을 위한 리소그래피(lithography) 공정을 수행할 수 있다. 즉, 게이트 전극(600)은 마스크막(300)을 이용한 반도체 공정을 통해 형성할 수 있다.
게이트 전극(600)은 소스 전극(400)과 드레인 전극(500) 사이에 형성할 수 있다. 게이트 전극(600)은 소자 동작 영역(b 영역)의 에피층(200) 상에 형성할 수 있다. 즉, 게이트 전극(600)은 소스 전극(400)과 드레인 전극(500) 사이의, 소자 동작 영역(b 영역)의 에피층(200) 상에, 제1 방향으로 제2 비활성 영역(203b)과 활성 영역(201)을 가로질러 형성할 수 있다. 또한, 도면에 도시된 바와 같이, 최외각에 형성된 제2 비활성 영역(203b) 옆의, 소자 격리 영역(a 영역)의 에피층(200) 상 즉, 활성 영역(201) 상에 게이트 패드(610)가 형성된 경우, 제1 방향으로 제2 비활성 영역(203b)과 활성 영역(201)을 가로질러 게이트 패트를 연결하는 게이트 전극(600)을 형성할 수 있다.
게이트 전극(600)을 형성한 이후, 소자의 절연을 위해 절연막(미도시)을 이용하여 절연층을 형성할 수 있다. 절연막(미도시)은 SiNx (Silicon Nitride)막을 포함할 수 있다.
본 발명의 일 실시예 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 간단한 방법을 사용하여 고신뢰성 전계 효과 전력 전자 소자를 제작할 수 있다. 즉, 전계 효과 전력 전자 소자를 실제 앰프와 같은 회로에 사용할 때 가장 중요한 점은 신뢰성이다. 따라서, 본 발명의 일 실시예 따른 전계 효과 전력 전자 소자 제조 방법은 전계 효과 전력 전자 소자의 신뢰성을 높일 수 있는 방법을 제시하고 있다.
또한, 본 발명의 일 실시예 따른 전계 효과 전력 전자 소자 제조 방법에 의하면, 전계 효과 전력 전자 소자의 신뢰성에 가장 영향을 미치는 열 발생 문제를 해결할 수 있는 방법을 제시하고 있다. 즉, 본 발명의 일 실시예 따른 전계 효과 전력 전자 소자 제조 방법은 기존에 사용하던 소자 격리 공정을 그대로 소자 내부에 도입하여 효과적으로 신뢰성이 향상된 전계 효과 전력 전자 소자를 제작할 수 있다. 이는 추가적인 반도체 공정이나 마스크가 필요하지 않아 비용적으로도 문제되지 않으며 간단하게 큰 효과를 낼 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자에 대해 설명한다. 특히, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자는 도 1 내지 도 5를 참조하여 상술한 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법에 의해 제작되므로, 상술한 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자의 제조 방법과 중복되는 부분은 설명의 간명성을 위하여 생략한다.
도 6은 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자를 나타내는 단면도이다.
도 6은 설명의 간명성을 위하여 한 개의 소스, 드레인 및 게이트 를 가지는 전계 효과 전력 전자 소자를 나타내고 있지만, 이에 한정되는 것은 아니고, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자는 복수 개의 소스, 드레인 및 게이트가 병렬로 연결된 병렬 전계 효과 전력 소자를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자는 기판(100), 에피층(200), 소스 전극(400), 드레인 전극(500) 및 게이트 전극(600)을 포함한다.
기판(100)은 도 1을 참조하여 상술한 기판(100)과 동일하므로, 기판(100)에 대한 설명은 설명의 간명성을 위해 생략한다.
에피층(200)은 소자 격리 영역(a 영역) 및 소자 동작 영역(b 영역)으로 정의된 기판(100) 상에 위치할 수 있다. 에피층(200)은 전이층(210), 버퍼층(220) 및 배리어층(230)을 포함할 수 있다. 즉, 기판(100) 상에 에피층(200) 성장을 위한 전이층(210), 버퍼층(220) 및 배리어층(230)을 순차적으로 위치할 수 있다. 전이층(210)은 기판(100) 상에 위치할 수 있다. 버퍼층(220)은 전이층(210) 상에 위치할 수 있다. 배리어층(230)은 버퍼층(220) 상에 위치할 수 있다.
에피층(200), 전이층(210), 버퍼층(220) 및 배리어층(230)은 도 1을 참조하여 상술한 에피층(200), 전이층(210), 버퍼층(220) 및 배리어층(230)과 각각 대응되므로, 설명의 간명성을 위해 상세한 설명은 생략한다.
소스 전극(400) 및 드레인 전극(500)은 소자 동작 영역(b 영역)의 에피층(200) 상에 제1 방향으로 서로 이격되어 위치할 수 있다. 여기에서, 제1 방향은 도 1 내지 도 5에서 상술한 제2 방향을 의미하고, 후술할 제2 방향은 도 1 내지 도 5에서 상술한 제2 방향을 의미한다. 즉, 제1 방향은 드레인 전극(500)에서 소스 전극(400)으로 전류가 흐르는 길이 방향을 의미할 수 있고, 제2 방향은 제1 방향의 수직 방향을 의미할 수 있다.
게이트 전극(600)은 소자 동작 영역(b 영역)의 에피층(200) 상에 소스 전극(400)과 드레인 전극(500) 사이에 위치할 수 있다.
소스 전극(400), 드레인 전극(500) 및 게이트 전극(600)은 도 4 및 도 5를 참조하여 상술한 소스 전극(400), 드레인 전극(500) 및 게이트 전극(600)과 각각 대응되므로, 설명의 간명성을 위해 상세한 설명은 생략한다.
절연층(700)은 소자의 절연을 위해 에피층(200) 상에 위치할 수 있다. 절연층(700)은 소자 격리 영역(a 영역)의 에피층(200)과 소스 전극(400)의 상부면에 연장되어 위치할 수 있다. 또한, 절연층(700)은 소자 격리 영역(a 영역)의 에피층(200)과 드레인 전극(500)의 상부면에 연장되어 위치할 수 있다. 또한, 절연층(700)은 소스 전극(400)과 게이트 전극(600) 사이의 에피층(200)과 소스 전극(400)의 상부면에 연장되어 위치할 수 있다. 또한, 절연층(700)은 드레인 전극(500)과 게이트 전극(600) 사이의 에피층(200)과 드레인 전극(500)의 상부면에 연장되어 위치할 수 있다. 절연층(700)은 SiNx (Silicon Nitride)을 포함할 수 있다.
계속 해서 도 1 내지 도 6을 참조하면, 에피층(200) 내에는 활성 영역(201)과 비활성 영역(203)이 위치할 수 있다.
활성 영역(201)과 비활성 영역(203)은 임플란트(Implant) 공정을 통해 형성할 수 있다. 즉, 임플란트(Implant) 공정을 통해, 이온이 주입되지 않은 에피층(200) 내부에는 활성 영역(201)으로 형성할 수 있고, 이온이 주입되는 에피층(200) 내부에는 비활성 영역(203)으로 형성할 수 있다.
이온 주입은 전계에 의하여 고속으로 가속된 이온을 반도체중에 주입시키는 도핑법이다. 주입되는 이온은 다양할 수 있지만, 본 발명에서 주입되는 이온은 소자의 영역을 비활성하기 위한 이온들을 사용한다. 따라서, 주입되는 이온은 인(phosphorus) 이온을 포함할 수 있다.
비활성 영역(203)은 제1 비활성 영역(203a) 및 제2 비활성 영역(203b)을 포함할 수 있다. 제1 비활성 영역(203a)은 임플란트(Implant) 공정을 통해, 소자 격리 영역(a 영역)에 해당하는 에피층(200) 내부에 이온을 주입하여 형성할 수 있다. 제1 비활성 영역(203a)은 소자 동작 영역(b 영역)의 에피층(200)을 둘러쌀 수 있다. 제2 비활성 영역(203b)은 임플란트(Implant) 공정을 통해, 소자 동작 영역(b 영역) 중에서 일부분에 해당하는 에피층(200) 내부에 이온을 주입하여 형성할 수 있다.
제2 비활성 영역(203b)은 소자 동작 영역(b 영역)에 위치할 수 있다. 제2 비활성 영역(203b)은 은 제1방향을 따라 소정의 간격으로 위치할 수 있다. 여기에서, 소정의 간격은 조절될 수 있다. 일 예에서, 제2 비활성 영역(203b)은 제2 방향을 따라 일정한 간격으로 위치할 수 있다. 다른 예에서, 제2 비활성 영역(203b)은 제2 방향을 따라 서로 다른 간격으로 위치할 수 있다.
제2 비활성 영역(203b)은 동일한 폭과 길이를 가지거나 서로 다른 폭과 길이를 가질 수 있다. 즉, 제2 비활성 영역(203b)의 폭과 길이는 조절될 수 있다. 따라서, 제2 비활성 영역(203b)은 동일한 면적을 가지거나 서로 다른 면적을 가질 수 있다. 예를 들면, 소자 동작 영역(b 영역)의 중심부 근처에 위치하는 제2 비활성 영역(203b)의 면적과 소자 동작 영역(b 영역)의 외곽부 근처에 위치하는 제2 비활성 영역(203b)의 면적은 서로 다를 수 있다.
즉, 도면에서는 편의상 소자 동작 영역(b 영역)의 에피층(200) 내부에 위치하는 활성 영역(201)과 제2 비활성 영역(203b)을 일정한 간격으로 배치하였지만, 실제 전계 효과 전력 전자 소자의 최대 온도는 열 방출이 가장 어려운 소자 동작 영역(b 영역)의 중심부에 있다. 따라서, 본 발명의 일 실시예에 따른 비활성 영역은 소자 동작 영역(b 영역)의 중심부 근처에 위치하는 제2 비활성 영역(203b)의 면적과 소자 동작 영역(b 영역)의 외곽부 근처에 위치하는 제2 비활성 영역(203b)의 면적을 서로 다르게 설정할 수 있다.
제2 비활성 영역(203b)은 도면에 도시된 바와 같이 사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다.
비활성 영역(203)은 배리어층(230)을 가로질로 버퍼층(220)까지 위치할 수 있다. 비활성 영역(203)은 전이층(210)과 이격되어 위치할 수 있다. 즉, 비활성 영역(203)은 그의 바닥면 내에 전이층(210)이 노출되지 않도록 배리어층(230)과 버퍼층(220)을 합한 두께보다 얇은 깊이로 위치할 수 있다. 만약, 전이층(210)이 생략된 경우, 비활성 영역(203)은 기판(100)과 이격되어 위치할 수 있다.
본 발명의 일 실시예에 따른 전계 효과 전력 전자 소자에 의하면, 소자 동작 영역(b 영역)의 에피층(200) 내에는 소스 전극(400)과 드레인 전극(500) 사이에서 제1 방향과 교차하는 제2 방향으로 서로 교호적으로 위치하는 활성 영역(201) 및 제2 비활성 영역(203b)을 포함할 수 있다.
즉, 소스 전극(400) 및 드레인 전극(500)은 제1 방향으로 소자 동작 영역(b 영역)의 에피칭 내부에 형성된 비활성 영역 즉, 제2 비활성 영역(203b)을 사이에 두고 소자 동작 영역(b 영역)의 에피층(200) 상에 위치할 수 있다. 즉, 제2 비활성 영역(203b) 은 제2 방향으로 소스 전극(400)과 드레인 전극(500) 사이의 에피층(200) 내에 위치할 수 있다. 따라서, 소스 전극(400) 및 드레인 전극(500) 사이에는 활성 영역(201)과 제2 비활성 영역(203b)이 에피층(200) 내에 교호적으로 위치할 수 있다.
소스 전극(400) 및 드레인 전극(500)은 소자 동작 영역(b 영역)의 활성 영역(201) 상에만 형성할 수 있으나, 이에 한정되는 것은 아니고 도면에 도시된 바와 같이 소자 동작 영역(b 영역)의 활성 영역(201) 상뿐만 아니라 제2 비활성 영역(203b) 상에 연장되어 형성할 수 있다.
게이트 전극(600)은 소스 전극(400)과 드레인 전극(500) 사이에 위치할 수 있다. 게이트 전극(600)은 소자 동작 영역(b 영역)의 에피층(200) 상에 위치할 수 있다. 즉, 게이트 전극(600)은 소스 전극(400)과 드레인 전극(500) 사이의, 소자 동작 영역(b 영역)의 에피층(200) 상에, 제2 방향으로 제2 비활성 영역(203b)과 활성 영역(201)을 가로질러 형성할 수 있다.
또한, 도면에 도시된 바와 같이, 최외각에 형성된 제2 비활성 영역(203b) 옆의, 소자 격리 영역(a 영역)의 에피층(200) 상 즉, 활성 영역(201) 상에 게이트 패드(610)가 형성된 경우, 제2 방향으로 제2 비활성 영역(203b)과 활성 영역(201)을 가로질러 게이트 패드(610)를 연결하는 게이트 전극(600)을 형성할 수 있다. 게이트 패드(610)는 최외각에 형성된 제2 비활성 영역(203b) 옆의, 소자 격리 영역(a 영역)의 에피층(200) 상 즉, 활성 영역(201) 상에 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 200: 에피층
201: 활성 영역 203: 비활성 영역
203a: 제1 비활성 영역 203b: 제2 비활성 영역
210: 전이층 220: 버퍼층
230: 배리어층 300: 마스크막
310: 마스크 패턴 310a: 개구부들
400: 소스 전극 500: 드레인 전극
600: 게이트 전극 610: 게이트 패드
700: 절연층

Claims (17)

  1. 소자 격리 영역 및 소자 동작 영역으로 정의된 기판 상에 에피층을 형성하는 단계;
    상기 소자 동작 영역의 에피층을 덮고, 제1 방향을 따라 소정의 간격으로 위치하는 개구부들을 가지는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴이 형성된 에피층 내부는 활성 영역으로 형성하고, 상기 마스크 패턴이 형성되지 않은 에피층 내부는 이온을 주입하여 비활성 영역을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 상기 소자 동작 영역의 에피층 내부에 형성된 비활성 영역을 사이에 두고 상기 소자 동작 영역의 에피층 상에 소스 전극과 드레인 전극을 형성하는 단계; 및
    상기 소스 전극과 상기 드레인 전극 사이의 상기 소자 동작 영역의 에피층 상에 게이트 전극을 형성하는 단계를 포함하는 전계 효과 전력 전자 소자 제조 방법.
  2. 제1항에 있어서,
    상기 소자 동작 영역의 에피층 내에는,
    상기 활성 영역과 상기 비활성 영역이 교호적으로 형성되는 전계 효과 전력 전자 소자 제조 방법.
  3. 제1항에 있어서,
    상기 에피층을 형성하는 단계는,
    상기 기판 상에 전이층을 형성하는 단계;
    상기 전이층 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 배리어층을 형성하는 단계를 포함하는 전계 효과 전력 전자 소자 제조 방법.
  4. 제3항에 있어서,
    상기 비활성 영역은,
    상기 배리어층을 가로질러 버퍼층까지 형성되는 전계 효과 전력 전자 소자 제조 방법.
  5. 제1항에 있어서,
    상기 비활성 영역은
    상기 소자 격리 영역의 에피층 내부에 형성된 제1 비활성 영역; 및
    상기 소자 동작 영역의 에피층 내부에 형성된 제2 비활성 영역을 포함하는 전계 효과 전력 전자 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제1 비활성 영역은,
    상기 소자 동작 영역의 에피층을 둘러싸는 전계 효과 전력 전자 소자 제조 방법.
  7. 제1항에 있어서,
    상기 개구부들은,
    일정한 간격 또는 서로 다른 간격으로 형성되는 전계 효과 전력 전자 소자 제조 방법.
  8. 제1항에 있어서,
    상기 개구부들은,
    동일한 폭과 길이로 형성되거나 서로 다른 폭과 길이로 형성되는 전계 효과 전력 전자 소자 제조 방법.
  9. 제1항에 있어서,
    상기 마스크 패턴이 형성된 에피층 내부는 활성 영역으로 형성하고, 상기 마스크 패턴이 형성되지 않은 에피층 내부는 이온을 주입하여 비활성 영역을 형성하는 단계는,
    임플란트(Implant) 공정을 통해, 상기 마스크 패턴이 형성되지 않은 에피층 내부에 소자의 영역을 비활성하기 위한 이온을 주입시켜 상기 비활성 영역을 형성하는 전계 효과 전력 전자 소자 제조 방법.
  10. 제1항에 있어서,
    상기 주입되는 이온은,
    인(phosphorus) 이온을 포함하는 전계 효과 전력 전자 소자 제조 방법.
  11. 소자 격리 영역 및 소자 동작 영역으로 정의된 기판 상에 위치하는 에피층;
    상기 소자 동작 영역의 에피층 상에 제1 방향으로 서로 이격되어 위치하는 소스 전극 및 드레인 전극;
    상기 소자 동작 영역의 에피층 상에 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 게이트 전극을 포함하되,
    상기 소자 동작 영역의 에피층 내에는 상기 소스 전극과 상기 드레인 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 서로 교호적으로 위치하는 활성 영역 및 비활성 영역을 포함하는 전계 효과 전력 전자 소자.
  12. 제11항에 있어서,
    상기 에피층은,
    상기 기판 상에 순차적으로 위치하는 전이층, 버퍼층 및 배리어층을 포함하는 전계 효과 전력 전자 소자.
  13. 제12항에 있어서,
    상기 비활성 영역은,
    상기 배리어층을 가로질러 버퍼층까지 위치하는 전계 효과 전력 전자 소자.
  14. 제11항에 있어서,
    상기 비활성 영역은 제2 비활성 영역이고, 상기 소자 격리 영역의 에피층 내에는 상기 소자 동작 영역의 에피층을 둘러싸는 제1 비활성 영역을 포함하는 전계 효과 전력 전자 소자.
  15. 제14항에 있어서,
    상기 제1 비활성 영역 및 제2 비활성 영역은,
    인(phosphorus) 이온을 포함하는 전계 효과 전력 전자 소자.
  16. 제11항에 있어서,
    상기 활성 영역 및 상기 비활성 영역은,
    일정한 간격 또는 서로 다른 간격으로 서로 교호적으로 위치하는 전계 효과 전력 전자 소자.
  17. 제11항에 있어서,
    상기 활성 영역 및 상기 비활성 영역은,
    동일한 폭과 길이를 가지거나 서로 다른 폭과 길이를 가지는 전계 효과 전력 전자 소자.
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