KR20120125789A - 질화갈륨계 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910002601 GaN Inorganic materials 0.000 claims abstract description 128
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910017083 AlN Inorganic materials 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 claims description 4
- 229910003465 moissanite Inorganic materials 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 3
- 229910005883 NiSi Inorganic materials 0.000 claims description 3
- 229910019899 RuO Inorganic materials 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052594 sapphire Inorganic materials 0.000 claims description 3
- 239000010980 sapphire Substances 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 229910018999 CoSi2 Inorganic materials 0.000 claims description 2
- 229910008812 WSi Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 7
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052733 gallium Inorganic materials 0.000 abstract description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 19
- 230000010287 polarization Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052984 zinc sulfide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
노멀리 오프의 질화갈륨계 반도체 소자 및 그 제조 방법이 개시된다.
개시된 질화갈륨계 반도체 소자는, 기판과, 기판 상에 구비된 극성 선택층과,극성 선택층 상의 복수 개의 질화갈륨계 반도체층을 포함하고, 복수 개의 질화갈륨계 반도체층의 게이트 대응 영역이 N-면 극성을 가진다.
개시된 질화갈륨계 반도체 소자는, 기판과, 기판 상에 구비된 극성 선택층과,극성 선택층 상의 복수 개의 질화갈륨계 반도체층을 포함하고, 복수 개의 질화갈륨계 반도체층의 게이트 대응 영역이 N-면 극성을 가진다.
Description
본 발명의 실시예는 노멀리 오프의 질화갈륨계 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 정보통신기술의 급격한 발달로 인하여 초고속?대용량의 신호 전송을 위한 기술이 빠르게 발달하고 있다. 이와 관련하여, 무선통신 분야에서 개인 휴대폰, 위성통신, 군사용 레이더, 방송통신, 통신용 중계기 등의 수요가 확대됨에 따라, 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템에 필요한 고속?고전력 전자소자에 대한 요구가 증가되고 있다. 통신 분야 이외에 다른 분야에서도, 고전력을 제어할 수 있는 파워 소자(power device)는 여러 가지 목적으로 사용되고 있으며, 그에 대한 다양한 연구가 진행되고 있다.
GaN계 질화물 반도체는 에너지 밴드갭이 크고, 높은 열적?화학적 안정성, 높은 전자 포화속도(?3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파?고출력용 전자 소자로의 응용이 가능하다. GaN계 질화물 반도체를 이용한 전자 소자는 높은 항복 전계(?3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 장점을 가지고 있다. 특히, GaN계 이종접합구조를 이용하는 HFET(heterostructure field effect transistor)의 경우, 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 더욱 높일 수 있다. 이와 같은 물성적인 특징으로 고전력 소자로의 응용이 가능하다.
그러나 이와 같은 높은 전자 이동도를 가지는 AlGaN/GaN HFET구조에서는 신호가 인가되는 않는 상태에서도 전류의 흐름이 있어 전력이 소모되는 문제가 있다. 전력 소자의 경우 큰 전류 밀도가 요구되므로 노멀리(Normally on) 소자에서의 전력 손실은 큰 문제가 될 수 있다. 최근 게이트(Gate) 부분의 AlGaN층을 제거한 리세스 구조를 통해 MOS HFET를 구현한 노멀리 오프(Normally off) 소자가 개발되고 있다. 하지만, AlGaN층이 약 30 nm이하로 매우 얇기 때문에 정확한 제어를 하기 어렵다. 또한, ICP-RIE를 사용할 때 표면이 플라즈마에 노출되어 전기적인 특성 저하를 가져올 수 있고 공정이 복잡하게 될 수 있다.
본 발명의 실시예는 노멀리 오프의 질화갈륨계 반도체 소자를 제공한다.
본 발명의 실시예는 노멀리 오프의 질화갈륨계 반도체 소자의 간단한 제조 방법을 제공한다.
본 발명의 실시예에 따른 질화갈륨계 반도체 소자는, 기판; 상기 기판 상에 구비된 극성 선택층; 상기 극성 선택층 상에 구비된 복수 개의 질화갈륨계 반도체층; 상기 복수 개의 질화갈륨계 반도체층 상에 구비된 소스, 게이트 및 드레인을 포함하고, 상기 질화갈륨계 반도체층의 게이트 대응 영역이 N-면 극성을 가지질 수 있다.
상기 기판은 Si, SiC, AlN, GaN, 사파이어 기판 중 어느 하나를 포함할 수 있다.
상기 복수 개의 질화갈륨계 반도체층은 GaN층과 AlxGa1-xN(0≤x<1)층을 포함할 수 있다.
상기 GaN층은 Al 도핑될 수 있다.
상기 AlxGa1-xN(0≤x<1)층은 20-50nm 범위의 두께를 가질 수 있다.
상기 AlxGa1-xN층은 0.15≤x≤0.6의 조성 범위를 가질 수 있다.
상기 극성 선택층은 게이트 대응 영역에 구비된 N-면 극성 영역과, 소스 대응 영역과 드레인 대응 영역에 구비된 Ga-면 극성 영역을 포함할 수 있다.
상기 N-면 극성 영역은 TMGa, TMAl, TMIn, CP2Mg로 구성된 그룹으로부터 선택된 적어도 하나를 사용하여 형성될 수 있다.
상기 질화갈륨계 반도체층의 소스 대응 영역과 드레인 대응 영역이 Ga-면 극성을 가질 수 있다.
상기 소스, 게이트 및 드레인은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기 극성 선택층과 복수 개의 질화갈륨계 반도체층 사이에 버퍼층이 더 구비될 수 있다.
상기 복수 개의 질화갈륨계 반도체층은 고저항성 질화갈륨계 물질로 형성된 유사 절연층을 더 포함할 수 있다.
상기 기판이 제거될 수 있다.
본 발명의 실시예에 따른 질화갈륨계 반도체 소자 제조 방법은, 기판 상에 실리콘산화물층을 적층하는 단계; 마스크를 이용하여 상기 실리콘산화물층을 에칭하여 N-면 극성 패턴 영역을 형성하는 단계; 상기 N-면 극성 패턴 영역에 Ga을 성장하여 N-면 극성 영역을 형성하는 단계; 상기 실리콘산화물층을 제거하여 Ga-면 극성 패턴 영역을 형성하는 단계; 상기 Ga-면 극성 패턴 영역에 N을 성장하여 Ga-면 극성 영역을 형성하는 단계; 상기 N-면 극성 영역과 Ga-면 극성 영역 위에 복수 개의 질화갈륨계 반도체층을 적층하는 단계; 및 상기 복수 개의 질화갈륨계 반도체층 위에 소스, 게이트, 드레인을 형성하는단계;를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 질화갈륨계 반도체층을 성장하기 전에 Ga-면(face) 극성(polarity) 영역과 N-면(face) 극성 영역의 배치를 조절하여 게이트(Gate)가 위치하는 곳의 질화갈륨 면에 채널(channel)이 형성되지 않게 함으로써 노멀리 오프(Normally off)를 구현할 수 있다. 또한, 질화갈륨계 반도체층을 성장하기 전에 선택적으로 Ga-면(face) 극성 영역과 N-면(face) 극성 영역을 배치하는 공정을 통해 노멀리 오프를 구현함으로써 리세스(recess) 공정을 생략할 수 있어 공정을 단순화시키고 소자의 재현성을 높일 수 있다.
도 1은 본 발명의 일실시예에 따른 질화갈륨계 반도체 소자의 단면도를 개략적으로 도시한 것이다.
도 2는 N-면 극성을 갖는 GaN층과 Ga-면 극성을 갖는 GaN층의 결정 구조를 보여준다.
도 3은 질화갈륨계 이종접합 구조의 면극성에 따른 2차원 전자가스(2DEG)층의 형성 위치를 보여준다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 질화갈륨계 반도체 소자의 제조 공정을 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 질화갈륨계 반도체 소자의 제조 공정에 사용되는 마스크를 도시한 것이다.
도 2는 N-면 극성을 갖는 GaN층과 Ga-면 극성을 갖는 GaN층의 결정 구조를 보여준다.
도 3은 질화갈륨계 이종접합 구조의 면극성에 따른 2차원 전자가스(2DEG)층의 형성 위치를 보여준다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 질화갈륨계 반도체 소자의 제조 공정을 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 질화갈륨계 반도체 소자의 제조 공정에 사용되는 마스크를 도시한 것이다.
본 발명의 실시예에 따른 질화갈륨계 반도체 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 질화갈륨계 반도체 소자를 보여준다.
도 1을 참조하면, 기판(10)과, 기판(10) 상에 구비된 극성 선택층(20)과, 상기 극성 선택층(20) 상에 구비된 복수 개의 질화갈륨계 반도체층(28)과, 상기 복수 개의 질화갈륨계 반도체층(28) 상에 구비된 소스(S), 게이트(G), 및 드레인(D)을 포함할 수 있다.
기판(10)은 Si, SiC, AlN, GaN, 사파이어(Al2O3) 기판 중 어느 하나로 형성될 수 있다. 상기 극성 선택층(20)은 N-면 극성 영역(20a)과 Ga-면 극성 영역(20b)을 포함할 수 있다. 상기 N-면 극성 영역(20a)은 게이트(G)가 위치하는 영역에 대응되는 영역일 수 있다. 상기 Ga-면 극성 영역(20b)은 소스(S)와 드레인(D)이 위치하는 영역에 대응되는 영역일 수 있다. 여기서, 게이트(G)가 위치하는 영역에 대응되는 영역이라 함은 게이트(G)가 위치하는 영역과 마주보는 영역을 나타낼 수 있다. Ga-면 극성과 N-면 극성에 대해서는 후술하기로 한다.
상기 복수 개의 질화갈륨계 반도체층(28)은 이종 접합층을 포함할 수 있다. 예를 들어, 복수 개의 질화갈륨계 반도체층(28)은 GaN층(35)과 AlxGa1-xN층(40)을 포함할 수 있다. AlxGa1-xN층은 0<x<1의 조성 범위를 가질 수 있다. 또는, 0.15≤x≤0.6의 조성 범위를 가질 수 있다. 또한, AlxGa1-xN층(40)은 20-50nm 범위의 두께를 가질 수 있다. 상기 GaN층(35)은 예를 들어 Al 도핑이 될 수 있다. GaN층(35)에 Al 도핑된 경우, 캐리어(전자) 농도가 증가할 뿐 아니라 결정성이 향상될 수 있으므로, 소자의 특성이 개선될 수 있다. 예를 들어, GaN층(35)의 두께는 대략 10?500nm 정도일 수 있다.
상기 GaN층(35)과 AlxGa1-x층(40) 사이의 계면에 부분적으로 2차원 전자가스층(2DEG;2 Dimensional Electron Gas, 이하 2DEG층이라고 함)이 형성될 수 있다. Ⅲ-Ⅴ족 질화물층에서는 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다. 2DEG층은 소스(S)와 드레인(D) 사이의 전류 통로(채널)로 이동될 수 있다. 따라서, 상기 GaN층(35)이 채널층으로 이용될 수 있다. 그런데, 2DEG층이 GaN/AlGaN의 계면 전체에 걸쳐 형성되는 경우 게이트(G)에 전압을 인가하지 않는 상태에서도 소스(S)와 드레인(D) 사이에 전류가 흐르는 노멀리 온 특성이 나타날 수 있다. 하지만, 본 발명의 실시예에서는 Ⅲ-Ⅴ족 질화물층의 극성에 따라 2DED층이 형성되는 위치가 달라지는 것을 이용하여 질화갈륨 반도체층의 표면 극성을 조절함으로써 노멀리 오프 특성을 가지도록 할 수 있다.
이하에서는, N-면 극성(N-face polarity) 및 Ga-면 극성(Ga-face polarity)에 대해서 도 2를 참조하여 설명하도록 한다.
도 2의 (A) 및 (B)는 각각 N-면 극성(N-face polarity)의 GaN층의 결정 구조와 Ga-면 극성(Ga-face polarity)의 GaN층의 결정 구조를 보여준다.
도 2를 참조하면, 울자이츠(Wurtzite) 구조의 GaN층은 (A)에서와 같이 N 원자들이 최상층(노출 면)에 배열되는 N-면 극성을 갖거나, (B)에서와 같이 Ga 원자들이 최상층(노출 면)에 배열되는 Ga-면 극성을 가질 수 있다. N-면 극성은 Ga을 N보다 먼저 성장시킴으로써 구현되고, Ga-면 극성은 N을 Ga보다 먼저 성장시킴으로써 구현될 수 있다. (A)의 N-면 GaN층은 Z축 방향으로 [000-1] 방향성을 가질 수 있고, (B)의 Ga-면 GaN층은 Z축 방향으로 [0001] 방향성을 가질 수 있다.
한편, GaN계 이종접합구조, 예컨대, GaN/AlGaN 구조에서 GaN 및 AlGaN의 면 극성에 따라 2DEG층의 형성 위치가 달라질 수 있다. 도 3의 (A)를 참조하면, GaN/AlGaN/GaN 이 N-면 극성을 갖는 경우, 자발 분극(PSP)과 피에조 분극(PPE)이 위쪽으로 형성되어 2DEG층은 AlGaN 위쪽의 GaN에 형성될 수 있다. 도 3의 (B)를 참조하면, GaN/AlGaN/GaN 이 Ga-면 극성을 갖는 경우, 자발 분극(PSP)과 피에조 분극(PPE)이 아래쪽으로 형성되어 2DEG층은 AlGaN 아래의 GaN 에 형성될 수 있다. 이와 같이, 이종 접합 GaN계 반도체층의 면 극성에 따라, 2DEG층의 위치가 달라질 수 있다.
질화갈륨계 반도체층(28)의 면 극성은 상기 극성 선택층(20)에서 선택적으로 조절될 수 있다. 상기 극성 선택층(20)은 N-면 극성을 포함하는 영역(20a)과 Ga-면 극성을 포함하는 영역(20b)을 포함하고, N-면 극성을 포함하는 영역(20a) 위로는 N-면 극성을 가지는 질화갈륨계 반도체층이 성장되고, Ga-면 극성을 포함하는 영역(20b) 위로는 Ga-면 극성을 가지는 질화갈륨계 반도체층이 성장될 수 있다. 상기 N-면 극성을 포함하는 영역(20a)은 게이트(G)가 위치하는 영역에 대응되게 위치하므로 게이트(G) 아래의 GaN/AlGaN 접합층은 N-면 극성을 가질 수 있다. 따라서, 게이트(G) 아래의 GaN/AlGaN 접합층에서는 2DEG층이 AlGaN층(40) 아래쪽에 형성되지 않고, 위쪽에 형성될 수 있다. Ga-면 극성을 포함하는 영역(20b) 은 소스(S)와 드레인(D)이 위치하는 영역에 대응되게 위치하므로 소스(S)와 드레인 아래의 GaN/AlGaN 접합층은 Ga-면 극성을 가질 수 있다. 따라서, 소스(S)와 드레인(D) 아래의 GaN/AlGaN 접합층에서는 2DEG층이 AlGaN층(40) 아래쪽에 형성될 수 있다. 이와 같이 2DEG층이 형성되는 위치를 조절하여 게이트(G) 아래의 GaN/AlGaN 접합층에서 2DEG층이 형성되지 않도록 함으로써 게이트(G)에 전압을 인가하지 않은 상태에서 전류가 흐르는 것을 방지할 수 있다.
상기 GaN층(35)은 알루미늄(Al) 도핑된 GaN층일 수 있으며, 이 경우 도핑된 알루미늄(Al)에 의해 GaN층 내 결함으로 존재할 수 있는 갈륨 공격자 (Ga vacancy)를 부동태화(passivation) 함으로써 2차원, 3차원 전위로의 성장을 억제하여 GaN층의 결정성을 향상시킬 수 있다. 결정성이 향상된 알루미늄(Al) 도핑된 GaN층 내에 고품질의 2DEG층이 형성됨으로써 2DEG층 내 전자의 이동 시 Ga 공격자(vacancy) 및 기타 결함(defect)에 의한 스캐터링(scattering)이 낮아 이동도(mobility)가 증가될 수 있다.
한편, 상기 GaN층(35)의 하부에는 GaN을 포함하는 층으로서, 일반적인 반도체보다 높은 저항을 갖는 유사 절연층(semi-insulating layer)(30)이 더 구비될 수 있다. 유사 절연층(30)은 미도핑 GaN층이거나, Mg, Zn, C, Fe 등의 불순물이 도핑된 GaN층일 수 있고, 그의 면저항은, 예를 들어, 약 109 Ω/sq 이상일 수 있다. 유사 절연층(30)을 미도핑 GaN층으로 형성하는 경우, 소자 동작시 불순물의 외부 확산(out-diffusion)에 의한 문제를 방지할 수 있다. 유사 절연층(30)에 Mg, Zn, C, Fe 등을 도핑하지 않고도 그의 저항을 높이는 방법에 대해서는 후술하기로 한다. 유사 절연층(30)이 고저항성(즉, 유사 절연성)을 가질 때, 유사 절연층(30)을 통한 전류의 누설을 억제/방지할 수 있으므로, 소자의 특성 개선에 유리할 수 있다.
상기 질화갈륨계 반도체층(28)과 극성 선택층(20) 사이에 버퍼층(25)이 더 구비될 수 있다. 상기 버퍼층(25)은 GaN층을 포함할 수 있다. 버퍼층(25)은 기판(10)과 질화갈륨계 반도체층(28) 사이의 격자 상수의 불일치로 인한 변위(dislocation)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비될 수 있다.
한편, 상기 소스(S), 게이트(G) 및 드레인(D)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 이루어질 수 있다.
다음, 본 발명의 실시예에 따른 질화갈륨계 반도체 소자의 제조 방법에 대해 설명한다.
도 4a를 참조하면, 기판(50) 상에 예를 들어, 실리콘산화물(SiOx)층(52)을 증착하고, 실리콘산화물층(52)상에 포토레지스트(53)를 적층한다. 포토레지스트(53)는 마스크(110)에 의해 N-면 극성 영역 대응 패턴으로 패터닝될 수 있다. 도 5를 참조하면, 마스크(110)는 N-면 극성 패턴 영역(112)과 마스크 영역(114)을 포함할 수 있다. 또한, 마스크(110)는 게이트용 마스크를 사용할 때 얼라인 하기 위해 얼라인키(116)를 더 구비할 수 있다. 상기 마스크(110)를 이용하여 포토레지스트(53)를 노광하여 패터닝한 다음, 도 4b에 도시된 바와 같이 포토레지스트(53) 패턴을 이용하여 실리콘산화물층(52)을 에칭하여 N-면 극성 영역 패턴(54)을 형성할 수 있다. N-면 극성 영역 패턴(54)의 기판이 노출되고, 상기 N-면 극성 영역 패턴(54)에 Ga이 N보다 먼저 성장되도록 하여, N-면 극성 영역(56)을 형성한다. N-면 극성 영역(56)은 TMGa, TMAl, TMIn, CP2Mg로 구성된 그룹으로부터 선택된 적어도 하나를 사용하여 형성될 수 있다. 예를 들어, 기판이 노출된 N-면 극성 영역 패턴(54)에 TMGa 소스로 부터 Ga 원자 층이 성장될 수 있다. 그럼으로써 게이트를 만들 영역은 N-면 극성을 가질 수 있다. 그런 다음, 도 4d에 도시된 바와 같이 N-면 극성 영역(56)을 남기고 상기 실리콘산화물층(52)을 제거한다. 상기 실리콘산화물층(52)이 제거되면 Ga-면 극성 영역 패턴(62)의 기판이 노출된다.
도 4e를 참조하면, 상기 Ga-면 극성 영역 패턴(62)에 N이 Ga보다 먼저 성장되도록 하여, Ga-면 극성 영역(64)을 형성한다. 이때, N-면 극성 영역(56)에도 N(58)이 성장되지만, N-면 극성을 유지할 수 있다.
상기한 바와 같이 간단한 에칭 공정과 성장 공정을 통해 N-면 극성 영역과 Ga-면 극성 영역을 포함하는 극성 선택층을 형성하고, 극성 선택층의 각 영역의 극성에 따라 질화갈륨계 반도체층의 극성을 선택할 수 있다. 상기 N-면 극성 영역(56)은 게이트(G, 도 1 참조)가 위치하는 영역에 마주보는 영역으로, Ga-면 극성 영역(64)은 소스(S)와 드레인(D)이 위치하는 영역에 마주보는 영역으로 패터닝될 수 있다. N-면 극성 영역(56)의 위쪽으로 성장되는 질화갈륨계 반도체층은 N-면 극성을 가지므로 GaN/AlGaN 접합층의 계면에 2DEG층이 형성되지 않는다. 그리고, Ga-면 극성 영역(64)의 위쪽으로 성장되는 질화갈륨계 반도체층은 Ga-면 극성을 가지므로 GaN/AlGaN 접합층의 계면에 2DEG층이 형성될 수 있다. 따라서, 게이트에 전압이 인가되지 않을 때, 게이트(G) 아래쪽에서는 전류가 흐르지 않게 되어 노멀리 오프를 유지할 수 있다.
한편, 상기 기판(50)은 반도체 소자 제조 중 또는 제조 후에 제거될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 질화갈륨계 반도체 소자는 게이트에 전압이 인가되지 않은 상태에서 노멀리 오프를 구현할 수 있으므로 고속?고전력의 전자 소자에 사용될 수 있으며, 고전력을 제어할 수 있는 파워 소자(power device)에 유용하게 적용될 수 있다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다. 따라서, 본 발명의 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10...기판, 20...극성 선택층
20a...Ga-면 극성 영역, 20b...N-면 극성 영역
25...버퍼층, 28...질화갈륨계 도체층
30...유사 절연층, 35...GaN층
40...AlxGa1 - xN층, S...소스
G...게이트, D...드레인
2DEG...2차원 전자 가스층, 110...마스크
20a...Ga-면 극성 영역, 20b...N-면 극성 영역
25...버퍼층, 28...질화갈륨계 도체층
30...유사 절연층, 35...GaN층
40...AlxGa1 - xN층, S...소스
G...게이트, D...드레인
2DEG...2차원 전자 가스층, 110...마스크
Claims (20)
- 기판;
상기 기판 상에 구비된 극성 선택층;
상기 극성 선택층 상에 구비된 복수 개의 질화갈륨계 반도체층;
상기 복수 개의 질화갈륨계 반도체층 상에 구비된 소스, 게이트 및 드레인을 포함하고,
상기 질화갈륨계 반도체층의 게이트 대응 영역이 N-면 극성을 가지는 질화갈륨계 반도체 소자. - 제1항에 있어서,
상기 기판은 Si, SiC, AlN, GaN, 사파이어 기판 중 어느 하나를 포함하는 질화갈륨계 반도체 소자. - 제1항에 있어서,
상기 복수 개의 질화갈륨계 반도체층은 GaN층과 AlxGa1-xN(0≤x<1)층을 포함하는 질화갈륨계 반도체 소자. - 제3항에 있어서,
상기 GaN층은 Al 도핑된 질화갈륨계 반도체 소자. - 제3항에 있어서,
상기 AlxGa1-xN(0≤x<1)층은 20-50nm 범위의 두께를 가지는 질화갈륨계 반도체 소자. - 제3항에 있어서,
상기 AlxGa1-xN층은 0.15≤x≤0.6의 조성 범위를 가지는 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 극성 선택층은 게이트 대응 영역에 구비된 N-면 극성 영역과, 소스 대응 영역과 드레인 대응 영역에 구비된 Ga-면 극성 영역을 포함하는 질화갈륨계 반도체 소자. - 제7항에 있어서,
상기 N-면 극성 영역은 TMGa, TMAl, TMIn, CP2Mg로 구성된 그룹으로부터 선택된 적어도 하나를 사용하여 형성되는 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 질화갈륨계 반도체층의 소스 대응 영역과 드레인 대응 영역이 Ga-면 극성을 가지는 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 소스, 게이트 및 드레인은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 이루어진 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 극성 선택층과 복수 개의 질화갈륨계 반도체층 사이에 버퍼층이 더 구비되는 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 복수 개의 질화갈륨계 반도체층은 고저항성 질화갈륨계 물질로 형성된 유사 절연층을 더 포함하는 질화갈륨계 반도체 소자. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 기판이 제거되는 질화갈륨계 반도체 소자. - 기판 상에 실리콘산화물층을 적층하는 단계;
마스크를 이용하여 상기 실리콘산화물층을 에칭하여 N-면 극성 패턴 영역을 형성하는 단계;
상기 N-면 극성 패턴 영역에 Ga을 성장하여 N-면 극성 영역을 형성하는 단계;
상기 실리콘산화물층을 제거하여 Ga-면 극성 패턴 영역을 형성하는 단계;
상기 Ga-면 극성 패턴 영역에 N을 성장하여 Ga-면 극성 영역을 형성하는 단계;
상기 N-면 극성 영역과 Ga-면 극성 영역 위에 복수 개의 질화갈륨계 반도체층을 적층하는 단계; 및
상기 복수 개의 질화갈륨계 반도체층 위에 소스, 게이트, 드레인을 형성하는단계;를 포함하는 질화갈륨계 반도체 소자 제조 방법. - 제14항에 있어서,
상기 기판은 Si, SiC, AlN, GaN, 사파이어 기판 중 어느 하나를 포함하는 질화갈륨계 반도체 소자 제조 방법. - 제14항에 있어서,
상기 복수 개의 질화갈륨계 반도체층은 GaN층과 AlxGa1-xN(0≤x<1)층을 포함하는 질화갈륨계 반도체 소자 제조 방법. - 제16항에 있어서,
상기 GaN층은 Al 도핑된 질화갈륨계 반도체 소자 제조 방법. - 제16항에 있어서,
상기 AlxGa1-xN층은 0.15≤x≤0.6의 조성 범위를 가지는 질화갈륨계 반도체 소자 제조 방법. - 제14항 내지 제18항 중 어느 한 항에 있어서,
상기 N-면 극성 영역은 게이트 대응 영역에 위치되고, Ga-면 극성 영역은 소스 대응 영역과 드레인 대응 영역에 위치되는 질화갈륨계 반도체 소자 제조 방법. - 제19항에 있어서,
상기 N-면 극성 영역은 TMGa, TMAl, TMIn, CP2Mg로 구성된 그룹으로부터 선택된 적어도 하나를 사용하여 형성되는 질화갈륨계 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110043440A KR101205872B1 (ko) | 2011-05-09 | 2011-05-09 | 질화갈륨계 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120125789A true KR20120125789A (ko) | 2012-11-19 |
| KR101205872B1 KR101205872B1 (ko) | 2012-11-28 |
Family
ID=47511288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110043440A KR101205872B1 (ko) | 2011-05-09 | 2011-05-09 | 질화갈륨계 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101205872B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20210136669A (ko) * | 2020-05-08 | 2021-11-17 | 안상정 | 압전 박막을 제조하는 방법 및 이 박막을 이용하는 소자 |
| KR20220014596A (ko) | 2020-07-29 | 2022-02-07 | (재)한국나노기술원 | 질소면 질화물 반도체 소자 및 그 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007136401A2 (en) | 2005-09-16 | 2007-11-29 | The Regents Of The University Of California | N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor |
| JP4226020B2 (ja) | 2006-05-23 | 2009-02-18 | シャープ株式会社 | 電界効果型トランジスタ |
| JP5417693B2 (ja) | 2007-08-22 | 2014-02-19 | 日本電気株式会社 | 半導体装置 |
-
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- 2011-05-09 KR KR1020110043440A patent/KR101205872B1/ko active IP Right Grant
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| KR101205872B1 (ko) | 2012-11-28 |
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| FPAY | Annual fee payment |
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|
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