KR102066617B1 - 전력 반도체 소자 - Google Patents
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Abstract
실시예의 전력 반도체 소자는 기판과, 기판 위에 배치된 에피층과, 에피층 위에 배치된 패시베이션층과, 패시베이션층을 관통하여 에피층 위에 배치된 게이트 전극과, 게이트 전극과 에피층 사이에 배치된 게이트 절연층 및 패시베이션층을 관통하여 에피층과 접하며, 게이트 전극으로부터 이격되어 배치된 소스 콘텍 및 드레인 콘텍을 포함한다.
Description
실시예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
도 1은 기존의 전력 반도체 소자의 단면도를 나타낸다.
도 1의 전력 반도체 소자는 기판(10), GaN 층(20), Al2O3 층(30), 제1 및 제2 중간 유전층(ILD:Interlayer Dielectric)(40, 50), 전극 패드(pad)(60), 소스 콘텍(source contact)(70), 게이트(gate) 전극(80), 필드 플레이트(field plate)(82) 및 드레인(drain) 콘텍(90)으로 구성된다.
도 1에 도시된 소스 콘텍(70), 게이트 전극(80) 및 드레인 콘텍(90) 같은 금속층은 리프트 오프(lift off)법에 의해 형성될 수 있다.
도 2a 내지 도 2e는 리프트 오프법에 의해 GaN 층(20)의 상부에 금속층(M)(5B)을 형성하는 공정 단면도를 나타낸다. 여기서, 금속층(5B)은 도 1의 소스 콘텍(70), 게이트 전극(80) 또는 드레인 콘텍(90) 각각을 의미할 수 있다.
도 2a를 참조하면 GaN 층(20)을 준비하고, 도 2b에 도시된 바와 같이 GaN 층(20) 위에 포토 레지스터(PR:PhotoResistor) 패턴(3)을 도포한다. 이후, 도 2c에 도시된 바와 같이 금속층(5A. 5B)을 형성하고, 도 2d에 도시된 바와 같이 포토 레지스터 패턴(3)와 그(3)의 상부에 금속층(5A)을 리프트 오프하여 제거하면, 원하는 금속층(5B)이 GaN 층(20)의 상부에 잔류하게 된다.
전술한 바와 같이 리프트 오프법에 의해 GaN 층(20)의 상부에 금속층(5B)을 형성할 경우, 도 2b에 도시된 바와 같이 포토 레지스터 패턴(3)에 의해 노출된 GaN 층(20)의 상부면(20A) 위에 도 2c에 도시된 바와 같이 형성되는 금속층(5B)의 폭(WM)은 일정하지 않고 매 공정 시마다 변하게 된다. 이는, 포토 레지스터 패턴(3)에 의해 노출된 오프닝의 폭(Wo)이 변하기 때문이다. 이와 같이, 금속층(5B)의 폭(WM)이 일정하지 않고 불규칙할 경우 전력 반도체 소자의 항복 전압 등과 같은 특성이 달라져서 원하는 규격의 소자를 제조하기 어려울 수 있다.
실시예는 우수한 특성의 원하는 규격을 갖고 공정이 단순하며 제조 원가를 절감시킬 수 있는 전력 반도체 소자를 제공한다.
실시예의 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 에피층; 상기 에피층 위에 배치된 패시베이션층; 상기 패시베이션층을 관통하여 상기 에피층 위에 배치된 게이트 전극; 상기 게이트 전극과 상기 에피층 사이에 배치된 게이트 절연층; 및 상기 패시베이션층을 관통하여 상기 에피층과 접하며, 상기 게이트 전극으로부터 이격되어 배치된 소스 콘텍 및 드레인 콘텍을 포함한다.
상기 게이트 전극, 상기 소스 콘텍 및 드레인 콘텍 중 적어도 하나는 상기 패시베이션층을 관통하는 관통부; 및 상기 관통부로부터 연장되어 상기 패시베이션층 위에 배치되며 상기 에피층과 대향하는 날개부를 포함할 수 있다.
상기 관통부는 상기 패시베이션층을 경사지게 관통할 수 있다.
상기 날개부의 측벽과 상부면이 이루는 각도는 둔각 또는 예각일 수 있다.
상기 패시베이션층은 상기 에피층 위에 배치된 제1 보호층; 및 상기 제1 보호층 위에 배치된 제2 보호층을 포함할 수 있다. 상기 소스 콘텍 및 상기 드레인 콘텍은 상기 제1 및 제2 보호층을 관통하고, 상기 게이트 전극은 상기 제1 보호층을 관통하고, 상기 제2 보호층은 상기 게이트 전극의 상부 및 측부를 감쌀 수 있다.
상기 제1 보호층의 두께는 100 Å ~ 2000 Å이고, 상기 제2 보호층의 두께는 1000 Å 내지 3000 Å일 수 있다. 상기 패시베이션층은 SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연층의 최외곽 측벽과 상부면이 이루는 각도는 예각 또는 둔각일 수 있다.
상기 전력 반도체 소자는, 상기 게이트 전극, 상기 소스 콘텍 및 상기 드레인 콘텍을 덮으면서 상기 패시베이션층 위에 배치된 중간 유전층을 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 중간 유전층을 관통하여 상기 소스 콘텍 및 상기 드레인 콘텍과 각각 연결되는 소스 패드 및 드레인 패드를 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 기판 위에 배치된 소자 분리층을 더 포함할 수 있다. 상기 소자 분리층은 상기 에피층에 이온이 주입된 이온 주입층을 포함할 수 있다.
실시예에 따른 전력 반도체 소자는 리프트 오프법이 아니라 금속 에칭법에 의해 에치 백 공정으로 금속층을 형성할 수 있으므로, 향상된 균일도의 미세 패턴을 갖고 원하는 위치에 정확하게 형성된 게이트 전극, 소스 콘텍 및 드레인 콘텍을 가질 뿐만 아니라, 게이트 전극, 소스 콘텍 및 드레인 콘텍을 형성하기 위해 금속층을 식각할 때 에피층이 식각되는 것을 방지하는 패시베이션층에 의해 원하는 특성을 가질 수 있고, 게이트 전극, 소스 콘텍 및 드레인 콘텍 각각에 날개부가 배치되어 필드 플레이트의 역할을 수행함으로써 별도의 필드 플레이트의 필요성을 제거하여 공정을 단순하게 하고, 제조 원가를 절감시킬 수 있다.
도 1은 기존의 전력 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2e는 리프트 오프법에 의해 GaN 층의 상부에 금속층을 형성하는 공정 단면도를 나타낸다.
도 3은 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4는 도 3의 에피층의 실시예에 의한 단면도를 나타낸다.
도 5a 내지 도 5v는 도 3에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 금속 에칭법에 의해 의해 GaN 층의 상부에 금속층을 형성하는 공정 단면도를 나타낸다.
도 7은 도 5f에 예시된 바와 같이 금속층이 식각되는 과정을 설명하기 위한 국부적인 공정 단면도이다.
도 8은 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 9는 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 10은 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 11은 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 12a 및 도 12b는 기존의 전력 반도체 소자의 특성을 설명하기 위한 도면이다.
도 13은 실시예에 의한 전력 반도체 소자의 드레인 전류의 파형도를 나타낸다.
도 14는 기존과 실시예의 드레인-소스 간 전압에 대한 드레인 전류의 특성을 나타내는 그래프이다.
도 2a 내지 도 2e는 리프트 오프법에 의해 GaN 층의 상부에 금속층을 형성하는 공정 단면도를 나타낸다.
도 3은 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4는 도 3의 에피층의 실시예에 의한 단면도를 나타낸다.
도 5a 내지 도 5v는 도 3에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 금속 에칭법에 의해 의해 GaN 층의 상부에 금속층을 형성하는 공정 단면도를 나타낸다.
도 7은 도 5f에 예시된 바와 같이 금속층이 식각되는 과정을 설명하기 위한 국부적인 공정 단면도이다.
도 8은 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 9는 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 10은 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 11은 또 다른 실시예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 12a 및 도 12b는 기존의 전력 반도체 소자의 특성을 설명하기 위한 도면이다.
도 13은 실시예에 의한 전력 반도체 소자의 드레인 전류의 파형도를 나타낸다.
도 14는 기존과 실시예의 드레인-소스 간 전압에 대한 드레인 전류의 특성을 나타내는 그래프이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 3은 실시예에 의한 전력 반도체 소자(100A)의 단면도를 나타낸다.
도 3의 전력 반도체 소자(100A)는 기판(110), 소자 분리층(112), 에피(epi)층(120), 패시베이션(passivation)층(130), 중간 유전층(140), 소스(source) 패드(pad)(152), 드레인(drain) 패드(154), 소스 콘텍(contact)(160), 게이트 전극(170), 드레인 콘텍(180) 및 게이트 절연층(190)을 포함한다.
도 3을 참조하면, 기판(110) 위에 에피층(120)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시예는 기판(110)의 종류에 국한되지 않는다.
도 4는 도 3의 에피층(120)의 실시예에 의한 단면도를 나타낸다.
도 3 및 도 4를 참조하면, 에피층(120)은 전이층(122), 버퍼(buffer)층(124) 및 배리어(barrier)층(126)을 포함한다.
버퍼층(124)은 기판(110) 위에 배치된다. 버퍼층(124)은 언도프된(undoped) 반도체층일 수 있다. 버퍼층(124)은 반도체 화합물로 형성될 수 있다. 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 버퍼층(124)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다.
채널층(124A)은 배리어층(126)에 인접하여 버퍼층(124)의 상부에 형성될 수 있다. 즉, 채널층(124A)은 배리어층(126)과 버퍼층(124)의 경계면 아래의 버퍼층(124) 상부에 배치된다.
또한, 기판(110)과 버퍼층(124) 사이에 전이층(122)이 더 배치될 수도 있다. 전이층(122)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시예는 이에 국한되지 않으며 전이층(122)은 생략될 수도 있다.
배리어층(126)은 버퍼층(124) 위에 배치된다. 배리어층(126)은 채널층(124A)의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 배리어층(126)은 채널층(124A)보다 밴드 폭이 큰 층으로써, 층 전체에서 균일한 분극밀도를 가질 수 있으며, 배리어층(126)과 버퍼층(124)의 상이한 밴드갭(band gap) 에너지를 갖는 이종 접합에 의하여 2차원 전자가스(2-Dimensional Electron Gas, 2DEG)가 발생될 수 있다.
예를 들어, 배리어층(126)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 배리어층(126)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
배리어층(126)의 두께는 20 ㎚ 이하일 수 있지만, 실시예는 이러한 배리어층(126)의 두께에 국한되지 않는다.
또한, 기판(110) 위에 소자 분리층(112)이 더 배치될 수도 있다. 이러한 소자 분리층(112)은 다수의 전력 반도체 소자를 서로 전기적으로 분리하는 역할을 한다. 실시예에 의하면, 소자 분리층(112)은 에피층(120)에 아르곤(Ar) 같은 이온을 주입하여 형성된 이온 주입층일 수 있다.
한편, 도 3을 참조하면, 패시베이션층(130)은 에피층(120) 위에 배치된다. 패시베이션층(130)은 제1 및 제2 보호층(132, 134)을 포함할 수 있다.
제1 보호층(132)은 에피층(120) 위에 배치되며, 후술되는 바와 같이, 일종의 식각 방지층으로서 게이트 전극(170)을 금속 에칭법에 의해 형성하는 과정에서 에피층(120)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다. 만일, 제1 보호층(132)의 두께(t1)가 100 Å 보다 작다면 식각으로부터 에피층(120)을 보호하기에 충분하지 않을 수 있고, 제1 보호층(132)의 두께(t1)가 2000 Å보다 크면 후술되는 바와 같이 필드 플레이트의 역할을 제대로 수행할 수 없을 수도 있다. 따라서, 제1 보호층(132)의 두께(t1)는 100 Å ~ 2000 Å일 수 있다.
또한, 제2 보호층(134)은 제1 보호층(132) 위에 배치되며 후술되는 바와 같이 일종의 식각 방지층으로서 소스 콘텍(160)과 드레인 콘텍(180)을 금속 에칭법에 의해 형성하는 과정에서 에피층(120)을 식각으로부터 보호하는 역할을 한다. 만일, 제2 보호층(134)의 두께(t2)가 1000Å 보다 작다면, 식각으로부터 에피층(120)을 보호하기에 충분하지 않을 수 있고, 제2 보호층(134)의 두께(t2)가 3000Å보다 크다면, 후술되는 바와 같이 필드 플레이트의 역할을 제대로 수행할 수 없을 수도 있다. 따라서, 제2 보호층(134)의 두께(t2)는 1000 Å 내지 3000 Å 예를 들어, 2000 Å일 수 있다.
전술한 패시베이션층(130)인 제1 및 제2 보호층(132, 134) 각각은 SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있다.
한편, 게이트 전극(170)은 패시베이션층(130)의 제1 보호층(132)을 관통하여 에피층(120) 위에 배치된다. 또한, 제2 보호층(134)은 게이트 전극(170)의 상부 및 측부를 도 3에 예시된 바와 같이 감싸도록 배치된다.
게이트 전극(170)은 날개부(172, 176) 및 관통부(174)를 포함한다. 관통부(174)는 패시베이션층(130)의 제1 보호층(132)을 관통하고, 날개부(172, 174)는 관통부(174)로부터 수평 방향으로 연장되어 패시베이션층(130)의 제1 보호층(132) 위에 배치되며 에피층(120)과 대향하도록 배치된다.
게이트 전극(170)의 상부 폭(WG1)과 하부 폭(WG2) 간의 차는 제1 보호층(132)의 두께(t1)에 따라 달라질 수 있으며, 예를 들어 0.3 ㎛ 내지 2 ㎛일 수 있지만 실시예는 이에 국한되지 않는다.
게이트 전극(170)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(170)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(170)은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
게이트 절연층(190)은 도 3에 예시된 바와 같이 게이트 전극(170)과 에피층(120) 사이 및 게이트 전극(170)과 패시베이션층(130)의 제1 보호층(132) 사이에 배치된다. 게이트 절연층(170)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 예를 들면 100 Å 내지 300 Å의 두께를 가질 수 있으나, 실시예는 이에 국한되지 않는다.
소스 콘텍 및 드레인 콘텍(160, 180)은 패시베이션층(130)의 제1 및 제2 보호층(132, 134)을 관통하여 에피층(120)과 접촉하며, 게이트 전극(170)을 사이에 두고 서로 이격되어 배치된다. 즉, 소스 콘텍 및 드레인 콘텍(160, 180)은 게이트 전극(170)으로부터 이격되어 배치된다. 소스 및 드레인 콘텍(160, 180) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘텍(160, 180)은 게이트 전극(170)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘텍(160, 180)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘텍(160, 180) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
게이트 전극(170)과 마찬가지로 소스 콘택(160)은 관통부(164) 및 날개부(162, 166)를 포함한다. 관통부(164)는 패시베이션층(130)을 관통하여 에피층(120)과 접하도록 배치되고, 날개부(162, 166)은 관통부(164)로부터 수평 방향으로 연장되어 패시베이션층(130) 위에서 에피층(120)과 대향하도록 배치된다.
또한, 드레인 콘택(180) 역시 관통부(184) 및 날개부(182, 186)를 포함한다. 관통부(184)는 패시베이션층(130)을 관통하여 에피층(120)과 접하도록 배치되고, 날개부(182, 186)는 관통부(184)로부터 수평 방향으로 연장되어 패시베이션층(130) 위에서 에피층(120)과 대향하도록 배치된다.
일반적으로 GaN 기반 전력 반도체 소자의 누설 전류를 억제하기 위한 방법으로서, 플로팅 게이트(floating gate), 필드-모듈레이팅 플레이트(field-modulating plate), 오버랩 게이트(overlapping gate structure), 소스 확장 필드 플레이트(source extended field palte), 다중 필드 플레이트(multiple field plates) 등의 다양한 전계 집중 완화 구조가 개발되고 있다. 예를 들어, 게이트 전극(170)의 모서리의 전계 집중을 완화시키기 위해 도 1에 도시된 바와 같이, 필드 플레이트(82)가 배치된다.
그러나, 실시예에 의한 전력 반도체 소자(100A)의 경우, 게이트 전극(170), 소스 콘택(160) 및 드레인 콘텍(180) 각각의 날개부(162, 166, 172, 176, 182, 186)는 필드 플레이트(82)의 역할을 수행할 수 있다. 즉, 관통부(164, 174, 184)의 모서리에 집중되는 전계가 날개부(162, 166, 172, 176, 182, 186)에 의해 분산될 수 있다. 따라서, 실시예에 의한 전력 반도체 소자(100A)는 도 1과 같은 별도의 필드 플레이트(82)가 필요하지 않다.
또한, 도 3의 소스 콘텍(160), 게이트 전극(170) 및 드레인 콘텍(180) 각각에서 관통부(164, 174, 183)는 패시베이션층(130)을 수직으로 관통하지 않고 경사지게 관통할 수 있다. 이 경우, 전술한 전계 분산 효과가 더 우수해질 수 있다. 이와 같이, 관통부(164, 174, 184)는 패시베이션층(130)을 각도(θO)로 경사지게 관통할 수 있다. 여기서, 각도(θO)는 음수이거나 양수일 수 있다.
한편, 중간 유전층(140)은 게이트 전극(170), 소스 콘텍(160) 및 드레인 콘텍(180)을 덮으면서 패시베이션층(130) 위에 배치된다. 이러한 중간 유전층(140)은 패시베이션층(130)과 동일한 물질을 포함할 수 있으나 이에 국한되지 않는다. 중간 유전층(140)은 SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있다.
또한, 소스 패드 및 드레인 패드(152, 154)는 중간 유전층(140)을 관통하여 소스 콘텍(160) 및 드레인 콘텍(180)과 각각 전기적으로 연결된다. 소스 및 드레인 패드(152, 154)는 금(Au), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시예는 이러한 소스 및 드레인 패드(152, 154)의 재질에 국한되지 않는다.
이하, 전술한 전력 반도체 소자(100A)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 5a 내지 도 5v는 도 3에 예시된 전력 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a를 참조하면, 기판(110) 위에 에피층(120)을 형성하고, 아르곤과 같은 이온을 에피층(120)에 주입하여 소자 분리층(112)을 형성한다. 기판(110)은 실리콘, 실리콘 카바이드, GaN 또는 사파이어 등을 이용하여 형성될 수 있다.
도 4에 예시된 바와 같이, 기판(110) 위에 전이층(122), 버퍼층(124) 및 배리어층(126)을 순차적으로 적층하여 에피층(120)을 형성할 수 있다.
전이층(122)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 이용하여 형성될 수 있다. 버퍼층(124)은 언도프된(undoped) 반도체층일 수 있다. 또한, 버퍼층(124)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 버퍼층(124)을 형성할 수 있다. 버퍼층(124)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다. 배리어층(126)은 3족-5족 또는 2족-6족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하거나, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 배리어층(126)을 형성할 수 있다.
계속해서, 도 5a를 참조하면, 에피층(120) 위에 패시베이션층으로서 제1 보호층(132A)을 형성한다. 제1 보호층(132A)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 저압(LP:Low Pressure) CVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 도 5b를 참조하면, 제1 보호층(132A) 위에 포토 레지스터 패턴(138)을 형성하고, 포토 레지스터 패턴(138)을 식각 마스크로 이용하여 도 5c에 예시된 바와 같이 게이트 전극(170)의 관통부(174)가 형성될 부분(OA:Open Area)을 식각하여 에피층(120)을 노출시킨다.
이후, 도 5c에 예시된 바와 같이 식각 마스크로 이용된 포토 레지스터 패턴(138)을 아세톤 등으로 제거한다.
이후, 도 5d를 참조하면, 에피층(120)의 노출된 부분(OA)을 포함하여 제1 보호층(132A)의 위에 게이트 절연층(190A)을 형성한다. 게이트 절연층(190A)은 알루미늄 산화층, 실리콘 산화층 또는 실리콘 질화층 등에 의해 예를 들면 15 ㎚의 두께로 형성될 수 있지만, 실시예는 이에 국한되지 않는다. 예를 들어, 원자층 증착법(Atomic Layer Deposition)에 의해 알루미늄 산화막(Al2O3)으로 게이트 절연층(190A)을 형성할 수 있다.
계속하여 도 5d를 참조하면, 게이트 절연층(190A)의 상부에 게이트 전극(170)용 금속층(170A)을 형성한다. 금속층(170A)은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 형성될 수 있다. 금속 스퍼터에 의해 금속층(170A)을 게이트 절연층(190A)의 상부에 형성할 경우, 도 5c에 도시된 오픈 영역(OA)에 금속층(170A)이 전자 빔 증착법에 의할 경우보다 더 잘 매립될 수 있다.
금속층(170A)이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있다.
이후, 도 5e를 참조하면, 금속층(170A) 위에 포토 레지스터 패턴(210)을 형성하고, 도 5f에 도시된 바와 같이, 포토 레지스터 패턴(210)을 식각 마스크로 이용하여 금속층(170A)과 게이트 절연층(190A)을 에치 백(etch back) 공정으로 식각한다.
도 6a 내지 도 6e는 금속 에칭법에 의해 의해 GaN 층(120)의 상부에 금속층(M)(170)을 형성하는 공정 단면도를 나타낸다. 여기서, 금속층(170)은 도 3의 게이트 전극(170)에 해당하고, 포토 레지스터 패턴(PR)(210)은 도 5e 및 도 5f에 도시된 포토 레지스터 패턴(210)에 해당하고, GaN 층(120)은 도 3에 도시된 에피층(120)에 각각 해당한다.
도 7은 도 5f에 예시된 바와 같이 금속층(170A)이 식각되는 과정을 설명하기 위한 국부적인 공정 단면도이다.
도 6a에 도시된 바와 같이 GaN 층(120)을 준비하고, 도 6b에 도시된 바와 같이 GaN 층(120) 위에 금속층(170A)을 형성한다. 이후, 도 6c에 도시된 바와 같이 금속층(170A) 위에 포토 레지스터 패턴(210)을 도포하고, 도 6d에 도시된 바와 같이 포토 레지스터 패턴(210)을 식각 마스크로서 이용하여 금속층(170A)을 식각한 후, 도 6e에 도시된 바와 같이 포토 레지스터 패턴(210)을 제거하여 GaN 층(120) 위에 금속층(170)을 형성한다.
도 6a 내지 도 6e에 도시된 바와 같이 리프트 오프법이 아니라 금속 에칭법에 의해 에치 백 공정으로 금속층(170)을 형성할 경우, 금속층(170)이 GaN 층(120) 위에 정확하게 적층되며, 공정의 균일도가 향상되며, 미세 패턴(sub-micro)의 구현이 가능하며, 금속층(170)이 GaN 층(120)의 상부에 정확하게 배치될 수 있다.
그러나, 패시베이션층(130) 없이 에피층(120)인 GaN층의 위에 금속층(170)을 직접 형성할 경우, 도 6d에 도시된 바와 같이 금속층(170A)을 식각할 때 GaN 층(120)이 과도 식각(overetching)될 수 있다. 이와 같이, GaN 층(120)이 과도 식각되어 플라즈마 데미지(plasma damage)를 입을 경우, 전력 반도체 소자의 항복 전압이나 누설 전류 등과 같은 특성이 달라져서 원하는 규격의 소자를 제조하기 어려울 수도 있다.
따라서, 실시예에 의하면 포토 레지스터 패턴(210)을 식각 마스크로 이용하여 금속층(170A)을 식각하는 동안 에피층(120) 대신에 제1 보호층(132B)이 도 7에 예시된 바와 같이 식각되므로, 에피층(120)이 금속층(170A)의 식각으로부터 보호될 수 있다. 만일, 제1 보호층(132B)의 두께(t1)가 100 Å보다 작다면, 금속층(170A)이 식각되는 동안 에피층(120)이 식각될 수도 있고, 두께(t1)가 2000 Å보다 크면 게이트 전극(170)의 모서리에 유기되는 전계를 날개부(172, 176)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 제1 보호층(132B)의 두께(t1)는 100 Å 내지 2000 Å 일 수 있다.
이후, 도 5g에 도시된 바와 같이 포토 레지스터 패턴(210)을 제거하여 게이트 전극(170)의 관통부(174) 및 날개부(172, 176)를 완성한다.
이후, 도 5h를 참조하면, 게이트 전극(170)의 상부와 측부 및 제1 보호층(132B) 위에 제2 보호층(134)을 형성한다. 제1 보호층(132A)과 마찬가지로 제2 보호층(134)도 MOCVD, CVD, PECVD, LP CVD, MBE, HVPE, ICPCVD 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 제1 보호층(132A)은 LP CVD에 의해 형성되고, 제2 보호층(134A)은 LP CVD 보다는 PECVD에 의해 형성될 수 있지만, 실시예는 이에 국한되지 않는다.
이후, 도 5i를 참조하면, 소스 콘텍 및 드레인 콘텍(160, 180)의 관통부(164, 184)가 형성될 부분을 노출시키는 포토 레지스터 패턴(220)을 제2 보호층(134A)의 상부에 형성한다.
이후, 도 5j에 도시된 바와 같이 포토 레지스터 패턴(220)을 식각 마스크로 이용하여 제1 및 제2 보호층(132B, 134A)을 식각하여 관통부(164, 184)가 형성될 에피층(120)의 부분을 노출시킨 후, 도 5k에 도시된 바와 같이 포토 레지스터 패턴(220)을 제거한다.
이후, 도 5l에 도시된 바와 같이, 노출된 에피층(120)을 포함하여 제2 보호층(134)의 상부에 소스 및 드레인 콘텍(152, 154)용 금속층(230)을 형성한다. 금속층(230)은 전자 빔 증착이나 금속 스퍼터를 이용하여 형성될 수 있다. 금속층(230)이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리가 실시될 수 있다. 금속층(230)은 도 5d에 도시된 금속층(170A)의 형성 방법과 동일한 방법으로 형성될 수 있다.
이후, 도 5m을 참조하면, 소스 및 드레인 콘텍(160, 180)이 형성될 부분을 덮는 포토 레지스터 패턴(240)을 금속층(230) 위에 형성한다.
이후, 도 5n을 참조하면, 포토 레지스터 패턴(240)을 식각 마스크로 이용하여 금속층(230)을 에치 백 공정으로 식각한다. 도 5f 및 도 7에 도시된 바와 같이 게이트 전극(170)을 형성하기 위해 금속층(170A)이 식각되는 동안 제1 보호층(132B)도 함께 식각되어 제1 보호층(132B)에 제거되거나 없어질 경우, 도 5n에 도시된 바와 같이 금속층(230)이 식각되는 동안 제1 보호층(132B)에 의해 에피층(120)이 보호되지 못할 수도 있다. 따라서, 실시예에 의하면, 제1 보호층(132B)의 상부에 제2 보호층(134)을 더 형성할 수 있다. 따라서, 금속층(230)을 식각하여 소스 콘텍(160)과 드레인 콘텍(180)을 형성하는 동안, 제2 보호층(134)에 의해 보다 확실하게 에피층(120)이 보호될 수 있다. 만일, 제2 보호층(134)의 두께(t2)가 1000 Å 보다 작다면, 이러한 제2 보호층(134)의 고유한 역할의 수행이 보장될 수 없을 수도 있고, 3000 Å 보다 크다면, 날개부(162, 166, 182, 186)에 의한 전계 분산의 역할이 수행될 수 없을 수도 있다. 따라서, 제2 보호층(134)의 두께(t2)는 1000 Å 내지 3000 Å 예를 들어 2000 Å일 수 있다.
이후, 도 5o에 도시된 바와 같이 포토 레지스터 패턴(240)을 제거하여 소스 및 드레인 콘텍(160, 180)을 노출시킨다.
이후, 도 5p를 참조하면, 소스 및 드레인 콘텍(160, 180)과 제2 보호층(134)의 상부에 중간 유전층(140A)을 형성한다. 패시베이션층(130) 특히, 제2 보호층(134)과 동일한 물질로 중간 유전층(140A)을 형성할 수 있지만, 실시예는 이에 국한되지 않는다.
이후, 도 5q를 참조하면, 소스 및 드레인 콘텍(160, 180)과 소스 및 드레인 패드(152, 154) 각각이 접촉될 영역의 상부를 노출시키도록, 중간 유전층(140A) 위에 포토 레지스터 패턴(250)을 형성한다.
이후, 도 5r에 도시된 바와 같이, 포토 레지스터 패턴(250)을 식각 마스크로 이용하여 중간 유전층(140A)을 식각하여 소스 및 드레인 콘텍(160, 180)의 상부면을 노출시키는 중간 유전층(140)을 형성한다. 이후, 도 5s에 도시된 바와 같이, 포토 레지스터 패턴(250)을 제거한다.
이후, 도 5t를 참조하면, 소스 및 드레인 패드층(150)을 중간 유전층(140)의 상부 및 노출된 소스 및 드레인 콘텍(160, 180) 위에 형성한다. 이후, 도 5u에 도시된 바와 같이 소스 및 드레인 패드층(150)에서 소스 및 드레인 패드(152, 154)가 배치될 영역을 덮는 포토 레지스터 패턴(260)을 소스 및 드레인 패드층(150)의 상부에 형성한다.
이후, 도 5v를 참조하면, 포토 레지스터 패턴(260)을 식각 마스크로 이용하여 소스 및 드레인 패드층(150)을 식각하여, 소스 및 드레인 패드(152, 154)를 완성한다. 이후, 포토 레지스터 패턴(260)을 제거하면, 도 3에 도시된 전력 반도체 소자(100A)가 완성된다.
도 8 내지 도 11은 다른 실시예(100B ~ 100E)에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 3의 전력 반도체 소자(100A)에서 소스 콘텍(160)의 날개부(162, 166)의 측벽, 드레인 콘텍(180)의 날개부(182, 186)의 측벽 및 게이트 전극(170)의 날개부(172, 174)의 측벽은 경사지지 않고 수직으로 형성되어 있다. 즉, 날개부(172, 176)의 측벽(171)과 날개부(172, 176)의 상부면(173)이 이루는 각도는 90°이다.
그러나, 다른 실시예에 의하면, 도 8 내지 도 11에 도시된 바와 같이, 날개부(172, 176)의 측벽(171)은 수직이 아니라 경사진 형태를 가질 수 있다. 이를 제외하면, 도 8 내지 도 11에 도시된 전력 반도체 소자(100B ~ 100E)의 각 부는 도 3에 도시된 전력 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하며, 동일한 부분에 대한 중복된 설명은 생략한다.
실시예에 의하면, 게이트 전극(170)의 날개부(172, 176)의 측벽(171)과 상부면(173)이 이루는 각도(θ1)는 도 8 또는 도 9에 도시된 바와 같이 둔각일 수도 있고 도 10 및 도 11에 도시된 바와 같이 예각일 수도 있다.
게이트 전극(170)의 날개부(172, 176)의 측벽(171)과 상부면(173)이 이루는 각도(θ1)가 둔각 또는 예각으로 경사진 것과 마찬가지로, 소스 콘텍(160)의 날개부(162, 166) 및 드레인 콘텍(180)의 날개부(182, 186)의 측벽과 상부면도 동일한 형태로 경사질 수 있다.
또한, 게이트 절연층(190)의 최외곽 측벽(192)과 상부면(193)이 이루는 각도(θ2)는 도 8 및 도 10에 도시된 같이 예각일 수도 있고, 도 9 및 도 11에 도시된 바와 같이 둔각일 수도 있다.
도 12a 및 도 12b는 오프(off) 상태의 전압이 10 볼트, 50볼트, 100볼트, 200볼트, 300볼트 및 400볼트일 때, 기존의 전력 반도체 소자의 특성을 설명하기 위한 도면이다. 도 12b는 도 12a에 도시된 전류 붕괴(current collapse)된 부분(300)의 파형을 확대 도시한 그래프이다.
도 13은 오프 상태의 전압이 10 볼트, 50볼트, 100볼트, 200볼트, 300볼트 및 400볼트일 때, 실시예에 의한 드레인 전류(Id)의 파형도를 나타낸다. 즉, 도 13은 도 12a의 부분(300)에 대응하는 본 실시예의 전력 반도체 소자의 드레인 전류(Id)의 파형도를 나타낸다.
도 12a 및 도 12b에 도시된 바와 같이, 드레인-소스 간 전압(Vds) 및 게이트-소스 간 전압(Vgs)의 레벨이 변할 때, 기존의 전력 반도체 소자의 드레인 전류(Id)는 전압(Vds, Vgs)의 급격한 변화에 추종하는 것이 아니라 붕괴(301)될 수 있다.
그러나, 실시예에 의하면, 패시베이션층(130)이 에피층(120)의 상부에 배치되어, 게이트 전극(170), 소스 및 드레인 콘텍(160, 180)을 형성하기 위한 금속 애칭시에 에피층(120)이 식각되는 것을 방지하기 때문에, 도 13에 도시된 바와 같이 전류가 붕괴되지 않음을 알 수 있다.
도 14는 기존과 실시예의 드레인-소스 간 전압(Vds)에 대한 드레인 전류(Id)의 특성을 나타내는 그래프이다.
도 14를 참조하면, 실시예에 의한 전력 반도체 소자(320)는 패시베이션층(130)을 가짐으로 인해, 기존(310)의 드레인 전류(Id)의 붕괴가 일어나는 지점(A')이 상향 지점(A)으로 이동하기 때문에, 전류 붕괴가 일어나지 않는다.
전술한 실시예에서 식각 공정을 위해 포토 리소그라피(photolithography)법을 예로 하여 설명하였으나, 실시예는 이에 국한되지 않으며 e-bem 리소그라피법 또는 nano-imprinted 리소그라피법에 의해서도 식각 공정을 수행할 수 있음은 물론이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 112: 소자 분리층
120: 에피층 122: 전이층
124: 버퍼층 124A: 채널층
126: 배리어층 130: 패시베이션
132: 제1 보호층 134: 제2 보호층
140: 중간 유전층 152: 소스 패드
154: 드레인 패드 160: 소스 콘텍
162, 166, 172, 176, 182, 186: 날개부
164, 174, 184: 관통부 170: 게이트 전극
180: 드레인 콘텍 190: 게이트 절연층
120: 에피층 122: 전이층
124: 버퍼층 124A: 채널층
126: 배리어층 130: 패시베이션
132: 제1 보호층 134: 제2 보호층
140: 중간 유전층 152: 소스 패드
154: 드레인 패드 160: 소스 콘텍
162, 166, 172, 176, 182, 186: 날개부
164, 174, 184: 관통부 170: 게이트 전극
180: 드레인 콘텍 190: 게이트 절연층
Claims (17)
- 기판;
상기 기판 위에 배치된 에피층;
상기 에피층 위에 배치된 패시베이션층;
상기 패시베이션층을 관통하여 상기 에피층 위에 배치된 게이트 전극;
상기 게이트 전극과 상기 에피층 사이에 배치된 게이트 절연층; 및
상기 패시베이션층을 관통하여 상기 에피층과 접하며, 상기 게이트 전극으로부터 이격되어 배치된 소스 콘텍 및 드레인 콘텍을 포함하고,
상기 게이트 전극, 상기 드레인 콘텍 및 상기 소스 콘텍 각각은
상기 패시베이션층을 관통하는 관통부; 및
상기 관통부로부터 연장되어 상기 패시베이션층 위에 배치되며 상기 에피층과 대향하는 날개부를 포함하고,
상기 날개부의 측벽은 상기 날개부의 상부면을 기준으로 제1 각도로 경사진 단면 형상을 갖고,
상기 게이트 절연층의 측벽은 상기 게이트 절연층의 상부면을 기준으로 제1 각도와 다른 제2 각도로 경사진 단면 형상을 갖는 전력 반도체 소자. - 삭제
- 제1 항에 있어서, 상기 관통부는 상기 패시베이션층을 경사지게 관통하는 전력 반도체 소자.
- 삭제
- 삭제
- 제1 항에 있어서, 상기 패시베이션층은
상기 에피층 위에 배치된 제1 보호층; 및
상기 제1 보호층 위에 배치된 제2 보호층을 포함하는 전력 반도체 소자. - 제6 항에 있어서, 상기 소스 콘텍 및 상기 드레인 콘텍은 상기 제1 및 제2 보호층을 관통하고,
상기 게이트 전극은 상기 제1 보호층을 관통하고, 상기 제2 보호층은 상기 게이트 전극의 상부 및 측부를 감싸는 전력 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 제1 항에 있어서, 상기 게이트 전극, 상기 소스 콘텍 및 상기 드레인 콘텍을 덮으면서 상기 패시베이션층 위에 배치된 중간 유전층을 더 포함하는 전력 반도체 소자.
- 제12 항에 있어서, 상기 중간 유전층을 관통하여 상기 소스 콘텍 및 상기 드레인 콘텍과 각각 연결되는 소스 패드 및 드레인 패드를 더 포함하는 전력 반도체 소자.
- 제1 항에 있어서, 상기 기판 위에 배치된 소자 분리층을 더 포함하는 전력 반도체 소자.
- 제14 항에 있어서, 상기 소자 분리층은 상기 에피층에 이온이 주입된 이온 주입층을 포함하는 전력 반도체 소자.
- 제1 항에 있어서, 상기 소스 콘텍과 상기 드레인 콘텍은 상기 게이트 전극과 동일한 단면 형상을 갖는 전력 반도체 소자.
- 제1 항에 있어서, 상기 소스 콘텍 및 상기 드레인 콘텍 각각의 날개부의 두께는 상기 게이트 전극의 날개부의 두께보다 작은 전력 반도체 소자.
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