JP2011238700A - 化合物半導体装置の製造方法及び化合物半導体装置 - Google Patents
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Abstract
【解決手段】AlGaN/GaN・HEMTを製造する際に、化合物半導体層上に保護絶縁膜8を形成し、保護絶縁膜8に開口を形成し、開口を埋め込む導電材料を保護絶縁膜8上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極15(又はソース電極45及びドレイン46)を形成し、その後、保護絶縁膜8上に保護絶縁膜16を形成し、保護絶縁膜8,16に開口を形成し、開口を埋め込む導電材料を保護絶縁膜16上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極22及びドレイン23(又はゲート電極53)を形成する。
【選択図】図8
Description
本実施形態では、AlGaN/GaN・HEMTにおいて、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示する。
図1〜図8は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
バッファ層2がAlN層、電子走行層3がインテンショナリーアンドープGaN(i−GaN)層、電子供給層4がn−AlGaN層、キャップ層5がn−GaN層である。
SiC基板1の代わりにシリコン基板を用いても良い。また、バッファ層2をAlN及びGaNの多重積層膜としたり、下方(SiC基板1側)から上方にかけてAlNからAlGaNとなるようにGaの濃度勾配を付与しても良い。また、電子供給層4をインテンショナリーアンドープAlGaN(i−AlGaN)層としても良い。
SiC基板1上に、AlN、i−GaN、n−AlGaN、n−GaNを順次堆積し、バッファ層2、電子走行層3、電子供給層4、及びキャップ層5を積層形成する。バッファ層2は膜厚2μm程度とする。電子走行層3は膜厚1μm〜3μm、ここでは3μm程度とする。電子供給層4は膜厚5nm〜40nm程度、ここでは40nm程度で例えばAl比率0.2とする。キャップ層5は膜厚0.1nm〜5nm程度、ここでは2nm程度に形成する。
詳細には、キャップ層5上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ層5上の素子活性領域を覆い素子分離領域を露出するレジストマスク6が形成される。
詳細には、レジストマスク6を用い、キャップ層5、電子供給層4、電子走行層3、バッファ層2、及びSiC基板1(の上層部分)の素子活性領域に所定の元素、ここではArをイオン注入する。イオン注入は、加速エネルギーが例えば100eV程度、ドーズ量が例えば1.0×1013/cm2程度の条件で行う。このイオン注入により素子分離構造7が形成される。素子分離構造7では、AlN、GaN、AlGaNの結晶構造が破壊されて当該部位の2DEGが消失し、絶縁領域とされる。
その後、レジストマスク6を灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、SiC基板1の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚20nm〜500nm程度、ここでは300nm程度に堆積する。これにより、第1の保護絶縁膜8が形成される。第1の保護絶縁膜8は、プラズマCVD法の代わりに熱CVD法又は原子層堆積(Atomic Layer Deposition:ALD)法で形成しても良い。また、第1の保護絶縁膜8をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
詳細には、先ず、第1の保護絶縁膜8上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第1の保護絶縁膜8上のゲート電極の形成予定部位を露出する開口9aを有するレジストマスク9が形成される。
その後、レジストマスク9を灰化処理等により除去する。
詳細には、先ず、開口10の内壁面を覆うように、第1の保護絶縁膜8上にゲート絶縁膜11及び高仕事関数膜12を順次形成する。
ゲート絶縁膜11を形成した後に、例えば温度550℃で60秒間程度の熱処理を行っても良い。
詳細には、導電材料13上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料13上のゲート電極の形成予定部位を覆うレジストマスク14が形成される。
レジストマスク14を用いて、導電材料13、高仕事関数膜12、及びゲート絶縁膜11をドライエッチングする。これにより、開口10をゲート絶縁膜11及び高仕事関数膜12を介して導電材料13で埋め込み、第1の保護絶縁膜8上に突出するゲート電極15が形成される。ここで、導電材料13及び高仕事関数膜12をドライエッチングし、第1の保護絶縁膜8上にゲート絶縁膜11を残すようにしても良い。
その後、レジストマスク14を灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、ゲート電極15を覆うように、第1の保護絶縁膜8上の全面に絶縁膜、例えばシリコン酸化膜を膜厚300nm程度に堆積する。これにより、第2の保護絶縁膜16が形成される。ここで、ゲート電極15の突出部分に起因して第2の保護絶縁膜16のゲート電極15上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨(Chemical-Mechanical Polishing:CMP)法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚500nm〜1000nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、第2の保護絶縁膜16を形成する。図4(b)には、CMP法で表面平坦化された第2の保護絶縁膜16を示す。
また、第2の保護絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第2の保護絶縁膜を形成するようにしても良い。
詳細には、先ず、第2の保護絶縁膜16上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口17a,17bを有するレジストマスク17が形成される。
その後、レジストマスク17を灰化処理等により除去する。
詳細には、先ず、開口20a,20bの内壁面を覆うように、第2の保護絶縁膜16上に低仕事関数膜18を下地導電膜として形成する。「低仕事関数膜」とは、仕事関数が4.5eV未満の導電材料からなる膜を言う。低仕事関数膜18としては、Al,Ti,メタルリッチのTiN,Ta,メタルリッチのTaN,Zr,メタルリッチのTaC,NiSi2,Agから選ばれた1種を膜厚1nm〜100nm程度に堆積する。「メタルリッチのTiN」とは、Nの組成比よりもTiの組成比が大きいTiNを言う。「メタルリッチのTaN」とは、Nの組成比よりもTaの組成比が大きいTaNを言う。「メタルリッチのTaC」とは、Cの組成比よりもTaの組成比が大きいTaCを言う。ここでは、例えばTa膜をPVD法等により、例えばDCパワーを1kW〜10kWで膜厚10nm程度に堆積し、低仕事関数膜18を形成する。低仕事関数膜18を形成することにより、ゲート電極の直下における電子供給層4とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
詳細には、導電材料19上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料19上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク21が形成される。
詳細には、レジストマスク21を用いて、導電材料19及び低仕事関数膜18をドライエッチングする。これにより、開口20a,20bを低仕事関数膜18を介して導電材料19で埋め込み、第2の保護絶縁膜16上に突出するソース電極22及びドレイン電極23が形成される。
その後、レジストマスク21を灰化処理等により除去する。
この熱処理により、図7(a)に示すように、低仕事関数膜18のTaと導電材料19のAlとが反応し、低仕事関数膜18がTaAl3膜18aとなる。
図9に、熱処理による当該反応の詳細を示す。この熱処理により、開口20a,20bの底面、即ち電子供給膜4のソース電極22及びドレイン電極23の直下の部分には、TaAl3膜18aの微少なスパイク18bが生じる。これにより、ソース電極22及びドレイン電極23の電子供給層4とのコンタクト抵抗が低減する。また、Alの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
詳細には、例えばプラズマCVD法により、ソース電極22及びドレイン電極23を覆うように、第2の保護絶縁膜16上の全面に絶縁膜、例えばシリコン酸化膜を膜厚1000nm程度に堆積する。これにより、層間絶縁膜24が形成される。ここで、ソース電極22及びドレイン電極23の突出部分に起因して第2の保護絶縁膜16のソース電極22及びドレイン電極23上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨CMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚1000nm〜1500nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、層間絶縁膜24を形成する。図7(b)には、CMP法で表面平坦化された層間絶縁膜24を示す。
また、層間絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
詳細には、先ず、リソグラフィー及びドライエッチングにより第2の保護絶縁膜16及び第1の保護絶縁膜8を加工する。これにより、ゲート電極15、ソース電極22、及びドレイン電極23の各々の表面の一部を露出する開口25a,25b,25cが形成される。
また本実施形態では、ゲート電極15をソース電極22及びドレイン電極23よりも先に形成するため、ゲート電極15を低く、即ち低アスペクト比に形成することができる。この場合、ゲート電極15が埋設形成される開口10の形成時のドライエッチングを、電子供給層4にダメージを与えることなく高精度に行うことができる。
以下、第1の実施形態の変形例について説明する。本例では、第1の実施形態と同様にAlGaN/GaN・HEMTの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第1の実施形態と相違する。なお、第1の実施形態と同様の構成部材等については、同符号を付する。
図10は、第1の実施形態の変形例によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
詳細には、先ず、開口10の内壁面を覆うように、第1の保護絶縁膜8上にゲート絶縁膜31、高仕事関数膜32、及びバリア膜33を順次形成する。
バリア膜33としては、例えばTaN膜をPVD法又はALD法等により、例えば膜厚0.1nm〜50nm程度に堆積する。
なお、バリア膜33を形成せずに、高仕事関数膜32をバリア膜33と同様に窒素リッチのTaNで形成(即ち、高仕事関数膜32をバリア膜を兼ねるように形成)し、高仕事関数膜32と接するように導電材料13を堆積しても良い。
図4(a)の工程では、レジストマスク14を用いて、導電材料13、バリア膜33、及び高仕事関数膜32をドライエッチングし、ゲート電極15を形成する。ここでは、ゲート絶縁膜31をエッチングせずに第1の保護絶縁膜8上に残す場合を例示するが、ゲート絶縁膜31もエッチングするようにしても良い。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるAlGaN/GaN・HEMTを形成する。
(実験1)
所定のブランケット基板上に熱酸化膜(シリコン酸化膜)を成膜し、熱酸化膜上にTa膜を膜厚10nm程度に、続いてTa膜上にAl膜を膜厚300nm程度に成膜して、試料を作製した。この試料を用いて、熱処理温度を適宜に振ってX線解析(X-Ray Diffraction spectroscopy:XRD)測定を行った。その結果を図11に示す。熱処理温度が550℃でTaAl3のピークが生じていることが判る。この実験により、550℃〜650℃の温度で熱処理することにより、TaとAlとが相互拡散してTaAl3膜が生成されることが確認された。
実験1の図11におけるTaAl3<101>のピーク強度と熱処理温度の関係について調べた。その結果を図12に示す。熱処理温度が550℃以上でTaAl3<101>のピーク強度が著しく増加していることが判る。この実験により、コンタクト部であるソース電極22ドレイン電極に熱処理を加える場合、熱処理温度は550℃以上が望ましいことが確認された。
実験1と同様に作製した試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図13に示す。熱処理によりシート抵抗が上昇していることが判る。この実験により、熱処理でTaとAlとが相互拡散して混ざり合うことが確認された。
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にTa膜、TaN膜、Ta2N(メタルリッチ)膜、TiN膜をそれぞれ成膜した、更に、Ta膜、TaN膜、Ta2N、TiN膜上にそれぞれAl膜を膜厚300nm程度に成膜して、各試料を作製した。各試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図14に示す。熱処理によるシート抵抗の上昇に試料依存が確認された。Ta,TaN,TiNの仕事関数は4.3eV,4.6eV,4.8eVである。図14により、最も仕事関数の高いTiNが最もシート抵抗の上昇が高く、Alと相互拡散し易いことが判る。
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にTaN膜を成膜条件を振って成膜した。各試料におけるTaN膜は、成膜時間3秒間、N2の分圧(N2/Ar+N2)を60%に固定し、PVD法によるDCパワーを振って成膜したものである。更に、各TaN膜上にそれぞれAl膜を膜厚300nm程度に成膜して、各試料を作製した。各試料を用いて、温度600℃で熱処理してシート抵抗の測定を行った。その結果を図15に示す。TaN膜を成膜する際に、PVD法によるDCパワーを低くするほど、TaN膜は窒素リッチとなることが一般的に知られている。この実験においても、低DCパワー側で窒素リッチなTaN膜となった。実験結果より、TaN膜が窒素リッチであるほど、抵抗値が低く、Al中の不純物が少ないことが判る。このことは、TaN膜は、窒素リッチの方がAlとの反応を抑制する、いわゆるAlバリア性が高いことを意味している。
ブランケット基板上に熱酸化膜を成膜し、熱酸化膜上にTiN膜及び窒素リッチのTaN膜を順次成膜した、更に、このTaN膜上にAl膜を膜厚300nm程度に成膜して試料を作製した。参考試料として、各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にTiN膜、TaN膜、TaN膜+窒素リッチのTaN膜をそれぞれ成膜し、これらの上に膜厚300nm程度のAl膜を成膜した。窒素リッチのTaN膜は、N2の分圧(N2/Ar+N2)を60%に固定し、PVD法によるDCパワーを1kWの低パワーで膜厚1nm程度に成膜したものであり、窒素含有率が極めて高い。これらの試料に温度600℃で熱処理し、試料及び各参考試料についてシート抵抗の測定を行った。その結果を図16に示す。TiN膜とAl膜との間に窒素リッチのTaN膜を形成した当該試料が低いシート抵抗値を示しており、窒素リッチのTaN膜がTiN膜とAl膜との混合を防止していることが判る。この実験により、窒素リッチのTaN膜がAlバリア性に優れており、Alバリア膜に好適であることが確認された。
本実施形態では、AlGaN/GaN・HEMTにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第1の実施形態と同様の構成部材等については、同符号を付する。
図17〜図23は、第2の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
続いて、図17(a)に示すように、第1の保護絶縁膜8上にレジストマスク41を形成する。
詳細には、第1の保護絶縁膜8上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第1の保護絶縁膜8上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口41a,41bを有するレジストマスク41が形成される。
詳細には、レジストマスク17を用い、第2の保護絶縁膜16、第1の保護絶縁膜8、及びキャップ膜5をドライエッチングして開口40a,40bを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばCHF3、CF3、及びArの混合ガスを用い、圧力を1.7Torr、RFパワーを例えば650Wの条件で行う。このドライエッチングにより、キャップ膜5及び第1の保護絶縁膜8には、電子供給層4の表面の一部を露出する開口40a,40bが形成される。電子供給層4の当該露出部位が、ソース電極及びドレイン電極の形成予定部位となる。ここで、電子供給層4の表面の一部を確実に露出するべく、図示のように、電子供給層4の表層までエッチングする(当該表層に浅いリセスを形成する)ようにしても良い。
その後、レジストマスク41を灰化処理等により除去する。
詳細には、先ず、開口40a,40bの内壁面を覆うように、第1の保護絶縁膜8上に低仕事関数膜42を下地導電膜として形成する。低仕事関数膜42としては、Al,Ti,メタルリッチのTiN,Ta,メタルリッチのTaN,Zr,メタルリッチのTaC,NiSi2,Agから選ばれた1種を膜厚1nm〜100nm程度に堆積する。ここでは、例えばTa膜をPVD法等により、例えばDCパワーを1kW〜10kWで膜厚10nm程度に堆積し、低仕事関数膜42を形成する。低仕事関数膜42を形成することにより、ゲート電極の直下における電子供給層4とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
詳細には、導電材料43上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料43上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク44が形成される。
詳細には、レジストマスク44を用いて、導電材料43及び低仕事関数膜42をドライエッチングする。ここで、ソース電極及びドレイン電極を確実に分離するべく、図示のように、第1の保護絶縁膜8の表層までエッチングするようにしても良い。このドライエッチングにより、開口40a,40bを低仕事関数膜42を介して導電材料43で埋め込み、第1の保護絶縁膜8上に突出するソース電極45及びドレイン電極46が形成される。
その後、レジストマスク44を灰化処理等により除去する。
この熱処理により、図19(b)に示すように、低仕事関数膜42のTaと導電材料43のAlとが反応し、低仕事関数膜42がTaAl3膜42aとなる。この熱処理により、開口20a,20bの底面、即ち電子供給膜4のソース電極45及びドレイン電極46の直下の部分には、TaAl3膜42aの微少なスパイクが生じる。これにより、ソース電極45及びドレイン電極46の電子供給層4とのコンタクト抵抗が低減する。また、Alの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
詳細には、例えばプラズマCVD法により、ソース電極45及びドレイン電極46を覆うように、第1の保護絶縁膜8上の全面に絶縁膜、例えばシリコン酸化膜を膜厚300nm程度に堆積する。これにより、第2の保護絶縁膜16が形成される。ここで、ソース電極45及びドレイン電極46の突出部分に起因して第2の保護絶縁膜16のゲート電極15上の部位には段差が形成される。この段差を除去すべく、例えばCMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚500nm〜1000nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、第2の保護絶縁膜16を形成する。図20(a)には、CMP法で表面平坦化された第2の保護絶縁膜16を示す。
また、第2の保護絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第2の保護絶縁膜を形成するようにしても良い。
詳細には、第2の保護絶縁膜16上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上のゲート電極の形成予定部位を露出する開口47aを有するレジストマスク47が形成される。
その後、レジストマスク47を灰化処理等により除去する。
詳細には、先ず、開口50の内壁面を覆うように、第2の保護絶縁膜16上にゲート絶縁膜48及び高仕事関数膜49を順次形成する。
詳細には、導電材料51上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料51上のゲート電極の形成予定部位を覆うレジストマスク52が形成される。
レジストマスク52を用いて、導電材料51、高仕事関数膜49、及びゲート絶縁膜48をドライエッチングする。これにより、開口50をゲート絶縁膜48及び高仕事関数膜49を介して導電材料51で埋め込み、第2の保護絶縁膜16上に突出するゲート電極53が形成される。ここで、導電材料51及び高仕事関数膜49をドライエッチングし、第2の保護絶縁膜16上にゲート絶縁膜48を残すようにしても良い。
その後、レジストマスク52を灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、ゲート電極53を覆うように、第2の保護絶縁膜16上の全面に絶縁膜、例えばシリコン酸化膜を膜厚1000nm程度に堆積する。これにより、層間絶縁膜24が形成される。ここで、ゲート電極53の突出部分に起因して第2の保護絶縁膜16のゲート電極53上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨CMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚1000nm〜1500nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、層間絶縁膜24を形成する。図23(a)には、CMP法で表面平坦化された層間絶縁膜24を示す。
また、層間絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
詳細には、先ず、リソグラフィー及びドライエッチングにより第2の保護絶縁膜16及び第1の保護絶縁膜8を加工する。これにより、ゲート電極53、ソース電極45、及びドレイン電極46の各々の表面の一部を露出する開口54a,54b,54cが形成される。
本実施形態では、第1の実施形態と同様に、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示するが、ゲート電極、ソース電極、及びドレイン電極の形成時のエッチングに特徴を有する。なお、第1の実施形態と同様の構成部材等については、同符号を付する。
図24〜図34は、第3の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
続いて、図24(a)に示すように、キャップ膜5に開口60a,60b,60cを形成する。
詳細には、先ず、キャップ膜5上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ膜5上のゲート電極、ソース電極、及びドレイン電極の領形成予定部位を露出する開口61a,61b,61cを有するレジストマスク61が形成される。
その後、レジストマスク61を灰化処理等により除去する。
詳細には、リソグラフィーによりキャップ層5上の素子活性領域を覆い素子分離領域を露出するレジストマスクを形成する。このレジストマスクを用い、キャップ層5、電子供給層4、電子走行層3、バッファ層2、及びSiC基板1(の上層部分)の素子活性領域に不純物、ここではArをイオン注入する。イオン注入は、加速エネルギーが例えば100eV程度、ドーズ量が例えば1.0×1013/cm2程度の条件で行う。このイオン注入により素子分離構造7が形成される。素子分離構造7では、AlN、GaN、AlGaNの結晶構造が破壊されて当該部位の2DEGが消失し、絶縁領域とされる。
その後、上記のレジストマスクを灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、SiC基板1の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚20nm〜500nm程度、ここでは300nm程度に堆積する。これにより、第1の保護絶縁膜8が形成される。第1の保護絶縁膜8は、プラズマCVD法の代わりに熱CVD法又はALD法で形成しても良い。また、第1の保護絶縁膜8をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
詳細には、第1の保護絶縁膜8上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第1の保護絶縁膜8上のゲート電極の形成予定部位を露出する開口62aを有するレジストマスク62が形成される。
上述したように、AlGaN/GaN・HEMT等の化合物半導体装置では、電子供給層4がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても2DEGが発生しないため、特別な配慮を要する。本実施形態では、第1の保護絶縁膜8をエッチングする際にも電子供給層4への物理的ダメージを抑止すべく、レジストマスク62を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
平行平板型エッチング法では、基板温度を25℃〜200℃程度で、CF4、SF6、CHF3のうちのいずれか1種のガス又はフッ素を含むガスの雰囲気中において、圧力を10mTorr〜2Torr、RFパワーを10W〜400Wの条件でエッチングする。
ECRエッチング法では、基板温度を25℃〜200℃程度で、CF4、SF6、CHF3のうちのいずれか1種のガス又はフッ素を含むガスの雰囲気中において、圧力を1mTorr〜1Torr、RFパワーを5W〜80Wの条件でエッチングする。
ICPエッチング法では、基板温度を25℃〜200℃程度で、CF4、SF6、CHF3のうちのいずれか1種のガス又はフッ素を含むガスの雰囲気中において、圧力を1mTorr〜50mTorr、バイアスパワーを5W〜80Wの条件でエッチングする。
ダウンフローエッチング法では、基板温度を25℃〜200℃程度で、CF4、SF6のうちのいずれか1種のガス又はフッ素を含むガスの雰囲気中において、圧力を300mTorr〜3Torr、パワーを100W〜1500Wの条件でエッチングする。
その後、レジストマスク62を灰化処理等により除去する。
詳細には、開口8a,60aの内壁面を覆うように、第1の保護絶縁膜8上にゲート絶縁膜63及び高仕事関数膜64を順次形成する。
ゲート絶縁膜63を形成した後に、例えば温度550℃で60秒間程度の熱処理を行っても良い。
詳細には、ゲート絶縁膜63及び高仕事関数膜64を介して開口8a,60aを埋め込むように、高仕事関数膜64上の全面に導電材料65、例えばPVD法によりAlを20nm〜500nm程度、ここでは400nm程度の厚みに堆積する。
詳細には、導電材料65上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料65上のゲート電極の形成予定部位を覆うレジストマスク66が形成される。
レジストマスク66を用いて、導電材料65、高仕事関数膜64、及びゲート絶縁膜63をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第1の保護絶縁膜8の表層までエッチングするようにしても良い。このドライエッチングにより、開口8a,60aをゲート絶縁膜63及び高仕事関数膜64を介して導電材料65で埋め込み、第1の保護絶縁膜8上に突出するゲート電極67が形成される。
その後、レジストマスク66を灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、ゲート電極67を覆うように、第1の保護絶縁膜8上の全面に絶縁膜、例えばシリコン酸化膜を膜厚300nm程度に堆積する。これにより、第2の保護絶縁膜16が形成される。ここで、ゲート電極67の突出部分に起因して第2の保護絶縁膜16のゲート電極67上の部位には段差が形成される。この段差を除去すべく、例えばCMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚500nm〜1000nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、第2の保護絶縁膜16を形成する。図29(a)には、CMP法で表面平坦化された第2の保護絶縁膜16を示す。
また、第2の保護絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第2の保護絶縁膜を形成するようにしても良い。
詳細には、第2の保護絶縁膜16上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口68a,68bを有するレジストマスク68が形成される。
先ず、図30(a)に示すように、第2の保護絶縁膜16の表面から第1の保護絶縁膜8の途中まで、一対の開口69a,69bを形成する。
詳細には、レジストマスク68を用い、第2の保護絶縁膜16の表面から第1の保護絶縁膜8の途中までドライエッチングして開口69a,69bを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばCHF3、CF3、及びArの混合ガスを用い、圧力を1.7Torr、RFパワーを例えば650Wの条件で、第1の保護絶縁膜8の途中で停止するように行う。このドライエッチングにより、第1の保護絶縁膜8を底部に残し、第2の保護絶縁膜16を穿って第1の保護絶縁膜8の途中までエッチングされた開口69a,69bが形成される。
その後、レジストマスク69を灰化処理等により除去する。
詳細には、第2の保護絶縁膜16上の全面に開口69a,69b内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上と、開口69a,69bの内壁側面とをレジストで覆い、開口69a,69b内に開口69a,69bよりも小径(幅狭)の一対の開口70a,70bを有するレジストパターン70が形成される。
上述したように、AlGaN/GaN・HEMT等の化合物半導体装置では、電子供給層4がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても2DEGが発生しないため、特別な考慮を要する。本実施形態では、第1の保護絶縁膜8をエッチングする際にも電子供給層4への物理的ダメージを抑止すべく、レジストマスク70を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
ドライエッチングを行う場合には、図26(b)を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
その後、レジストマスク70を灰化処理等により除去する。
詳細には、先ず、開口60b,71a,69aが一体となった開口(開口Aと言う)の内壁面と、開口60c,71b,69bが一体となった開口(開口Bと言う)の内壁面とを覆うように、第2の保護絶縁膜16上に低仕事関数膜72を下地導電膜として形成する。低仕事関数膜72としては、Al,Ti,メタルリッチのTiN,Ta,メタルリッチのTaN,Zr,メタルリッチのTaC,NiSi2,Agから選ばれた1種を膜厚1nm〜100nm程度に堆積する。ここでは、例えばTa膜をPVD法等により、例えばDCパワーを1kW〜10kWで膜厚10nm程度に堆積し、低仕事関数膜72を形成する。低仕事関数膜72を形成することにより、ゲート電極の直下における電子供給層4とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
詳細には、導電材料73上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料73上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク74が形成される。
詳細には、レジストマスク74を用いて、導電材料73及び低仕事関数膜72をドライエッチングする。これにより、上記の開口A,Bを低仕事関数膜72を介して導電材料73で埋め込み、第2の保護絶縁膜16上に突出するソース電極75及びドレイン電極76が形成される。
その後、レジストマスク74を灰化処理等により除去する。
この熱処理により、図33(a)に示すように、低仕事関数膜72のTaと導電材料73のAlとが反応し、低仕事関数膜72がTaAl3膜72aとなる。この熱処理により、開口A,Bの底面、即ち電子供給膜4のソース電極75及びドレイン電極76の直下の部分には、TaAl3膜72aの微少なスパイクが生じる。これにより、ソース電極75及びドレイン電極76の電子供給層4とのコンタクト抵抗が低減する。また、Alの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
詳細には、例えばプラズマCVD法により、ソース電極75及びドレイン電極76を覆うように、第2の保護絶縁膜16上の全面に絶縁膜、例えばシリコン酸化膜を膜厚1000nm程度に堆積する。これにより、層間絶縁膜24が形成される。ここで、ソース電極75及びドレイン電極76の突出部分に起因して第2の保護絶縁膜16のソース電極75及びドレイン電極76上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨CMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚1000nm〜1500nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、層間絶縁膜24を形成する。図33(b)には、CMP法で表面平坦化された層間絶縁膜24を示す。
また、層間絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
詳細には、先ず、リソグラフィー及びドライエッチングにより第2の保護絶縁膜16及び第1の保護絶縁膜8を加工する。これにより、ゲート電極67、ソース電極75、及びドレイン電極76の各々の表面の一部を露出する開口76a,76b,76cが形成される。
(実験1)
所定のブランケット基板、ここでは図35(b)に示す構造体(図1(a)の構造体)に対してプラズマダメージを与え、熱処理(RTA処理)を加えて試料を作製した。熱処理は温度を700℃、800℃としてそれぞれ行った。試料上には、図示のように、水銀(Hg)電極を適宜付与した。この試料を用いて、2DEGの評価を行った。その結果を図35に示す。2DEGの評価は、Hg電極を用いたC−V測定により行った。試料表面の周辺を0V一定としてC−V特性を測定すると中心電極が0Vでは容量を有する。更に負の電圧を加えてゆくと、ある電圧値で容量を有しなくなる。一般に、この時の電圧値をVpと呼び、物理的ダメージによって2DEGが消滅すると0V側へシフトする。即ち、700℃、800℃の熱処理により、一端消滅した2DEGが回復することが確認された。700℃で熱処理を行った試料よりも、800℃で熱処理を行った試料の方が回復の度合いが高いことが判る。
図1(a)の構造体に幅(有効領域間の距離)が2μmの素子分離構造(図25(a)の素子分離構造7と同様のもの)を形成し、素子分離構造を挟んで構造体上に図34のソース電極75及びドレイン電極76を形成して、試料を作製した。この試料を用いて、コンタクト電圧として10Vを印加したときの電流値を測定した。その結果を図36に示す。図36で横軸の熱処理(RTA)温度は、ソース電極75及びドレイン電極76の形成時の熱処理温度を示している。これは、熱処理による電子供給層4の結晶回復が微量ではあるが開始されていることを意味している。このことから、図24(b)で説明したダメージ回復の熱処理は、素子分離構造7の形成工程の前に行う方が良いことが判る。
本実施形態により、実際に製造したコンタクト抵抗の測定用パターンの電気特性を測定した。その結果を図37に示す。100個の電極のチェーンとし、チェーン抵抗値を電極の個数で割った値を縦軸とする。図37では、ソース及びドレイン電極の形成時における熱処理による温度依存性が見られる。ソース及びドレイン電極の形成時の温度が高いほど、コンタクト抵抗が低いことが判る。本実施形態により、好適な低コンタクト抵抗値が得られることが確認された。
以下、第3の実施形態の変形例について説明する。本例では、第3の実施形態と同様にAlGaN/GaN・HEMTの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第3の実施形態と相違する。なお、第3の実施形態と同様の構成部材等については、同符号を付する。
図38は、第3の実施形態の変形例によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
続いて、図38(a)に示すように、ゲート絶縁膜81、高仕事関数膜82、及びバリア膜83を順次形成する。その後、図27(b)と同様の工程では、バリア膜83と接するように導電材料65を堆積する。
詳細には、先ず、開口8a,60aの内壁面を覆うように、第1の保護絶縁膜8上にゲート絶縁膜81、高仕事関数膜82、及びバリア膜83を順次形成する。
バリア膜83としては、例えばTaN膜をPVD法又はALD法等により、例えば膜厚0.1nm〜50nm程度に堆積する。
なお、バリア膜83を形成せずに、高仕事関数膜82をバリア膜83と同様に窒素リッチのTaNで形成(即ち、高仕事関数膜82をバリア膜を兼ねるように形成)し、高仕事関数膜82と接するように導電材料65を堆積しても良い。
ここで、図28(b)の工程では、レジストマスク66を用いて、導電材料65、バリア膜83、高仕事関数膜82、ゲート絶縁膜81をドライエッチングし、ゲート電極67を形成する。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるAlGaN/GaN・HEMTを形成する。
本実施形態では、AlGaN/GaN・HEMTにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第3の実施形態と同様の構成部材等については、同符号を付する。
図39〜図46は、第4の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
続いて、図39(a)に示すように、第1の保護絶縁膜8上にレジストマスク91を形成する。
詳細には、第1の保護絶縁膜8上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第1の保護絶縁膜8上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口91a,91bを有するレジストマスク91が形成される。
ダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
ドライエッチングを行う場合には、第3の実施形態における図26(b)を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
その後、レジストマスク91を灰化処理等により除去する。
詳細には、先ず、開口8b,60bの内壁面と、開口8c,60cが一体となった開口の内壁面とを覆うように、第2の保護絶縁膜16上に低仕事関数膜92を下地導電膜として形成する。低仕事関数膜92としては、Al,Ti,メタルリッチのTiN,Ta,メタルリッチのTaN,Zr,メタルリッチのTaC,NiSi2,Agから選ばれた1種を膜厚1nm〜100nm程度に堆積する。ここでは、例えばTa膜をPVD法等により、例えばDCパワーを1kW〜10kWで膜厚10nm程度に堆積し、低仕事関数膜92を形成する。低仕事関数膜92を形成することにより、ゲート電極の直下における電子供給層4とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
詳細には、導電材料93上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料93上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク94が形成される。
詳細には、レジストマスク94を用いて、導電材料93及び低仕事関数膜92をドライエッチングする。これにより、開口8b,60b及び開口8c,60cを低仕事関数膜92を介して導電材料93で埋め込み、第2の保護絶縁膜16上に突出するソース電極95及びドレイン電極96が形成される。
その後、レジストマスク94を灰化処理等により除去する。
この熱処理により、図41(b)に示すように、低仕事関数膜92のTaと導電材料93のAlとが反応し、低仕事関数膜92がTaAl3膜92aとなる。この熱処理により、開口8b,60b及び開口8c,60cの底面、即ち電子供給膜4のソース電極95及びドレイン電極96の直下の部分には、TaAl3膜92aの微少なスパイクが生じる。これにより、ソース電極95及びドレイン電極96の電子供給層4とのコンタクト抵抗が低減する。また、Alの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
詳細には、例えばプラズマCVD法により、ソース電極95及びドレイン電極96を覆うように、第1の保護絶縁膜8上の全面に絶縁膜、例えばシリコン酸化膜を膜厚300nm程度に堆積する。これにより、第2の保護絶縁膜16が形成される。ここで、ソース電極95及びドレイン電極96の突出部分に起因して第2の保護絶縁膜16のソース電極95及びドレイン電極96上の部位には段差が形成される。この段差を除去すべく、例えばCMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚500nm〜1000nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、第2の保護絶縁膜16を形成する。図42(a)には、CMP法で表面平坦化された第2の保護絶縁膜16を示す。
また、第2の保護絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第2の保護絶縁膜を形成するようにしても良い。
詳細には、第2の保護絶縁膜16上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上のゲート電極の形成予定部位を露出する開口110aを有するレジストマスク110が形成される。
先ず、図43(a)に示すように、第2の保護絶縁膜16の表面から第1の保護絶縁膜8の途中まで、開口90を形成する。ここでは、第1の保護絶縁膜8の表面まで開口90を形成する場合を例示する。
詳細には、レジストマスク110を用い、第2の保護絶縁膜16の表面から第1の保護絶縁膜8の表面までドライエッチングして開口90を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばCHF3、CF3、及びArの混合ガスを用い、圧力を1.7Torr、RFパワーを例えば650Wの条件で、第1の保護絶縁膜8の表面で停止するように行う。このドライエッチングにより、第1の保護絶縁膜8を底部に残し、第2の保護絶縁膜16を穿って第1の保護絶縁膜8の表面までエッチングされた開口90が形成される。
その後、レジストマスク110を灰化処理等により除去する。
詳細には、第2の保護絶縁膜16上の全面に開口90内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第2の保護絶縁膜16上と、開口90の内壁側面とをレジストで覆い、開口90内に開口90よりも小径(幅狭)の開口97aを有するレジストパターン97が形成される。
ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
ドライエッチングを行う場合には、第3の実施形態における図26(b)を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
その後、レジストマスク97を灰化処理等により除去する。
詳細には、開口60a,90,98が一体となった開口(開口Cと言う。)の内壁面を覆うように、第2の保護絶縁膜16上にゲート絶縁膜99及び高仕事関数膜101を順次形成する。
ゲート絶縁膜99を形成した後に、例えば温度550℃で60秒間程度の熱処理を行っても良い。
詳細には、ゲート絶縁膜99及び高仕事関数膜101を介して上記の開口Cを埋め込むように、高仕事関数膜101上の全面に導電材料102、例えばPVD法によりAlを20nm〜500nm程度、ここでは400nm程度の厚みに堆積する。
詳細には、導電材料102上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料102上のゲート電極の形成予定部位を覆うレジストマスク100が形成される。
レジストマスク100を用いて、導電材料102、高仕事関数膜101、及びゲート絶縁膜99をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第2の保護絶縁膜16の表層までエッチングするようにしても良い。このドライエッチングにより、上記の開口Cをゲート絶縁膜99及び高仕事関数膜101を介して導電材料102で埋め込み、第2の保護絶縁膜16上に突出するゲート電極103が形成される。
その後、レジストマスク100を灰化処理等により除去する。
詳細には、例えばプラズマCVD法により、ゲート電極103を覆うように、第2の保護絶縁膜16上の全面に絶縁膜、例えばシリコン酸化膜を膜厚1000nm程度に堆積する。これにより、層間絶縁膜24が形成される。ここで、ゲート電極103の突出部分に起因して第2の保護絶縁膜16のゲート電極103上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨CMP法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚1000nm〜1500nm程度に堆積した後、シリコン酸化膜等の表面をCMP法により100nm〜600nm程度研磨して平坦化し、層間絶縁膜24を形成する。図46(a)には、CMP法で表面平坦化された層間絶縁膜24を示す。
また、層間絶縁膜の成膜法として、プラズマCVD法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
詳細には、先ず、リソグラフィー及びドライエッチングにより第2の保護絶縁膜16及び第1の保護絶縁膜8を加工する。これにより、ゲート電極103、ソース電極95、及びドレイン電極96の各々の表面の一部を露出する開口104a,104b,104cが形成される。
InAlNとAlNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にInAlNを、電子供給層にAlNを用いる。また、キャップ層には、例えばn型不純物濃度の高いn+−InAlNを用いる。
InAlGaNとAlNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にInAlGaNを、電子供給層にAlNを用いる。また、キャップ層には、例えばn型不純物濃度の高いn+−InAlGaNを用いる。
InAlNとInAlGaNとでは、そのIn,Al,Gaの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、InAlNの格子定数をInAlGaNの格子定数よりも小さくしたり、逆にInAlGaNの格子定数をInAlNの格子定数よりも小さくすることができる。ここでは、InAlGaNの格子定数をInAlNの格子定数よりも小さくする場合を例示する。
この場合、電子走行層にInAlNを、電子供給層にInAlGaNを用いる。また、キャップ層には、例えばn型不純物濃度の高いn+−InAlNを用いる。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。1種の化合物半導体で格子定数の異なるものとしては、例えば、AlGaNについて、Al0.3Ga0.7NとAl0.5Ga0.5Nとすることが考えられる。AlGaNでは、Alの組成比率が大きいほど格子定数が小さくなる。従って、Al0.5Ga0.5NはAl0.3Ga0.7Nよりも格子定数が小さい。
この場合、電子走行層にAl0.3Ga0.7Nを、電子供給層にAl0.5Ga0.5Nを用いる。また、キャップ層には、例えばn型不純物濃度の高いn+−Al0.3Ga0.7Nを用いる。
前記化合物半導体層の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に前記化合物半導体層の一部を露出する第1の開口を形成する工程と、
前記第1の開口を埋め込むように前記第1の絶縁膜上に少なくともゲート絶縁膜を介して第1の導電材料を形成する工程と、
前記第1の導電材料上の前記第1の開口の上方に相当する部位に第1のマスクを形成し、前記第1のマスクを用いて少なくとも前記第1の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第1の絶縁膜の上方に第2の絶縁膜を形成する工程と、
少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に前記化合物半導体層の一部を露出する一対の第2の開口を形成する工程と、
前記第2の開口を埋め込むように前記第2の絶縁膜上に少なくとも第2の導電材料を形成する工程と、
前記第2の導電材料上の前記第2の開口の上方に相当する部位に第2のマスクを形成し、前記第2のマスクを用いて少なくとも前記第2の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記第1の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする付記1に記載の化合物半導体装置の製造方法。
前記化合物半導体層の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に前記化合物半導体層の一部を露出する一対の第1の開口を形成する工程と、
前記第1の開口を埋め込むように前記第1の絶縁膜上に少なくとも第1の導電材料を形成する工程と、
前記第1の導電材料上の前記第1の開口の上方に相当する部位に第1のマスクを形成し、前記第1のマスクを用いて少なくとも前記第1の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第1の絶縁膜の上方に第2の絶縁膜を形成する工程と、
少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に前記化合物半導体層の一部を露出する第2の開口を形成する工程と、
前記第2の開口を埋め込むように前記第2の絶縁膜上に少なくともゲート絶縁膜を介して第2の導電材料を形成する工程と、
前記第2の導電材料上の前記第2の開口の上方に相当する部位に第2のマスクを形成し、前記第2のマスクを用いて少なくとも前記第2の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記第2の開口を形成する工程では、前記第1の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第1の絶縁膜を等方性エッチングして、前記第2の開口を形成することを特徴とする付記1〜6のいずれか1項に記載の化合物半導体装置の製造方法。
前記異方性エッチングは、前記第2の絶縁膜上に第3のマスクを形成し、前記第3のマスクを用いて行い、
前記等方性エッチングは、前記第2の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第4のマスクを形成し、前記第4のマスクを用いて行うことを特徴とする付記7に記載の化合物半導体装置の製造方法。
前記第1の電極の形成部位及び前記第2の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする付記7又は8に記載の化合物半導体装置の製造方法。
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する第1の開口を少なくともゲート絶縁膜を介して第1の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第2の開口を少なくとも第2の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
前記ゲート電極は、前記第1の開口を少なくとも前記ゲート絶縁膜及び前記第1の導電膜を介して前記第1の導電膜が前記第1の導電材料と接するように前記第1の導電材料で埋め込んで形成されていることを特徴とすることを特徴とする付記10に記載の化合物半導体装置。
前記ゲート電極は、前記第1の開口を少なくとも前記ゲート絶縁膜及び前記第2の導電膜を介して前記第1の導電材料で埋め込んで形成されていることを特徴とする付記10〜11のいずれか1項に記載の化合物半導体装置。
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第1の開口を少なくとも第1の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する第2の開口を少なくともゲート絶縁膜を介して第2の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
前記第2の開口は、前記第2の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第1の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする付記10〜14のいずれか1項に記載の化合物半導体装置。
2 バッファ層
3 電子走行層
4 電子供給層
5 キャップ層
6,9,14,17,21,41,44,47,52,61,62,66,68,70,74,91,94,97,100,110 レジストマスク
7 素子分離構造
8 第1の保護絶縁膜
8a,8b,8c,9a,10,17a,17b,20a,20b,25a,25b,25c,40a,40b,41a,41b,45,47a,50,54a,54b,54c,60a,60b,60c,61a,61b,61c,62a,68a,68b,69a,69b,70a,70b,71a,71b,90,91a,91b,96a,97a,98,104a,104b,104c,110a 開口
11,31,48,63,81,99 ゲート絶縁膜
12,32,49,64,82,101 高仕事関数膜
13,19,43,51,65,73,93,102 導電材料
15,53,67,103 ゲート電極
16 第2の保護絶縁膜
18,42,72,92 低仕事関数膜
18a,42a,72a,92a TaAl3膜
18b スパイク
22,45,75,95 ソース電極
23,46,76,96 ドレイン電極
24 層間絶縁膜
26a,26b,26c,55a,55b,55c,105a,105b,105c 接続部
33,83 バリア膜
Claims (10)
- 基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に前記化合物半導体層の一部を露出する第1の開口を形成する工程と、
前記第1の開口を埋め込むように前記第1の絶縁膜上に少なくともゲート絶縁膜を介して第1の導電材料を形成する工程と、
前記第1の導電材料上の前記第1の開口の上方に相当する部位に第1のマスクを形成し、前記第1のマスクを用いて少なくとも前記第1の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第1の絶縁膜の上方に第2の絶縁膜を形成する工程と、
少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に前記化合物半導体層の一部を露出する一対の第2の開口を形成する工程と、
前記第2の開口を埋め込むように前記第2の絶縁膜上に少なくとも第2の導電材料を形成する工程と、
前記第2の導電材料上の前記第2の開口の上方に相当する部位に第2のマスクを形成し、前記第2のマスクを用いて少なくとも前記第2の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記第1の導電材料を形成する工程では、前記第1の開口の内壁面を覆うように前記第1の絶縁膜上に少なくとも、TaNを含有する第1の導電膜を更に形成し、前記第1の導電膜上に前記第1の導電材料を形成し、
前記第1の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする請求項1に記載の化合物半導体装置の製造方法。 - 前記第1の導電膜は、Taの組成比よりもNの組成比が大きいTaNを含有することを特徴とする請求項2に記載の化合物半導体装置の製造方法。
- 基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に前記化合物半導体層の一部を露出する一対の第1の開口を形成する工程と、
前記第1の開口を埋め込むように前記第1の絶縁膜上に少なくとも第1の導電材料を形成する工程と、
前記第1の導電材料上の前記第1の開口の上方に相当する部位に第1のマスクを形成し、前記第1のマスクを用いて少なくとも前記第1の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第1の絶縁膜の上方に第2の絶縁膜を形成する工程と、
少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に前記化合物半導体層の一部を露出する第2の開口を形成する工程と、
前記第2の開口を埋め込むように前記第2の絶縁膜上に少なくともゲート絶縁膜を介して第2の導電材料を形成する工程と、
前記第2の導電材料上の前記第2の開口の上方に相当する部位に第2のマスクを形成し、前記第2のマスクを用いて少なくとも前記第2の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記第1の開口を形成する工程では、前記第1の絶縁膜を等方性エッチングして前記第1の開口を形成し、
前記第2の開口を形成する工程では、前記第1の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第1の絶縁膜を等方性エッチングして、前記第2の開口を形成することを特徴とする請求項1〜4のいずれか1項に記載の化合物半導体装置の製造方法。 - 前記第2の開口を形成する工程では、
前記異方性エッチングは、前記第2の絶縁膜上に第3のマスクを形成し、前記第3のマスクを用いて行い、
前記等方性エッチングは、前記第2の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第4のマスクを形成し、前記第4のマスクを用いて行うことを特徴とする請求項5に記載の化合物半導体装置の製造方法。 - 前記化合物半導体層を形成した後、前記第1の絶縁膜を形成する前に、
前記第1の電極の形成部位及び前記第2の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする請求項5又は6に記載の化合物半導体装置の製造方法。 - 基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する第1の開口を少なくともゲート絶縁膜を介して第1の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第2の開口を少なくとも第2の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。 - 基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第1の開口を少なくとも第1の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第2の絶縁膜及び前記第1の絶縁膜に形成された前記化合物半導体層の一部を露出する第2の開口を少なくともゲート絶縁膜を介して第2の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。 - 前記第1の開口は、上部径が下部径よりも大きい形状に形成されており、
前記第2の開口は、前記第2の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第1の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする請求項8又は9に記載の化合物半導体装置。
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