CN110556422B - 半导体器件及制造方法 - Google Patents
半导体器件及制造方法 Download PDFInfo
- Publication number
- CN110556422B CN110556422B CN201810559316.2A CN201810559316A CN110556422B CN 110556422 B CN110556422 B CN 110556422B CN 201810559316 A CN201810559316 A CN 201810559316A CN 110556422 B CN110556422 B CN 110556422B
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- grid electrode
- electrode
- isolation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 200
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 150000002902 organometallic compounds Chemical class 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 239000003344 environmental pollutant Substances 0.000 abstract description 5
- 231100000719 pollutant Toxicity 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 description 9
- 229910002601 GaN Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910003855 HfAlO Inorganic materials 0.000 description 3
- 229910004140 HfO Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000003574 free electron Substances 0.000 description 3
- 229910021389 graphene Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910017109 AlON Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请实施例提供的半导体器件及其制造方法。所述半导体器件包括：衬底；设置于衬底上的半导体层；半导体层上设置有源极、栅极和漏极，其中源极和漏极与半导体层欧姆接触；栅极与漏极之间，及栅极与源极之间设置有介质层，所述介质层位于所述半导体层之上；栅极与半导体层及栅极与介质层之间设置有隔离层。通过在栅极与漏极之间，及栅极与源极之间设置介质层，并在栅极与半导体层，及栅极与介质层之间设置隔离层。通过上述设置的隔离层将在制造半导体器件过程中残留在所述介质层表面的污染物或空隙与所述栅极隔离开，大大增强了栅极能承受的电压和器件承受的击穿电压，提高半导体器件的整体可靠性。
Description
技术领域
本申请涉及半导体及半导体制造技术领域，具体而言，涉及一种半导体器件及制造方法。
背景技术
高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)中的平面沟道场效应晶体管，如氮化镓高电子迁移率晶体管(GaN HEMT)和砷化镓高电子迁移率晶体管(GaAs HEMT)等器件，其包括源极(Source，S)、栅极(Gate，G)和漏极(Drain，D)，电场会聚集在栅极靠近漏极的边沿，形成一个电场尖峰。当栅极和漏极之间施加的电压逐步增加，并导致这个电场尖峰峰值处的电场高于半导体材料的临界电场时，器件就会被击穿而失效。同时，由于器件承受的击穿电压(承压)是栅极和漏极之间电场的积分，与均匀分布的电场相比较，器件位于栅极边沿的电场尖峰峰值越尖锐，器件承受的击穿电压就越小。
在器件的实际设计制作工艺中，栅极和表面介质层均位于半导体层上，在制作栅极的工艺过程中，需要先在表面介质层中刻蚀凹槽，之后在凹槽中再沉积栅极，且栅极和表面介质层是直接接触的。在刻蚀凹槽的过程中，不可避免地会在凹槽内壁形成杂质颗粒等污染物，凹槽内壁也会比较粗糙，当在凹槽中沉积栅极后，栅极和表面介质层之间，就会存在杂质颗粒等污染物，也会存在空隙(介质层中的空隙在移动到栅极时会降低栅极性能)等缺陷，这些污染物和缺陷会使栅极的性能降低，尤其在高温长时间工作的情况下，严重时可致使栅极脱落，栅极烧毁，栅极漏电大，大大降低了栅极承受的电压和器件承受的击穿电压，严重制约了器件的可靠性。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件及制造方法，以解决上述问题。
第一方面，本申请实施例提供一种半导体器件，所述半导体器件包括：
衬底；
设置于所述衬底上的半导体层；
设置在所述半导体层上的源极、栅极和漏极，其中所述源极和漏极与所述半导体层欧姆接触；
设置在所述栅极与所述漏极之间，及所述栅极与所述源极之间的介质层，所述介质层位于所述半导体层之上；
设置在所述栅极与半导体层及所述栅极与介质层之间的隔离层。
可选地，在本实施例中，所述介质层包括一用于容置所述栅极的凹槽，所述隔离层至少将所述凹槽的内壁覆盖，所述栅极部分覆盖或全部覆盖在所述隔离层上。
可选地，在本实施例中，所述栅极为绝缘栅时，所述隔离层中含有金属。
可选地，在本实施例中，所述栅极的金属为Ni、Ni与其他金属的组合中的一种。
可选地，在本实施例中，所述栅极为绝缘栅时，所述隔离层由介质组成，所述介质包括Al2O3、AlON、SiN、SiON、SiO2、HfAlO、TiO2、NiO、HfO2、AlN、SiAlN、BN及石墨烯中的一种或多种。
可选地，在本实施例中，在所述栅极为绝缘栅时，所述隔离层中含有金属。
可选地，在本实施例中，所述栅极为肖特基栅时，所述隔离层由半导体或金属组成。
可选地，在本实施例中，当隔离层为金属时，其功函数比半导体层的功函数大。
可选地，在本实施例中，当隔离层为半导体时，所述隔离层的禁带宽度和与所述隔离层接触的半导体层的禁带宽度相当或禁带宽度差值大于预设差值。
可选地，在本实施例中，所述隔离层为单层或多层结构。
可选地，在本实施例中，所述隔离层的厚度不小于5nm，不大于所述栅极长度的1/10。
可选地，在本实施例中，所述栅极与所述漏极之间的介质层，与所述栅极与所述源极之间的介质层形成一用于容置所述栅极的凹槽，所述凹槽沿与所述半导体层垂直方向的截面形状包括长方形、梯形、弧形其中之一或之间的组合。
第二方面，本申请实施例还提供一种用于制造第一方面中半导体器件的制造方法，所述方法包括：
在所述衬底的表面形成半导体层；
在所述半导体层远离所述衬底的表面形成介质层；
在所述半导体层远离所述衬底的表面形成与所述半导体层欧姆接触的源极和漏极；
对所述介质层进行处理形成一凹槽；
沉积预设厚度的隔离层用于覆盖所述凹槽；
在所述凹槽中形成栅极。
可选地，在本实施例中，在所述半导体层远离所述衬底的表面形成介质层的过程中，采用金属有机化合物化学气相沉淀或分子束外延进行原位生成所述介质层，或采用低压力化学气相沉积法、原子层沉积法或等离子体增强化学气相沉积法中的至少一种方法生成所述介质层。
本申请实施例提供的半导体器件及其制造方法。通过在栅极与漏极之间，及栅极与源极之间设置介质层，并在栅极与半导体层，及栅极与介质层之间设置隔离层。通过上述设置的隔离层将在制造半导体器件过程中残留在所述介质层表面的污染物或空隙与所述栅极隔离开，大大增强了栅极能承受的电压和器件承受的击穿电压，提高半导体器件的整体可靠性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的半导体器件的结构示意图；
图2A-图2F为图1中半导体器件的多种变形结构示意图；
图3为本申请实施例提供的制造图1中半导体器件的流程示意图。
图4A-图4F为本请实施例提供的图1中半导体器件的制程图。
图标：10-半导体器件；11-衬底；12-半导体层；13-源极；14-漏极；15-栅极；16-介质层；17-隔离层；171-第一隔离层；172-第二隔离层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参照图1，图1示出了本申请实施例提供的半导体器件10的结构示意图。半导体器件10包括衬底11、半导体层12、栅极15、源极13、漏极14、介质层16及隔离层17。半导体层12形成于衬底11的上表面，所述栅极15、源极13及漏极14设置在所述半导体层12远离所述衬底11的一侧面上。其中，所述源极13和漏极14与半导体层12欧姆接触。
所述介质层16设置在所述半导体层12远离所述衬底11的一侧面上，且所述介质层16位于所述栅极15与所述漏极14之间，及所述栅极15与所述源极13之间。所述隔离层17将所述栅极15与所述半导体层12隔离，所述隔离层17还将所述栅极15与介质层16隔离开。
在本实施例中，介质层16上设置有一凹槽，所述栅极15位于所述凹槽内，所述隔离层17设置在所述凹槽与所述栅极15之间。隔离层17的设置阻挡了凹槽中的杂质和空隙等与栅极15接触，减少介质层16或凹槽中空隙移动到栅极15的可能性。从而解决栅极15在高温长时间工作的情况下易脱落，容易烧毁的技术问题，并增大栅极15承受的电压和半导体器件10承受的击穿电压，提高半导体器件10的整体可靠性。
在本实施例中，衬底11的材料可以是蓝宝石、碳化硅、硅、伲酸锂、绝缘衬底硅、氮化镓或氮化铝中的一种。
半导体层12的材料可以为GaN、SiC或GaAs。半导体层12可以包括沟道层和势垒层，沟道层和势垒层的界面形成有导电沟道，此为本领域熟知技术，在此不再赘述。当半导体层12的材料为GaN时，半导体层12可以包括GaN沟道层和AlGaN势垒层。
介质层16位单层或多层结构。介质层16为SiN、SiO2、SiON、Al2O3、HfO2、HfAlO、AlN、BN、石墨烯等中的一种或多种，优选与半导体层12接触的部分为SiN或AlN。
在本申请的实施例中，所述栅极15的金属可以是Ni或Ni与其他金属的组合中的一种。其中，Ni可以和其他一种金属构成所述栅极15，也可以是Ni和其他多种金属构成所述栅极15。下面以Ni和单种金属Au构成栅极15为例，在构成栅极15的过程中，可以先镀一层Ni，在镀Ni的基础上再镀一层Au，最终形成所述栅极15。
在本申请的实施例中，所述半导体器件10的栅极15可以为肖特基栅，也可以为绝缘栅。在为肖特基栅时，栅极金属与半导体直接接触，形成的接触为肖特基接触；在为绝缘栅时，栅极金属和半导体没有直接接触，两者之间形成有介质层。
在栅极15为肖特基栅时，隔离层17可以为半导体，也可以为金属。当隔离层17为半导体时，隔离层17中半导体的禁带宽度(Band gap)可以和与之接触的半导体层12中的半导体的禁带宽度相当，如：GaN、AlGaN、AlN，隔离层17中半导体的禁带宽度也可以和半导体层12中半导体的差别较大，即隔离层17的禁带宽度和与该隔离层17接触的半导体层12的禁带宽度大于预设差值，如：Si，具体如何选择，取决于所需制作的器件的要求。当隔离层17为金属时，其功函数比半导体层12中的半导体的功函数大，优选Ni、Pt、Mo。其中，禁带宽度是指一个带隙宽度(单位是电子伏特(ev))，固体中电子的能量是不可以连续取值的，而是一些不连续的能带，要导电就要有自由电子或者空穴存在，自由电子存在的能带称为导带(能导电)，自由空穴存在的能带称为价带(亦能导电)。被束缚的电子要成为自由电子或者空穴，就必须获得足够能量从价带跃迁到导带，这个能量的最小值就是禁带宽度。
在栅极15为绝缘栅时，所述隔离层17由介质组成，所述介质包括Al2O3、AlON、SiN、SiON、SiO2、HfAlO、TiO2、NiO、HfO2、AlN、SiAlN、BN及石墨烯中的一种或多种。且所述隔离层17可以是单层结构或多层结构。隔离层17中可以含有金属，在隔离层17中掺杂金属，可以将该隔离层作为刻蚀时的阻挡层。
在本实施例中，隔离层17的厚度应当合适，隔离层17的厚度太薄隔离阻挡的优势不明显，隔离层17的厚度太厚，又可能会影响甚至降低栅极15的性能。优选地，在本实施例中，隔离层17厚度不小于5nm，且不大于所述栅极长度的1/10。
在本实施例中，凹槽用于容置所述栅极15，隔离层17至少将凹槽的内部覆盖，栅极15部分覆盖或全部覆盖在所述隔离层17。接下来对本实施例提供的半导体器件10的多种变形结构进行介绍。
请参照图2A，图2A与图1提供的半导体器件10的结构大致相同，区别主要在于，在图2A中，隔离层17完全被栅极15覆盖。在图2A中，栅极15的形状可以为梯形和弧形，在本实施方式中为梯形，隔离层17完全被栅极15覆盖可以减小污染颗粒或空隙等缺陷对栅极15的影响，提高栅极15的性能。
请参照图2B，图2B提供的半导体器件10与图2A大致相同，二者的区别在于，隔离层17未被栅极15完全覆盖，隔离层17覆盖了介质层16，进一步减小刻蚀凹槽的工艺对半导体器件10性能的影响。
请参照图2C，图2C为图2B的变形，在图2C中，凹槽的形状可以为倒梯形，如此设置凹槽的形状可以降低栅极15边缘的峰值电场，提高栅极15的耐压能力。
请参照图2D，图2D中凹槽与所述半导体层12垂直方向的截面形状是长方形与倒梯形的组合，凹槽部分位于半导体层12中，如此设置可以提高栅极15的频率特性。
请参照图2E及图2F，图2E及图2F中示出了栅极15为绝缘栅时，隔离层17为多层结构的示意图，以隔离层17为两层结构为例，隔离层17包括第一隔离层171和第二隔离层172。具体地，图2E相对于图1在一层隔离层17(相当于图2E中的第一隔离层171)的基础上增加了一第二隔离层172，其中第二隔离层172的材质可以与介质层16的材料相同，也可以采用与介质层16的材料不同的介质生成。上述设置可以进一步减小凹槽中杂质颗粒和空隙等缺陷对栅极15的影响，同时还可以作为绝缘栅的栅介质。图2F的隔离层17也为两层结构，即图2F中的隔离层17包括第一隔离层171和第二隔离层172，与图2E相比，第一隔离层171覆盖了部分介质层16，在制造图2F中半导体器件时，不需要将第一隔离层171覆盖在介质层16上的部分处理掉，制造图2F中半导体器件比制造图2E中半导体器件的工艺步骤要少，更能节省成本。
请参照图3，本申请实施例还提供一种半导体器件的制造方法，该制造方法用于制造上面实施例所述的半导体器件10，所述方法包括以下具体步骤：
步骤S310，请参照图4A，在衬底11的表面形成一半导体层12。
步骤S320，请参照图4B，在半导体层12远离衬底11的表面形成介质层16。
介质层16可以为单次生长而成，也可以为多次生长而成。在本实施例中，介质层16采用金属有机化合物化学气相沉淀(英文：Metal-organic Chemical Vapor Deposition，简称：MOCVD)或分子束外延(英文：Molecular Beam Epitaxy，简称：MBE)进行原位生长而成，也可以通过低压力化学气相沉积法(英文：Low Pressure Chemical VaporDeposition，简称：LPCVD)、原子层沉积(英文：Atomic layer deposition，简称：ALD)或者等离子体增强化学气相沉积法(英文：Plasma Enhanced Chemical Vapor Deposition，简称：PECVD)生长而成，也可以采用上述方法的组合生长而成。相较而言，原位生长的介质层的钝化效果更好，有利于减小器件的电流崩塌效应和减小漏电流。因此，在本实施例中，可优选对介质层16进行原位生长。
步骤S330，请参照图4C，在半导体层12远离衬底11的表面形成与半导体层12欧姆接触的源极13和漏极14。
步骤S340，请参照图4D，对介质层16进行处理形成一凹槽。
步骤S350，请参照图4E，沉积预设厚度的隔离层17用于覆盖所述凹槽。
步骤S360，请参照图4F，在凹槽中形成栅极15。
综上所述，本申请实施例提供的半导体器件及其制造方法。通过在栅极与漏极之间，及栅极与源极之间设置介质层，并在栅极与半导体层，及栅极与介质层之间设置隔离层。通过上述设置的隔离层将在制造半导体器件过程中残留在所述介质层表面的污染物或空隙与所述栅极隔离开，大大增强了栅极能承受的电压和器件承受的击穿电压，提高半导体器件的整体可靠性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (5)
1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
设置于所述衬底上的半导体层；
设置在所述半导体层上的源极、栅极和漏极，其中所述源极和漏极与所述半导体层欧姆接触；
设置在所述栅极与所述漏极之间，及所述栅极与所述源极之间的介质层，所述介质层位于所述半导体层之上；
设置在所述栅极与半导体层及所述栅极与介质层之间的隔离层；
所述栅极的金属为Ni、Ni与其他金属的组合中的一种；
所述栅极为肖特基栅时，所述隔离层由半导体或金属组成；
当隔离层为金属时，其功函数比半导体层的功函数大；
当隔离层为半导体时，所述隔离层的禁带宽度和与所述隔离层接触的半导体层的禁带宽度相当或禁带宽度差值大于预设差值；
所述隔离层的厚度不小于5nm，不大于所述栅极长度的1/10；
所述介质层包括一用于容置所述栅极的凹槽，所述隔离层至少将所述凹槽的内壁覆盖，所述栅极部分覆盖在所述隔离层上。
2.如权利要求1所述的半导体器件，其特征在于，所述隔离层为单层或多层结构。
3.如权利要求1所述的半导体器件，其特征在于，所述凹槽的截面形状包括长方形、梯形、弧形其中之一或之间的组合。
4.一种半导体器件的制造方法，其特征在于，所述方法包括：
在衬底的表面形成半导体层；
在所述半导体层远离所述衬底的表面形成介质层；
在所述半导体层远离所述衬底的表面形成与所述半导体层欧姆接触的源极和漏极；
对所述介质层进行处理形成一凹槽；
沉积预设厚度的隔离层用于覆盖所述凹槽；
在所述凹槽中形成栅极；
所述栅极的金属为Ni、Ni与其他金属的组合中的一种；
所述栅极为肖特基栅时，所述隔离层由半导体或金属组成；
当隔离层为金属时，其功函数比半导体层的功函数大；当隔离层为半导体时，所述隔离层的禁带宽度和与所述隔离层接触的半导体层的禁带宽度相当或禁带宽度差值大于预设差值；
所述隔离层的厚度不小于5nm，不大于所述栅极长度的1/10；
所述介质层包括一用于容置所述栅极的凹槽，所述隔离层至少将所述凹槽的内壁覆盖，所述栅极部分覆盖在所述隔离层上。
5.如权利要求4所述的制造方法，其特征在于，在所述半导体层远离所述衬底的表面形成介质层的过程中，采用金属有机化合物化学气相沉淀或分子束外延进行原位生成所述介质层，或采用低压力化学气相沉积法、原子层沉积法或等离子体增强化学气相沉积法中的至少一种方法生成所述介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810559316.2A CN110556422B (zh) | 2018-06-01 | 2018-06-01 | 半导体器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810559316.2A CN110556422B (zh) | 2018-06-01 | 2018-06-01 | 半导体器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110556422A CN110556422A (zh) | 2019-12-10 |
| CN110556422B true CN110556422B (zh) | 2023-07-18 |
Family
ID=68734793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810559316.2A Active CN110556422B (zh) | 2018-06-01 | 2018-06-01 | 半导体器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110556422B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446289B (zh) * | 2020-04-09 | 2020-11-20 | 浙江大学 | 基于石墨烯覆盖层的氮化镓器件结构及其制备方法 |
| CN114823730A (zh) * | 2022-04-20 | 2022-07-29 | 广州华星光电半导体显示技术有限公司 | 显示面板和显示装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
| CN102237405A (zh) * | 2010-05-07 | 2011-11-09 | 富士通半导体股份有限公司 | 复合半导体器件及其制造方法 |
| CN103500763A (zh) * | 2013-10-15 | 2014-01-08 | 苏州晶湛半导体有限公司 | Ⅲ族氮化物半导体器件及其制造方法 |
| JP2014135439A (ja) * | 2013-01-11 | 2014-07-24 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| CN104409499A (zh) * | 2014-12-15 | 2015-03-11 | 苏州捷芯威半导体有限公司 | 半导体外延结构、半导体器件及其制造方法 |
| CN107026193A (zh) * | 2016-02-02 | 2017-08-08 | 稳懋半导体股份有限公司 | 化合物半导体元件的栅极金属改良结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3182460A1 (en) * | 2015-12-18 | 2017-06-21 | IMEC vzw | Method of fabricating an enhancement mode group iii-nitride hemt device and a group iii-nitride structure fabricated thereof |
-
2018
- 2018-06-01 CN CN201810559316.2A patent/CN110556422B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
| CN102237405A (zh) * | 2010-05-07 | 2011-11-09 | 富士通半导体股份有限公司 | 复合半导体器件及其制造方法 |
| JP2014135439A (ja) * | 2013-01-11 | 2014-07-24 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| CN103500763A (zh) * | 2013-10-15 | 2014-01-08 | 苏州晶湛半导体有限公司 | Ⅲ族氮化物半导体器件及其制造方法 |
| CN104409499A (zh) * | 2014-12-15 | 2015-03-11 | 苏州捷芯威半导体有限公司 | 半导体外延结构、半导体器件及其制造方法 |
| CN107026193A (zh) * | 2016-02-02 | 2017-08-08 | 稳懋半导体股份有限公司 | 化合物半导体元件的栅极金属改良结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110556422A (zh) | 2019-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101487080B1 (ko) | 고전자 이동도 트랜지스터 및 그 형성 방법 | |
| US7750369B2 (en) | Nitride semiconductor device | |
| CN113016074B (zh) | 半导体器件 | |
| JP5983999B2 (ja) | 半導体装置の製造方法 | |
| CN106298905B (zh) | 一种半导体器件及其制造方法 | |
| TWI716494B (zh) | 半導體結構及其製造方法 | |
| JP2010118556A (ja) | 半導体装置および半導体装置の製造方法 | |
| US11600708B2 (en) | Semiconductor device and manufacturing method thereof | |
| US10312175B1 (en) | Diamond air bridge for thermal management of high power devices | |
| JP2009059912A (ja) | ショットキーバリアダイオード | |
| JP2011238805A (ja) | 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置 | |
| US11855174B2 (en) | High electron mobility transistor having conductive plate on passivation layer and method for forming the same | |
| US20220310824A1 (en) | High electron mobility transistor and method for forming the same | |
| US20240162313A1 (en) | High electron mobility transistor and method for forming the same | |
| CN112420850A (zh) | 一种半导体器件及其制备方法 | |
| CN110556422B (zh) | 半导体器件及制造方法 | |
| TWI670851B (zh) | 半導體功率元件 | |
| TW201635522A (zh) | 半導體單元 | |
| US8558242B2 (en) | Vertical GaN-based metal insulator semiconductor FET | |
| CN110875383B (zh) | 半导体装置及其制造方法 | |
| CN111755330A (zh) | 一种半导体结构及其制造方法 | |
| CN113906571B (zh) | 半导体器件及其制造方法 | |
| US20230246088A1 (en) | Manufacturing process of an ohmic contact of a hemt device and hemt device | |
| EP4089743A1 (en) | Semiconductor structure and method for forming the same | |
| US20240154012A1 (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |