TWI716494B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體結構。該半導體結構包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；及一第一鈍化層，其在該III-V族化合物層上方。該半導體結構亦包含該第一鈍化層上方之一蝕刻停止層。該半導體結構進一步包含在該第一鈍化層上方且由該蝕刻停止層包圍之一閘極堆疊。

Description

半導體結構及其製造方法
本發明實施例係有關半導體裝置及其製造方法。
一高電子遷移率電晶體(HEMT) (亦稱為異質結構FET (HFET)或調變摻雜FET (MODFET))將具有不同帶隙之兩種材料之間的一接面(即，一異質接面)併入為一通道而非如大多數金屬氧化物半導體場效電晶體(MOSFET)中之一摻雜區。HEMT能夠以高達毫米波頻率之高頻率操作，且用於高頻率產品中。
本揭露提供一種半導體結構。該半導體結構包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；及一第一鈍化層，其在該III-V族化合物層上方。該半導體結構亦包含該第一鈍化層上方之一蝕刻停止層。該半導體結構進一步包含在該第一鈍化層上方且由該蝕刻停止層包圍之一閘極堆疊。 本揭露提供一種化合物半導體裝置，其包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；及一鈍化層，其在該III-V族化合物層上方；該化合物半導體裝置亦包含：一介電層，其嵌入於該鈍化層中；及一閘極堆疊，其穿透該介電層。 本揭露提供一種製造一半導體結構之方法。該方法包括：提供一半導電基板；於該半導電基板上方形成一III-V族化合物層；於該III-V族化合物層上方沈積一第一鈍化層；於該第一鈍化層上方沈積一蝕刻停止層；形成一凹槽以暴露該第一鈍化層；及於該凹槽中形成一閘極堆疊。
以下揭露提供用於實施所提供標的之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在下文描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可能未直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複係出於簡單及清楚之目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外，為便於描述，本文中可使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及類似者)來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用中或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)，且因此可同樣地解釋本文中使用之空間相對描述符。 一矽基板上HEMT通常用作用於電壓轉換器應用之功率切換電晶體。與矽功率電晶體相比，HEMT歸因於寬帶隙性質而特徵為低導通狀態電阻及低切換損耗。 HEMT之效能依賴於通道電流通過之其組件層之性質。例如，HEMT通常需要由III族及V族元素(諸如鎵)製成之一化合物層以載送通道電流。此化合物層之表面對於HEMT係至關重要的且需要受保護。用於化合物層表面之一常見保護方法係藉由將一鈍化層沈積於其上而達成。然而，保護鈍化層在一隨後操作期間可受影響。例如，一凹槽通常經形成穿過鈍化層且到達化合物層之表面以形成一閘極端子。蝕除鈍化層之一部分且因此使下伏化合物層表面暴露。因此，用於鈍化層之沈積及蝕刻操作可使其表面之性質退化，而導致高界面狀態密度或大量界面陷阱。因此，可觀察到非所要效應，諸如降級的汲極電流、放大的臨限電壓波動及增大的切斷電流洩漏。 在本揭露中，提出一種其中有效地保護用於載送HEMT之通道電流之組件層之半導體結構。化合物層之表面在HEMT之製程期間保持完好無損。因此，可增強HEMT之電效能。 圖1展示根據本揭露之一些實施例之一半導體結構100之一剖面圖。半導體結構100可為實施HEMT之一化合物半導體裝置。參考圖1，半導體結構100包括一半導電基板102、一通道層108、一施體供應層110、一閘極堆疊27、一第一鈍化層12、一蝕刻停止層14、一第二鈍化層16及源極/汲極區20及22。 半導電基板102包含一半導體材料，諸如矽。在一些實施例中，半導電基板102可包含其他半導體材料，諸如矽鍺、碳化矽、砷化鎵、藍寶石或類似者。在一些實施例中，半導電基板102係一p型半導電基板(受體型)或n型半導電基板(施體型)。或者，半導電基板102包含：另一元素半導體，諸如鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。在另一替代中，半導電基板102係一絕緣體上半導體(SOI)。在其他替代中，半導電基板102可包含一摻雜磊晶層、一梯度半導體層及/或上覆一不同類型之另一半導體層之一半導體層，諸如一矽鍺層上之一矽層。 半導體裝置100亦包含半導電基板102上方之數個層。例如，半導體裝置100可包含由III族及V族元素構成之一化合物層，稱為III-V族化合物層10。在一些實施例中，一磊晶層(諸如一第一緩衝層106)安置於半導電基板102上方。在一些實施例中，第一緩衝層106包含氮化物，諸如III族及V族元素之III族氮化物。例如，第一緩衝層106包含氮化鋁鎵(AlGaN)。在替代實施例中，第一緩衝層106包含磷化物，諸如磷化銦(InP)。在一些實施例中，第一緩衝層106具有自約200 nm至約800 nm之一厚度。在一些實施例中，第一緩衝層106具有自約400 nm至約500 nm之一厚度。 在一些實施例中，半導體結構100可包含半導電基板102與第一緩衝層106之間的一第二緩衝層104。在一些實施例中，第二緩衝層104可用作用於第一緩衝層106之一成核層。在一些實施例中，第二緩衝層104包含氮化物，諸如III族及V族元素之III族氮化物。例如，第二緩衝層104包含氮化鋁(AlN)。在替代實施例中，第二緩衝層104包含砷化物，諸如砷化鎵(GaAs)。在一些實施例中，第二緩衝層104具有自約100 nm至約600 nm之一厚度。在一些實施例中，第二緩衝層104具有自約300 nm至約500 nm之一厚度。 通道層108安置於第一緩衝層106上方。在一些實施例中，通道層108安置於閘極堆疊27與半導電基板102之間。在一些實施例中，通道層108可形成於第一緩衝層106上方或直接形成於半導電基板102上。在一些實施例中，通道層108包含氮化物，諸如III族及V族元素之III族氮化物。例如，通道層108包含GaN。在替代實施例中，通道層108包含砷化物，諸如InAlAs。在一些實施例中，通道層108具有自約10 nm至約70 nm之一厚度。 施體供應層110安置於通道層108上方。在一些實施例中，施體供應層110係氮化鋁鎵(AlGaN)層。施體供應層110具有一化學式Alx Ga(1-x) N，其中x在約10%與100%之間變化。施體供應層110具有在自約5奈米至約50奈米之一範圍內之一厚度。在其他實施例中，施體供應層110可包含AlGaAs或AlInP。參考圖1，第二緩衝層104、第一緩衝層106、通道層108及施體供應層110共同形成為III-V族化合物層10。 施體供應層110與通道層108之間存在一帶隙不連續性。來自施體供應層110中之一壓電效應之電子掉落至通道層108中，而產生通道層108中之高行動性傳導電子之一極薄層。此薄層稱為二維電子氣(2-DEG)，而形成一載子通道108A。參考圖1，一界面S2界定於通道層108與施體供應層110之間。2-DEG之載子通道108A定位於施體供應層110與通道層108之界面S2附近。因此，載子通道108A具有高電子遷移率，此係因為通道層108未摻雜或未有意摻雜，且電子可自由移動而未與雜質碰撞或實質上減少與雜質之碰撞。 第一鈍化層12安置於施體供應層110上方。在一些實施例中，第一鈍化層12安置於施體供應層110與閘極堆疊27之間。在一些實施例中，第一鈍化層12覆蓋施體供應層110之一頂表面S3之至少一部分。施體供應層110之表面S3處之結構完整性對於半導體裝置100之效能係至關重要的。期望在半導體裝置100之形成及維護製程期間控制施體供應層110之表面S3處之性質。在一些實施例中，第一鈍化層12與施體供應層110接觸以保護其之頂表面S3。另外，在隨後執行之操作期間，第一鈍化層12保持保護表面S3。因此，透過第一鈍化層，有效地減輕損壞頂表面S3之風險。 第一鈍化層12可包括氧化物或氮化物。在一些實施例中，第一鈍化層12包含氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽、碳摻雜氧化矽、碳摻雜氮化矽、碳摻雜氮氧化矽、氧化鋅、氧化鋯、氧化鉿、氧化鈦或其等之組合。在一些實施例中，第一鈍化層12包含氮化鋁(AlN)。 蝕刻停止層14安置於第一鈍化層12上方。在一些實施例中，蝕刻停止層14安置於第一鈍化層12與第二鈍化層16之間。在一些實施例中，蝕刻停止層14在閘極堆疊27之底部附近包圍閘極堆疊27。在一些實施例中，蝕刻停止層14包圍源極/汲極區20及22。在一些實施例中，移除閘極堆疊27之底部與第一鈍化層12之間的蝕刻停止層14之一部分使得閘極堆疊與第一鈍化層12接觸。 蝕刻停止層14可由介電材料(諸如氧化物或氮化物)組成。在一些實施例中，蝕刻停止層14可由不同於第一鈍化層12或第二鈍化層16之材料之一介電材料形成。在一些實施例中，蝕刻停止層14對第一鈍化層12或第二鈍化層16具有自約10至約250之一蝕刻選擇比。在一些實施例中，蝕刻停止層14對第一鈍化層12或第二鈍化層16具有自約20至約200之一蝕刻選擇比。在一些實施例中，蝕刻停止層14對第一鈍化層12或第二鈍化層16具有自約30至約100之一蝕刻選擇比。 在一些實施例中，蝕刻停止層14包含一高介電係數材料。在一些實施例中，蝕刻停止層14包含鋁氧化物(AlOx )。在一些實施例中，蝕刻停止層14包含由選自以下之至少一者之一材料之氧化物製成之一介電層：Al、Hf、Ta、Nb、La、Ce、Sc、Mg、Ti、Sm、Gd及Ga。 蝕刻停止層14具有基於蝕刻停止層14、第一鈍化層12以及第二鈍化層16之性質判定之一厚度。在一些實施例中，蝕刻停止層14之厚度經判定以保護第一鈍化層12在移除第二鈍化層16時免受損壞。此外，在一些實施例中，蝕刻停止層14之厚度經判定使得其可在一後續操作中之一預定持續時間內移除。因此，第一鈍化層12之底表面S3之一部分經暴露而不會不利地影響底表面S3之性質。在一些實施例中，蝕刻停止層14之厚度自約20 Å至約800 Å。在一些實施例中，蝕刻停止層14之厚度自約30 Å至約500 Å。在一些實施例中，蝕刻停止層14之厚度自約50 Å至約200 Å。 第二鈍化層16安置於蝕刻停止層14上方。在一些實施例中，第二鈍化層16安置於蝕刻停止層14與一蓋層18之間。在一些實施例中，蝕刻停止層14包圍閘極堆疊27之一底部部分。在一些實施例中，第二鈍化層16包圍源極/汲極區20及22。 第二鈍化層16可包括氧化物或氮化物。在一些實施例中，第二鈍化層16包含氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽、碳摻雜氧化矽、碳摻雜氮化矽、碳摻雜氮氧化矽、氧化鋅、氧化鋯、氧化鉿、氧化鈦或其等之組合。在一些實施例中，第二鈍化層16包含氮化鋁(AlN)。在一些實施例中，第二鈍化層16可包括與第一鈍化層12之材料相同或不同之一材料。 閘極堆疊27安置於第一鈍化層12上方。在一些實施例中，閘極堆疊27安置於施體供應層110上方。閘極堆疊27可包含一或多個層。在本實施例中，閘極堆疊27包括一閘極介電質26及一閘極電極28。閘極介電質26安置於第一鈍化層12上方。在一些實施例中，閘極介電質26與第一鈍化層12接觸。 閘極介電質26具有與閘極電極28之一底部相接之一頂表面S1。第一鈍化層12具有面對施體供應層110之一底表面S3。自表面S1至表面S3量測一高度H1。高度H1設計成與HEMT之電壓偏壓具密切關係。例如，高度H1可隨同半導體裝置10之臨限電壓一起增大。高度H1之一適當範圍需要考量不同因素。一方面，因為在先進節點中尋求裝置幾何形狀之縮小，所以高度H1將因此按比例縮減。另一方面，高度H1經判定以透過閘極介電質26及第一鈍化層12給予足夠保護及電絕緣。在一些實施例中，對於具有自約-30伏至約+5伏之一臨限電壓之一半導體裝置，高度H1判定為自約30 Å至約500 Å。 鑑於上文論述，第一鈍化層12之厚度包含於高度H1中。在一些實施例中，第一鈍化層12具有自約5 Å至約100 Å之一厚度。在一些實施例中，第一鈍化層12具有自約10 Å至約200 Å之一厚度。在一些實施例中，第一鈍化層12具有自約100 Å至約200 Å之一厚度。另外，在一些實施例中，閘極介電質26具有自約25 Å至約400 Å之一厚度。在一些實施例中，閘極介電質26具有自約20 Å至約300 Å之一厚度。 此外，第二鈍化層16經組態以與第一鈍化層12組合而形成一複合保護層，以對下伏層(例如，III-V族化合物層)提供保護。一方面，將複合保護層(包含鈍化層12及16)判定為足夠厚以對外來應力呈現足夠穩健性。另一方面，所得厚度需要隨同減小的裝置大小一起按比例縮減。此外，基於複合鈍化層之厚度及第一鈍化層之厚度判定第二鈍化層16之厚度。在一些實施例中，第二鈍化層16具有自約5 Å至約1000 Å之一厚度。在一些實施例中，第二鈍化層16具有自約100 Å至約3000 Å之一厚度。在一些實施例中，第二鈍化層16具有自約100 Å至約200 Å之一厚度。 閘極介電質26可包含氧化矽或氮化矽層。或者，閘極介電質26可視情況包含一高介電係數材料、氧化矽、氮化矽、氮氧化矽、其他適合材料或其等之組合。高介電係數材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿或其等之組合。高介電係數材料之實例包含HfO2 、HfSiO、HfSiON、HfZrO、LaO、BazrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、氧化鋯、氧化鋁、其他適合高介電係數材料及/或其等之組合。在一些實施例中，閘極介電質26可具有一多層結構，諸如一個氧化矽層及另一高介電係數材料層。閘極介電質26可藉由任何適合製程形成於一界面層上方。 閘極電極28安置於閘極介電質26上方。在一些實施例中，閘極介電質26安置於第一鈍化層12與閘極電極28之間。閘極電極經組態以接收一電壓偏壓且與載子通道108A電耦合。透過閘極電極28之電壓偏壓調整流經載子通道108A之電流。閘極電極28可包含一多晶矽材料或導電材料。在一些實施例中，導電材料可包含一耐火金屬或其之化合物，例如，鎢(W)、氮化鈦(TiN)及鉭(Ta)。導電材料中之其他常用金屬包含鎳(Ni)及金(Au)。 源極/汲極(S/D)區20及22安置於施體供應層110上方以電連接至載子通道108A。源極區及汲極區可在區20與22之間互換。例如，標記為20之區可用作一源極區，而標記為22之區可用作一汲極區，且反之亦然。S/D區20及22之各者包含一對應金屬間化合物。在一些實施例中，金屬間化合物嵌入於施體供應層110中且可進一步嵌入於通道層108之一頂部部分中。在一些實施例中，金屬間化合物包含Al、Ti或Cu。在一些其他實施例中，金屬間化合物包含AlN、TiN、Al3 Ti或AlTiN。 在一些實施例中，半導體裝置100可包括第二鈍化層16上方之一第一蓋層18。在一些實施例中，第一蓋層18用作一犧牲層。在一些實施例中，第一蓋層18包圍閘極堆疊27。在一些實施例中，第一蓋層18包圍源極/汲極區20及22。 第一蓋層18可包括氧化物或氮化物。在一些實施例中，第一蓋層18包含氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽、碳摻雜氧化矽、碳摻雜氮化矽、碳摻雜氮氧化矽、氧化鋅、氧化鋯、氧化鉿、氧化鈦或其等之組合。在一些實施例中，第一蓋層18可包括與第一鈍化層12或第二鈍化層16之材料相同或不同之一材料。 在一些實施例中，第一蓋層18具有自約5 Å至約2000 Å之一厚度。在一些實施例中，第一蓋層18具有自約10 Å至約1000 Å之一厚度。在一些實施例中，第一蓋層18具有自約100 Å至約200 Å之一厚度。 在一些實施例中，半導體裝置100可包括第一蓋層18上方之一第二蓋層24。在一些實施例中，第二蓋層24用作一犧牲層。在一些實施例中，第二蓋層24包圍閘極堆疊27。在一些實施例中，第二蓋層24覆蓋源極/汲極區20及22。 第二蓋層24可由氧化物或氮化物組成。在一些實施例中，第二蓋層24包含氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽、碳摻雜氧化矽、碳摻雜氮化矽、碳摻雜氮氧化矽、氧化鋅、氧化鋯、氧化鉿、氧化鈦或其等之組合。在一些實施例中，第二蓋層24可包括與第一蓋層18、第一鈍化層12或第二鈍化層16之材料相同或不同之一材料。 在一些實施例中，第二蓋層24具有自約5 Å至約2000 Å之一厚度。在一些實施例中，第二蓋層24具有自約10 Å至約1000 Å之一厚度。在一些實施例中，第二蓋層24具有自約100 Å至約200 Å之一厚度。 圖2A至圖2M展示根據本揭露之一些實施例之在各個階段製作的圖1之半導體結構100之剖面圖。在圖2A中，提供一半導電基板102。半導電基板102可未摻雜。在一些實施例中，半導電基板102可包含一第一摻雜類型，諸如一P型。 另外，III-V族化合物層10提供或形成於半導電基板102上方。在一些實施例中，III-V族化合物層10包含一多層結構，其可包括以下各者之至少一者：第二緩衝層104、第一緩衝層106、通道層108及施體供應層110。前述III-V族層可以磊晶層之一形式循序地生長於半導電基板102上方。 參考圖2B，第一鈍化層12形成於III-V族化合物層上方。在一些實施例中，第一鈍化層12形成於施體供應層110上方。在一些實施例中，第一鈍化層12與施體供應層110接觸。第一鈍化層12毯覆式沈積於施體供應層110上。第一鈍化層12可藉由氣相沈積或旋塗而形成。「氣相沈積」指代透過氣相將材料沈積於一基板上之製程。氣相沈積製程包含任何製程，諸如但不限於化學氣相沈積(CVD)及物理氣相沈積(PVD)。氣相沈積方法之實例包含熱絲CVD、射頻CVD (rf-CVD)、雷射CVD (LCVD)、保形鑽石塗覆製程、金屬有機CVD (MOCVD)、濺鍍、熱蒸鍍PVD、電子束PVD (EBPVD)、反應性PVD、原子層沈積(ALD)、電漿輔助CVD (PECVD)、高密度電漿CVD (HDPCVD)、低壓CVD (LPCVD)及類似者。 圖2C至圖2E關於蝕刻停止層14、第二鈍化層16及第一蓋層18之形成展示圖1之半導體結構100之剖面圖。前述層14、16及18循序地毯覆式沈積於第一鈍化層12上方。用於層之沈積製程可包含CVD及PVD製程。氣相沈積方法之實例包含熱絲CVD、rf-CVD、LCVD、保形鑽石塗覆製程、MOCVD、濺鍍、熱蒸鍍PVD、EBPVD、反應性PVD、ALD、PECVD、HDPCVD、LPCVD及類似者。 在圖2F中，溝槽19形成於III-V族化合物層10上方。溝槽19經形成以穿透第一鈍化層12、蝕刻停止層14、第二鈍化層16及第一蓋層18。溝槽19可藉由沈積一遮罩層而形成。遮罩層可為一光阻遮罩或硬遮罩，諸如氮化物。接著，在遮罩層在適當位置之情況下執行一蝕刻操作。接著，藉由一適合蝕刻製程(諸如一乾式蝕刻操作)形成溝槽19。在一些實施例中，本操作中之乾式蝕刻包含採用含氟氣體之一反應性離子蝕刻(RIE)。在溝槽19完成之後移除遮罩層。 參考圖2G，S/D區20及22形成於溝槽19中。在一些實施例中，S/D區20及22由第一鈍化層12、蝕刻停止層14、第二鈍化層16及第一蓋層18橫向包圍。在一些實施例中，S/D區20及22自第一蓋層18突出。源極區20及汲極區22可由多種技術形成，例如，電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沈積、高密度感應耦合電漿(ICP)沈積、濺鍍、PVD、CVD、LPCVD、PECVD、ALD及類似者。 在圖2H中，第二蓋層24毯覆式沈積於第一蓋層18上方。在一些實施例中，第二蓋層24覆蓋源極區20及汲極區22。用於層之沈積製程可包含CVD及PVD製程。氣相沈積方法之實例包含熱絲CVD、rf-CVD、LCVD、保形鑽石塗覆製程、MOCVD、濺鍍、熱蒸鍍PVD、EBPVD、反應性PVD、ALD、PECVD、HDPCVD、LPCVD及類似者。 如圖2I中繪示，一凹槽25形成於源極區20與汲極區22之間。凹槽25穿透第二蓋層24、第一蓋層18及第二鈍化層16。此外，凹槽25使蝕刻停止層14之一部分暴露。凹槽25可藉由沈積一遮罩層而形成。遮罩層可為一光阻遮罩或硬遮罩，諸如氮化物。接著，在遮罩層在適當位置之情況下執行一蝕刻操作。接著，藉由一適合蝕刻製程(諸如一乾式蝕刻操作)形成凹槽25。在一些實施例中，本操作中之乾式蝕刻包含採用含氟氣體之一反應性離子蝕刻(RIE)。在凹槽25完成之後移除遮罩層。 參考圖2J，凹槽25進一步向下蝕刻至第一鈍化層。在一些實施例中，凹槽25穿透蝕刻停止層14且使第一鈍化層12之一部分暴露。在一些實施例中，可藉由一移除製程(諸如一濕式蝕刻浸漬操作)執行對蝕刻停止層14之蝕刻操作。在一些實施例中，在一時間模式下進行濕式蝕刻浸漬操作，其中根據蝕刻時間估計蝕刻深度。可使用一適合蝕刻溶液(諸如NH4 OH)執行濕式蝕刻浸漬操作。與併有一離子轟擊之一RIE製程相比，濕式蝕刻浸漬製程採用一化學方法來帶走蝕刻停止層14。如先前論述，III-V族化合物層10之頂表面S3易於產生界面陷阱且需要第一鈍化層12之保護以免受不利影響。由於第一鈍化層12在濕式蝕刻浸漬操作之製程期間保持完好無損，故有效地防護表面S3。 此外，蝕刻停止層14經判定以提供對相鄰層(諸如第一鈍化層12及第二鈍化層16)之足夠蝕刻選擇比，以達成使第一鈍化層12保持免受蝕刻之目的。在一些實施例中，蝕刻停止層14對氧化矽或氮化矽具有自約10至約250之一蝕刻選擇比。即，藉由使用一適當蝕刻液，蝕刻停止層14之消耗速率係第一鈍化層12之消耗速率之10倍至250倍。在一些實施例中，蝕刻停止層14對氧化矽或氮化矽具有自約20至約200之一蝕刻選擇比。在一些實施例中，蝕刻停止層14對氧化矽或氮化矽具有自約30至約100之一蝕刻選擇比。 接著，在圖2K中，閘極介電質26毯覆式沈積於第二蓋層24上方。閘極介電質26亦單獨襯裹在凹槽25之一底側及側壁。用於層之沈積製程可包含CVD及PVD製程。氣相沈積方法之實例包含熱絲CVD、rf-CVD、LCVD、保形鑽石塗覆製程、MOCVD、濺鍍、熱蒸鍍PVD、EBPVD、反應性PVD、ALD、PECVD、HDPCVD、LPCVD及類似者。 另外，如先前論述，閘極介電質之厚度結合第一鈍化層12之厚度構成高度H1。因此，閘極介電質之厚度在HEMT之製造中起重要作用。在一些實施例中，閘極介電質26包含自約50 Å至約500 Å之一厚度。在一些實施例中，閘極介電質26包含自約100 Å至約500 Å之一厚度。 參考圖2L，一閘極電極材料28沈積於閘極介電質26上方。閘極電極材料28亦填充凹槽25。可藉由多種技術沈積閘極電極材料28，例如，電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沈積、高密度感應耦合電漿(ICP)沈積、濺鍍、PVD、CVD、LPCVD、PECVD、ALD及類似者。 在圖2M中，閘極電極28經圖案化以形成一閘極電極端子。可藉由沈積一遮罩層而圖案化閘極電極28。接著，執行一蝕刻操作以移除除所要閘極電極端子28外之部分。在一些實施例中，蝕刻操作可包含一乾式蝕刻，諸如採用含氟氣體之一反應性離子蝕刻(RIE)。在閘極電極端子28形成之後移除遮罩層。 本揭露提供一種半導體結構。該半導體結構包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；及一第一鈍化層，其在該III-V族化合物層上方。該半導體結構亦包含該第一鈍化層上方之一蝕刻停止層。該半導體結構進一步包含在該第一鈍化層上方且由該蝕刻停止層包圍之一閘極堆疊。 本揭露提供一種化合物半導體裝置，其包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；及一鈍化層，其在該III-V族化合物層上方；該化合物半導體裝置亦包含：一介電層，其嵌入於該鈍化層中；及一閘極堆疊，其穿透該介電層。 本揭露提供一種製造一半導體結構之方法。該方法包括：提供一半導電基板；於該半導電基板上方形成一III-V族化合物層；於該III-V族化合物層上方沈積一第一鈍化層；於該第一鈍化層上方沈積一蝕刻停止層；形成一凹槽以暴露該第一鈍化層；及於該凹槽中形成一閘極堆疊。 前文概述數種實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下於本文中進行各種改變、置換及更改。
10‧‧‧III-V族化合物層12‧‧‧第一鈍化層14‧‧‧蝕刻停止層16‧‧‧第二鈍化層18‧‧‧第一蓋層19‧‧‧溝槽20‧‧‧源極(S)區22‧‧‧汲極(D)區24‧‧‧第二蓋層25‧‧‧凹槽26‧‧‧閘極介電質27‧‧‧閘極堆疊28‧‧‧閘極電極/閘極電極材料/閘極電極端子100‧‧‧半導體結構/半導體裝置102‧‧‧半導電基板104‧‧‧第二緩衝層106‧‧‧第一緩衝層108‧‧‧通道層108A‧‧‧載子通道110‧‧‧施體供應層H1‧‧‧高度S1‧‧‧閘極介電質之頂表面S2‧‧‧施體供應層與通道層之界面S3‧‧‧施體供應層之頂表面/第一鈍化層之底表面
在結合附圖閱讀時自以下[實施方式]最佳理解本揭露之態樣。應注意，根據工業中之標準實踐，各個構件未按比例繪製。事實上，為清楚論述，各個構件之尺寸可經任意增大或減小。 圖1係根據本揭露之一些實施例之一半導體結構之一示意圖。 圖2A至圖2M係根據本揭露之一些實施例之製造一半導體結構之示意圖。
10‧‧‧III-V族化合物層
12‧‧‧第一鈍化層
14‧‧‧蝕刻停止層
16‧‧‧第二鈍化層
18‧‧‧第一蓋層
20‧‧‧源極(S)區
22‧‧‧汲極(D)區
24‧‧‧第二蓋層
26‧‧‧閘極介電質
28‧‧‧閘極電極/閘極電極材料/閘極電極端子
102‧‧‧半導電基板
104‧‧‧第二緩衝層
106‧‧‧第一緩衝層
108‧‧‧通道層
110‧‧‧施體供應層

Claims (10)

  1. 一種半導體結構，其包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；一第一鈍化層，其包括在該III-V族化合物層上方之氧化物及氮化物之至少一者；一蝕刻停止層，其在該第一鈍化層上方且包含介電材料；一第二鈍化層，其在該蝕刻停止層上方；及一閘極堆疊，其穿透該蝕刻停止層且著陸於該第一鈍化層上，該閘極堆疊被該蝕刻停止層包圍且在該蝕刻停止層處以及在該第二鈍化層處具有相同寬度。
  2. 如請求項1之半導體結構，其中該蝕刻停止層接觸該第二鈍化層。
  3. 如請求項1之半導體結構，其中該第二鈍化層包圍該閘極堆疊。
  4. 一種半導體結構，其包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其覆蓋該頂表面；一鈍化層，其具有一下部部分及一上部部分，該下部部分及該上部部分兩者包括在該III-V族化合物層上方之氧化物及氮化物之至少一者；一蝕刻停止層，其在該鈍化層之該下部部分與該上部部分之間且包含 介電材料；及一閘極堆疊，其穿透該蝕刻停止層且著陸於該鈍化層之該下部部分上，該閘極堆疊被該蝕刻停止層包圍且在該蝕刻停止層處以及在該鈍化層之該上部部分處具有相同寬度。
  5. 如請求項4之半導體結構，其中該閘極堆疊包括與該鈍化層之該下部部分接觸之一底表面。
  6. 一種半導體結構，其包括：一半導電基板，其包括一頂表面；一半導電施體供應層，其安置於該基板上方；一第一鈍化層，其包括在該半導電施體供應層上方之氧化物及氮化物之至少一者；一第二鈍化層，其包括在該第一鈍化層上方之氧化物及氮化物之至少一者；一蝕刻停止層，其與該第一鈍化層及該第二鈍化層相接且包含介電材料；及一閘極堆疊，其穿透該第二鈍化層及該蝕刻停止層且著陸於該第一鈍化層上，該閘極堆疊被該蝕刻停止層包圍，其中該第一鈍化層具有第一部分接觸該閘極堆疊以及第二部分接觸該蝕刻停止層，其中該第一部分與該第二部分具有相同材料。
  7. 如請求項6之半導體結構，其進一步包括一源極區及一汲極區，該源 極區及該汲極區安置於該半導電施體供應層上方且穿透該第一鈍化層、該蝕刻停止層及該第二鈍化層。
  8. 一種化合物半導體裝置，其包括：一半導電基板，其包括一頂表面；一III-V族化合物層，其在該半導電基板上方；一鈍化層，其具有一下部部分及一上部部分，該下部部分及該上部部分兩者包括在該III-V族化合物層上方之氧化物及氮化物之至少一者；一介電層，其在該鈍化層之該下部部分與該上部部分之間；及一閘極堆疊，其穿透該介電層且著陸於該鈍化層之該下部部分上，該閘極堆疊被該介電層包圍，其中該鈍化層之該下部部分具有第一部分接觸該閘極堆疊以及第二部分接觸該介電層，其中該第一部分與該第二部分具有相同材料。
  9. 一種製造一半導體結構之方法，其包括：提供一半導電基板；於該半導電基板上方形成一III-V族化合物層；於該III-V族化合物層上方沈積包括氮化物及氧化物之至少一者之一第一鈍化層；於該第一鈍化層上方沈積一蝕刻停止層；於該蝕刻停止層上方沈積一第二鈍化層；在該第二鈍化層及該蝕刻停止層中形成一凹槽以暴露該第一鈍化層；及於該凹槽中形成一閘極堆疊。
  10. 一種製造一半導體結構之方法，其包括：提供一半導電基板；於該半導電基板上方形成一III-V族化合物層；於該III-V族化合物層上方沈積一第一鈍化層；於該第一鈍化層上方沈積一蝕刻停止層；於該蝕刻停止層上方沈積一第二鈍化層；對該第二鈍化層執行一第一蝕刻以暴露該蝕刻停止層之一上表面；及對該蝕刻停止層之該經暴露部分執行一第二蝕刻，該第二蝕刻在該第一鈍化層上停止。
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