JP5983999B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
窒化物半導体を用いた半導体装置は、高周波且つ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、及びミリ波等の高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）が知られている。
窒化物半導体を用いた半導体装置では、窒化物半導体層上に保護膜が設けられている。保護膜に窒化シリコン膜を用いることで、ドレイン電流のコラプス現象を低減できることが知られている。また、窒化物半導体層と窒化シリコン膜との密着性を向上させるために、窒化シリコン膜の組成を調整することが知られている（例えば、特許文献１参照）。
特開２００６−２６１２５２号公報
窒化物半導体を用いたＦＥＴとして、窒化物半導体層上に設けられたＮｉ（ニッケル）を含有する金属パターンを有するゲート電極が絶縁膜で覆われた構造がある。このような構造のＦＥＴを通電させると、Ｎｉを含有する金属パターンのＮｉが絶縁膜内に拡散することが生じ、その結果、ゲート電極が他の金属層と短絡して、ＦＥＴが故障してしまうことがある。
本発明は、上記課題に鑑みなされたものであり、Ｎｉを含有する金属パターンのＮｉが拡散することを抑制できる半導体装置の製造方法を提供することを目的とする。
本発明は、窒化物半導体層上に、上面および側面を有し、ニッケルを含有する金属パターンを形成する工程と、前記金属パターンの前記上面および側面を含む露出面に対して無電解めっきによってバリア層を形成し、前記金属パターンの表面を前記バリア層で被覆する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、Ｎｉを含有する金属パターンのＮｉが拡散することを抑制できる。
上記構成において、前記窒化物半導体層上に、開口を有する第１絶縁膜が設けられ、前記金属パターンは、前記第１絶縁膜および前記開口に接して形成され、前記バリア層と前記窒化物半導体層との間は、前記第１絶縁膜によって隔離されてなる構成とすることができる。
上記構成において、前記バリア層上に、無電解めっきによって導電層を形成する工程をさらに有する構成とすることができる。
上記構成において、前記バリア層の形成は、前記金属パターンよりも大きい幅を有する開口が前記金属パターンに対応して形成されたマスクを設ける工程と、前記無電解めっきによって、前記マスクの開口内に前記バリア層を構成する材料を充填して成長させる工程と、によりなされる構成とすることができる。
上記構成において、前記導電層が、前記マスクの開口内を充填して形成される構成とすることができる。
上記構成において、前記バリア層上に第２絶縁膜を形成する工程をさらに有する構成とすることができる。
上記構成において、前記第２絶縁膜上にフィールドプレートあるいはソースウォールを構成する金属層を形成する工程をさらに有する構成とすることができる。
本発明によれば、Ｎｉを含有する金属パターンのＮｉが拡散することを抑制できる。
図１は、比較例１に係る半導体装置の断面図である。 図２は、ゲート電極を真空蒸着法で形成する工程を示す断面図である。 図３は、実施例１に係る半導体装置の断面図である。 図４（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図５（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図６（ａ）及び図６（ｂ）は、Ｐｄ層とＡｕ層とを電解めっき法で形成する工程を示す断面図である。 図７（ａ）は、実施例１の変形例１に係る半導体装置を示す断面図であり、図７（ｂ）は、実施例１の変形例２に係る半導体装置を示す断面図である。 ゲート電極を形成する工程の第１の変形例を示す断面図である。 ゲート電極を形成する工程の第２の変形例を示す断面図である。
まず、窒化物半導体を用いたＨＥＭＴの場合を例に、比較例１について説明する。図１は、比較例１に係る半導体装置の断面図である。図１のように、ＳｉＣ基板である基板１０上に、窒化物半導体層１２として、ＧａＮ（窒化ガリウム）層であるチャネル層１４とＡｌＧａＮ（窒化アルミニウムガリウム）層である電子供給層１６とがこの順に設けられている。なお、基板１０とチャネル層１４との間に、ＡｌＮ（窒化アルミニウム）層であるバリア層が設けられていてもよい。電子供給層１６上に、ＧａＮ（窒化ガリウム）層であるキャップ層が設けられていてもよい。
窒化物半導体層１２上に、ソース電極２０及びドレイン電極２２が設けられている。ソース電極２０及びドレイン電極２２は、窒化物半導体層１２側からＴｉ（チタン）層とＡｌ（アルミニウム）層とがこの順に積層された金属層であり、窒化物半導体層１２にオーミック接合している。
ソース電極２０及びドレイン電極２２を覆うように、窒化物半導体層１２上に、窒化シリコン膜である第１絶縁膜１８が設けられている。第１絶縁膜１８の厚さは、例えば３０ｎｍである。ソース電極２０とドレイン電極２２との間の第１絶縁膜１８に開口２４が設けられている。開口２４に埋め込まれるようにゲート電極２６が設けられている。ゲート電極２６は、その端部が第１絶縁膜１８上に位置していて、Ｔ字形状をしたＴ型ゲート電極である。ゲート電極２６は、窒化物半導体層１２にショットキ接合している。ゲート電極２６は、開口２４に埋め込まれるように第１絶縁膜１８上に設けられたＮｉ（ニッケル）層２８と、Ｎｉ層２８上に設けられたＡｕ（金）層３２と、を有する金属層である。
ゲート電極２６を覆うように、第１絶縁膜１８上に、窒化シリコン膜である第２絶縁膜３４が設けられている。第２絶縁膜３４は、ゲート電極２６の段差の形状を反映した段差を有する。ソース電極２０上及びドレイン電極２２上には、第２絶縁膜３４と第１絶縁膜１８とを貫通して、ソース配線３６及びドレイン配線３８が設けられている。ソース配線３６は、ソース電極２０の上面に接して設けられている。ドレイン配線３８は、ドレイン電極２２の上面に接して設けられている。ソース配線３６及びドレイン配線３８は、Ａｕめっき層等の金属層である。
第２絶縁膜３４上に、ＦＥＴの活性領域外でソース配線３６に接続されることでソース電極２０に電気的に接続されたフィールドプレート４０が設けられている。フィールドプレート４０は、ゲート電極２６とドレイン電極２２との間であってゲート電極２６の段差の形状を反映して形成された第２絶縁膜３４の段差を覆う位置に設けられ、ゲート電極２６に沿ってゲート電極２６上まで延在している。フィールドプレート４０は、Ａｕめっき層等の金属層である。
比較例１のＦＥＴに対して高温通電試験を行った。高温通電試験は、ドレイン・ソース電流が所定の大きさになるように、ゲート電極２６に印加する電圧を制御して行った。高温通電試験後のＦＥＴにおいて、ゲート電極２６のＮｉ層２８に含まれるＮｉが、第２絶縁膜３４に拡散する現象が生じた。Ｎｉの拡散は、第２絶縁膜３４に接するＮｉ層２８の側面から拡散する場合に加え、Ｎｉ層２８のＮｉがＡｕ層３２に拡散してＡｕ層３２の表面に到達した後、Ａｕ層３２の表面から拡散する場合がある（図１の矢印を参照）。このようなＮｉの拡散は、ゲート電極２６に吸着した水分等の酸素と反応して生成されたイオン化したＮｉ酸化物が、高温通電試験の熱と電界によって第２絶縁膜３４に拡散するものと考えられる。Ｎｉ層２８のＮｉが第２絶縁膜３４に拡散することで、例えば、Ｎｉ拡散領域がフィールドプレート４０に到達してゲート電極２６とフィールドプレート４０とが短絡し、ＦＥＴが壊れてしまうことがある。
そこで、発明者は、Ｎｉ層２８のＮｉが第２絶縁膜３４に拡散することを抑制するために、Ｎｉ層２８をＰｄ（パラジウム）層で覆う構造のゲート電極を検討した。ゲート電極２６は、真空蒸着法及びリフトオフ法を用いて形成されることから、Ｐｄ層も真空蒸着法を用いて形成することを試みた。
図２は、ゲート電極を真空蒸着法で形成する工程を示す断面図である。図２のように、基板１０上に形成された窒化物半導体層１２上に、開口２４を有する第１絶縁膜１８が形成されている。この第１絶縁膜１８上に、開口２４よりも大きな開口６０を有するレジスト層６２を形成する。レジスト層６２をマスクとして、真空蒸着法によってＮｉを堆積させて、開口２４に埋め込まれるように第１絶縁膜１８上にＮｉ層２８を形成する。続いて、真空蒸着法によってＰｄを堆積させて、Ｎｉ層２８上にＰｄ層３０を形成する。続いて、真空蒸着法によってＡｕを堆積させて、Ｐｄ層３０上にＡｕ層３２を形成する。これにより、Ｎｉ層２８、Ｐｄ層３０、及びＡｕ層３２を有するゲート電極２６が形成される。
図２のように、ゲート電極２６の断面は、上部ほど幅が狭い台形形状をしている。これは、蒸着が進むに従い、レジスト層６２上に形成される蒸着膜によって、レジスト層６２の開口６０の幅が狭まるためによるものである。このため、Ｎｉ層２８を形成した後に、Ｐｄを真空蒸着法で堆積しても、Ｐｄ層３０はＮｉ層２８の上面に形成されるだけで、Ｎｉ層２８の側面を被覆することは難しい。したがって、このような形状のゲート電極２６を覆うように第２絶縁膜３４を形成した場合、Ｎｉ層２８の側面から第２絶縁膜３４にＮｉが拡散することが生じてしまう。
そこで、ゲート電極が有するＮｉ層の上面と側面とをＰｄ層で被覆して、Ｎｉ層に含まれるＮｉの拡散を抑制することができる実施例について以下に説明する。
図３は、実施例１に係る半導体装置の断面図の例である。図３のように、ゲート電極５０は、開口２４に埋め込まれるように第１絶縁膜１８上に設けられたＮｉ層５２からなる金属パターンと、Ｎｉ層５２の上面と側面とを覆うＰｄ層５４からなるバリア層と、Ｐｄ層５４上に設けられたＡｕ層５６からなる導電層と、を有する。Ｎｉ層５２は、窒化物半導体層１２に対してショットキ接合を構成する。Ｐｄ層５４のゲート長方向の長さとＡｕ層５６のゲート長方向の長さとは同じである。つまり、ゲート電極５０の断面は、上部に向かっても幅は一定となっている。Ｎｉ層５２の厚さは、例えば３０ｎｍである。Ｐｄ層５４の厚さは、例えば６０ｎｍである。Ａｕ層５６の厚さは、例えば５００ｎｍである。また、後述の実施例１に係る半導体装置の製造方法で詳しく説明するが、Ｎｉ層５２は真空蒸着法によって形成され、Ｐｄ層５４とＡｕ層５６とは無電解めっき法によって形成される。その他の構成は比較例１の図１と同じであるため、説明を省略する。
次に、実施例１に係る半導体装置の製造方法について説明する。図４（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４（ａ）のように、ＳｉＣ基板である基板１０上に、窒化物半導体層１２として、ＧａＮ層であるチャネル層１４とＡｌＧａＮ層である電子供給層１６とをこの順に成長させる。チャネル層１４及び電子供給層１６の成長は、ＭＯＣＶＤ法（有機金属気相成長法）を用いることができる。窒化物半導体層１２上に、真空蒸着法及びリフトオフ法を用いて、窒化物半導体層１２側からＴｉ層とＡｌ層とがこの順に積層された金属層を形成する。その後、例えば５００℃から８００℃の温度で金属層に対してアニール処理を行い、窒化物半導体層１２にオーミック接合するオーミック電極であるソース電極２０及びドレイン電極２２を形成する。ソース電極２０とドレイン電極２２とを覆うように、窒化物半導体層１２上に、プラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、窒化シリコン膜である第１絶縁膜１８を形成する。ソース電極２０とドレイン電極２２との間であって、ゲート電極を形成すべき領域の第１絶縁膜１８を除去して開口２４を形成する。開口２４の底面は、窒化物半導体層１２が露出している。これにより、窒化物半導体層１２上に、開口２４を有する第１絶縁膜１８が形成される。
図４（ｂ）のように、第１絶縁膜１８上に、開口２４に対応する位置に開口２４よりも大きな第１開口４２を有するマスク層である第１レジスト層４４を形成する。第１レジスト層４４は、第１開口４２において上側部分が下側部分よりも突き出た形状をしている。このような形状の第１レジスト層４４は、フォトプロセスを２回繰り返すことによって形成できる。なお、第１レジスト層４４は、第１開口４２において逆テーパ形状をしている場合でもよい。
図４（ｃ）のように、第１レジスト層４４をマスクとして、真空蒸着法を用いてＮｉからなる金属パターンを堆積する。これにより、窒化物半導体層１２上に、上面および側面を有し、Ｎｉを含有する金属パターンが形成される。つまり、開口２４内の窒化物半導体層１２上及び第１絶縁膜１８上に、Ｎｉ層５２が形成される。典型的にＮｉ層５２は、真空蒸着法で形成されるため、上部に向かうほど幅が狭まる断面形状となる。
図５（ａ）のように、第１レジスト層４４を除去した後、第１絶縁膜１８上に、Ｎｉ層５２のゲート長方向の幅よりも大きい幅を有する第２開口４６がＮｉ層５２に対応して形成されたマスク層である第２レジスト層４８を形成する。次に、第２レジスト層４８をマスクとして、無電解めっき法により、第２開口４６内にＰｄを充填して成長させる。このＰｄは、Ｎｉの拡散に対するバリア層である。無電解めっき法では、Ｐｄは下地活性層となるＮｉ層５２に対して等方的に成長する。このため、Ｐｄ層５４が、Ｎｉ層５２の露出面、即ち、Ｎｉ層５２（金属パターン）の上面および側面を被覆するように形成される。これにより、Ｎｉ層５２（金属パターン）の表面がバリア層であるＰｄ層５４で被覆される。なお、窒化物半導体層１２上に第１絶縁膜１８が形成されているため、Ｐｄ層５４と窒化物半導体層１２との間は第１絶縁膜１８によって隔離されて、Ｐｄ層５４は窒化物半導体層１２に接することなく形成される。続いて、無電解めっき法により、第２開口４６内をＡｕで充填して、導電層としてＡｕを成長させる。これにより、Ｐｄ層５４上にＡｕ層５６が形成される。これらによって、Ｎｉ層５２、Ｐｄ層５４、及びＡｕ層５６を有するゲート電極５０が形成される。Ｐｄ層５４及びＡｕ層５６の幅Ｗ１は、第２レジスト層４８の第２開口４６の幅で規定され、例えば１．０μｍである。第１絶縁膜１８の上面に接する部分におけるＮｉ層５２の幅Ｗ２は、例えば０．８μｍである。Ｎｉ層５２の上部の幅Ｗ３は、例えば０．６μｍである。
図５（ｂ）のように、第２レジスト層４８を除去した後、ゲート電極５０を覆うように、プラズマＣＶＤ法を用いて、窒化シリコン膜である第２絶縁膜３４を形成する。第２絶縁膜３４には、ゲート電極５０の段差の形状を反映した段差が形成される。
図５（ｃ）のように、ソース電極２０上及びドレイン電極２２上の第２絶縁膜３４と第１絶縁膜１８とを除去して開口を形成する。この開口内及び第２絶縁膜３４上に、めっき法を用いて、金属層を形成する。金属層は、ソース電極２０の上面に接するソース配線３６、ドレイン電極２２の上面に接するドレイン配線３８、及び第２絶縁膜３４の段差を覆う位置に設けられたフィールドプレート４０を含む。これにより、実施例１に係る半導体装置が完成する。
実施例１によれば、図３のように、ゲート電極５０は、開口２４に埋め込まれるように第１絶縁膜１８上に設けられ、上面および側面を有するＮｉ層５２と、Ｎｉ層５２の上面及び側面を覆うＰｄ層５４と、Ｐｄ層５４上に設けられたＡｕ層５６と、を有する。Ｐｄ層５４によって、Ｎｉ層５２は、第２絶縁膜３４及びＡｕ層５６に接することなく設けられている。これにより、Ｐｄ層５４が、Ｎｉ層５２に含まれるＮｉの拡散を抑制するバリア層として機能し、Ｎｉ層５２のＮｉが第２絶縁膜３４に拡散することを抑制できる。よって、半導体装置の故障を抑制できる。
Ｎｉ層５２の上面及び側面を被覆するＰｄ層５４は、図５（ａ）で説明したように、無電解めっき法により形成される。無電解めっき法は、上述したように、めっき層が下地活性層に対して等方的に成長するため、Ｐｄ層５４は、Ｎｉ層５２の上面及び側面を含む露出面を被覆し、Ｎｉ層５２の表面を覆って形成される。また、Ｐｄ層５４が等方的に成長することから、Ｎｉ層５２の上面に形成された、開口２４の段差に起因した段差部分も十分な厚さで被覆することができる。例えば、図２のように、Ｐｄ層３０を真空蒸着法で形成した場合、蒸着源から基板１０に対して垂直に蒸着粒子が入射するよう、蒸着源と基板１０との位置関係が設定されるため、Ｎｉ層２８の上面の段差部分を十分な厚さのＰｄ層３０で被覆することが難しい。このため、Ｎｉ層２８のＮｉがＡｕ層３２に拡散し、その結果、Ｎｉが第２絶縁膜３４に拡散してしまう。しかしながら、実施例１では、Ｐｄ層５４を無電解めっき法で形成することで、Ｎｉ層５２の上面の段差部分を十分な厚さのＰｄ層５４で被覆することができるため、Ｎｉ層５２のＮｉがＡｕ層５６を経由して第２絶縁膜３４に拡散することを抑制できる。
ここで、Ｐｄ層及びＡｕ層を無電解めっき法ではなく、電解めっき法で形成した場合の問題点について説明する。図６（ａ）及び図６（ｂ）は、Ｐｄ層及びＡｕ層を電解めっき法で形成する工程を示す断面図である。図６（ａ）のように、窒化物半導体層１２上に形成された第１絶縁膜１８の開口２４に埋め込まれるように、真空蒸着法又はスパッタ法を用いて、第１絶縁膜１８上にＮｉ層７２を形成する。ここで、Ｎｉ層７２をＰｄ層及びＡｕ層を電解めっき法で形成する際のシード層として用いるために、基板１０上全面にＮｉ層７２を残存させておく。
Ｎｉ層７２上に、開口２４よりも大きな開口を有するレジスト層７８を形成する。レジスト層７８をマスクとして、電解めっき法を用いて、Ｎｉ層７２上に、Ｐｄ層７４とＡｕ層７６とを順に成長させる。
図６（ｂ）のように、レジスト層７８を除去した後、Ａｕ層７６とＰｄ層７４とをマスクとして、Ｎｉ層７２をエッチングする。これにより、Ｎｉ層７２、Ｐｄ層７４、及びＡｕ層７６を有するゲート電極７０が形成される。
このように、Ｐｄ層７４とＡｕ層７６とを電解めっき法で形成する場合、Ｎｉ層７２をシード層として用いるため、図６（ｂ）のように、Ｐｄ層７４とＡｕ層７６とを形成した後、Ｎｉ層７２をエッチングして除去することがなされる。このため、Ｎｉ層７２の側面をＰｄ層７４で覆うことができず、Ｎｉ層７２のＮｉが第２絶縁膜３４に拡散することが生じてしまう。このように、Ｐｄ層７４及びＡｕ層７６を電解めっき法を用いて形成する場合では、Ｎｉ層７２のＮｉが拡散してしまうことを抑制できない。したがって、実施例１では、Ｐｄ層５４とＡｕ層５６とを無電解めっき法を用いて形成している。
また、ゲート電極の抵抗を低減させるためにＡｕ層を設けているが、図２のように、ゲート電極２６を真空蒸着法で形成する場合、ゲート電極２６の上側ほど幅が狭い断面形状となる。このため、Ａｕ層３２を厚くしても、ゲート電極２６の抵抗を低減させる効果が小さい。一方、実施例１では、Ｐｄ層５４とＡｕ層５６とを無電解めっき法で形成しているため、矩形形状をしたゲート電極５０が得られる。このため、Ａｕ層５６を厚くすることで、ゲート電極５０の抵抗を効果的に低減させることができる。
さらに、図２のように、Ｐｄ層３０とＡｕ層３２とを真空蒸着法で形成する場合は、ウエハである基板１０の外周部でパターンの位置ずれが生じる場合がある。これは、蒸着源に比べて、ウエハが遥かに大きいためである。一方、実施例１では、Ｐｄ層５４とＡｕ層５６とは無電解めっき法で形成しているため、Ｎｉ層５２に対してＰｄ層５４とＡｕ層５６とのパターンの位置がずれることを抑制できる。
Ｎｉ層５２の厚さは、３０ｎｍの場合に限られず、１０ｎｍ以上且つ１００ｎｍ以下の場合でもよい。Ｐｄ層５４の厚さは、６０ｎｍの場合に限られず、１０ｎｍ以上且つ８０ｎｍ以下の場合でよい。Ａｕ層５６の厚さは、５００ｎｍの場合に限られず、２００ｎｍ以上且つ１０００ｎｍ以下の場合でもよい。また、第１絶縁膜１８の厚さは、３０ｎｍの場合に限られず、１０ｎｍ以上且つ１００ｎｍ以下の場合でもよい。ただし、Ｎｉ層５２の厚さに対する第１絶縁膜１８の厚さの比（即ち、第１絶縁膜１８の厚さ／Ｎｉ層５２の厚さ）は、０．５以上且つ１．５以下である場合が好ましい。この第１絶縁膜１８の厚さ／Ｎｉ層５２の厚さの比が１．５より大きい場合、開口２４において、第１絶縁膜１８上に堆積したＮｉ層５２と、開口２４に埋め込まれたＮｉ層５２とが、物理的に乖離した段切れ状態となるため、１．５以下の場合が好ましい。また、第１絶縁膜１８の厚さ／Ｎｉ層５２の厚さの比が０．５以上のとき、真空蒸着法において、Ｎｉ層５２の上面に形成される、開口２４の段差に起因した段差部分が問題となるが、実施例１ではＰｄ層５４を無電解めっき法で形成することで、Ｎｉ層５２の上面の段差部分を十分な厚さのＰｄ層５４で被覆することができ、Ｎｉ層５２のＮｉがＡｕ層５６を経由して第２絶縁膜３４に拡散することを抑制できるため、０．５以上の場合にも問題がない。
また、Ｎｉ層５２の側面におけるＰｄ層５４の厚さ（図５（ａ）におけるＷ１−Ｗ２）は、Ｎｉの拡散を抑制するために、０．２μｍ以上の場合が好ましく、０．３μｍ以上の場合がより好ましく、０．４μｍ以上の場合がさらに好ましい。
図３のように、フィールドプレート４０は、ゲート電極５０の段差の形状を反映して形成された第２絶縁膜３４の段差を覆う位置に設けられ、ゲート電極５０に沿ってゲート電極５０上まで延在している場合を例に示した。しかしながら、図７（ａ）の実施例１の変形例１に係るＦＥＴのように、フィールドプレート８０が、ゲート電極５０とドレイン電極２２との間に位置し、ゲート電極５０上まで延在していない場合でもよい。なお、フィールドプレート８０も、フィールドプレート４０と同様に、Ａｕめっき層等の金属層からなり、ＦＥＴの活性領域外でソース配線３６に接続されている。
第２絶縁膜３４上に形成されるフィールドプレート４０、８０は、ソース電極２０に電気的に接続されている場合に限られず、ソース電極２０に電気的に接続されていない場合でもよい。フィールドプレート４０、８０は、浮き導体の場合でもよい。この場合でも、ゲート電極５０のＮｉ層５２に含まれるＮｉがフィールドプレート４０、８０に向かって第２絶縁膜３４を拡散し易いため、Ｎｉ層５２の上面と側面とを覆ってＰｄ層５４を設けることが有効である。しかしながら、フィールドプレート４０、８０がソース電極２０に電気的に接続されている場合は、ゲート電極５０のＮｉ層５２に含まれるＮｉがフィールドプレート４０、８０に向かって第２絶縁膜３４をより拡散し易い。したがって、フィールドプレート４０、８０がソース電極２０に電気的に接続されている場合に、Ｎｉ層５２の上面と側面とを覆ってＰｄ層５４を設けることがより有効である。
また、フィールドプレート４０の代わりに、図７（ｂ）の実施例１の変形例２に係るＦＥＴのように、ソースウォール８２が設けられている場合でもよい。ソースウォール８２は、Ａｕめっき層等の金属層からなり、ソース配線３６に接続され、第２絶縁膜３４上でゲート電極５０を覆うように、ソース配線３６から第２絶縁膜３４の段差を覆う位置に延在して設けられている。ソースウォール８２は、ソース電極２０に電気的に接続されているため、ゲート電極５０のＮｉ層５２に含まれるＮｉがソースウォール８２に向かって第２絶縁膜３４を拡散し易い。したがって、ソースウォール８２が設けられている場合に、Ｎｉ層５２の上面と側面とを覆ってＰｄ層５４を設けることがより有効である。
図５（ａ）のように、Ｎｉ層５２に対してソース電極２０側及びドレイン電極２２側に対称な形状の第２開口４６を有する第２レジスト層４８をマスクとして、無電解めっき法にてＰｄ層５４及びＡｕ層５６を形成しているが、これに限られない。図８は、ゲート電極５０を形成する工程の第１の変形例を示す断面図である。図８のように、Ｎｉ層５２に対してソース電極２０側及びドレイン電極２２側に非対称な形状の第２開口９０を有する第２レジスト層９２をマスクとして、無電解めっき法にてＰｄ層５４とＡｕ層５６とを形成してもよい。この場合、ドレイン側に延びたゲート電極により、ショットキ接合近傍へのキャリアトラップを低減することができ、ドレイン電流のコラプス現象を低減することが可能となる。
また、図５（ａ）のように、第１レジスト層４４を除去した後、Ｎｉ層５２の幅よりも大きい第２開口４６を有する第２レジスト層４８を形成し、これをマスクとして、無電解めっき法にてＰｄ層５４とＡｕ層５６とを形成しているが、これに限られない。図９は、ゲート電極５０を形成する工程の第２の変形例を示す断面図である。図９のように、Ｐｄ層５４とＡｕ層５６とのパターンの大きさに制約がなく、余裕がある場合には、第２レジスト層４８を形成することなく、無電解めっき法にてＰｄ層５４とＡｕ層５６とを形成してもよい。これにより、第２レジスト層４８を形成する工程を省くことができるため、製造工程を短縮できる。
Ｎｉ層５２は、真空蒸着法を用いて形成する場合に限られず、スパッタ法を用いて形成してもよい。また、真空蒸着法又はスパッタ法にてＮｉを数ｎｍ堆積した後、無電解めっき法にてＮｉ、Ｐｄ、Ａｕを連続して成長させて、Ｎｉ層５２、Ｐｄ層５４、及びＡｕ層５６を有するゲート電極５０を形成してもよい。
窒化物半導体層１２上に、開口２４を有する第１絶縁膜１８が設けられている場合に、ＦＥＴの活性化処理を適切に実施すれば、開口２４の窒化物半導体層１２上からのみ無電解めっき金属を成長させることができる。したがって、活性化処理を適切に行い、Ｎｉ層５２、Ｐｄ層５４、及びＡｕ層５６の全てを無電解めっき法にて形成する場合でもよい。
図３のように、開口２４に埋め込まれるように第１絶縁膜１８上にＮｉ層５２が設けられているが、Ｎｉ層５２の場合に限られず、Ｎｉを含有する金属パターンであればよい。Ｎｉを含有する金属パターンの例として、Ｎｉ層の他に、Ｎｉと他の金属とを含む層の場合や、Ｎｉ層と他の金属層との積層の場合が挙げられる。
Ｎｉ層５２の上面及び側面を覆う金属層が、Ｎｉ層５２の上面及び側面を覆うＰｄ層５４と、Ｐｄ層５４上に設けられたＡｕ層５６と、を含む場合を例に示したが、これに限られる訳ではない。Ｎｉ層５２に含まれるＮｉが拡散することを抑制するバリア層として機能すれば、Ｎｉ層５２の上面及び側面をＰｄ層５４以外のバリア層、例えばＰｔ（白金）層で覆っている場合でもよい。また、ゲート電極５０の抵抗が低減すれば、Ｐｄ層５４上にＡｕ層５６以外の低抵抗の導電層、例えばＣｕ（銅）が設けられている場合でもよい。
基板１０は、ＳｉＣ基板の他にも、例えばＳｉ基板、サファイア基板、又はＧａＮ基板等、その他の基板を用いることができる。基板１０上に形成される窒化物半導体層としては、ＧａＮ層、ＩｎＮ層、ＡｌＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層、及びＩｎＡｌＧａＮ層のうちの少なくとも１つを含む単層又は積層を用いることができる。第１絶縁膜１８及び第２絶縁膜３４は、窒化シリコン膜以外の絶縁膜、例えば酸化シリコン膜を用いてもよい。
実施例１では、ＨＥＭＴの場合を例に示したが、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、その他のＦＥＴの場合でもよいし、ＦＥＴ以外の半導体装置の場合でもよい。また、第２絶縁膜３４上にフィールドプレート又はソースウォールを構成する金属層が設けられている場合を例に示したが、金属層が設けられていない場合でもよい。この場合でも、Ｎｉ層５２のＮｉが第２絶縁膜３４に拡散することがあるため、Ｎｉ層５２の上面及び側面をＰｄ層５４で覆うことが望ましい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ 窒化物半導体層
１４ チャネル層
１６ 電子供給層
１８ 第１絶縁膜
２０ ソース電極
２２ ドレイン電極
２４ 開口
２６、５０ ゲート電極
２８、５２ Ｎｉ層
３０、５４ Ｐｄ層
３２、５６ Ａｕ層
３４ 第２絶縁膜
３６ ソース配線
３８ ドレイン配線
４０、８０ フィールドプレート
４２ 第１開口
４４ 第１レジスト層
４６ 第２開口
４８ 第２レジスト層
８２ ソースウォール

Claims (7)

  1. 窒化物半導体層上に、上面および外側面を有し、ニッケルを含有する金属パターンを形成する工程と、
    前記金属パターンの前記上面および前記外側面を含む露出面に対して無電解めっきによってバリア層を形成し、前記金属パターンの前記上面および前記外側面を前記バリア層で被覆する工程と、
    前記バリア層上に、無電解めっきによって導電層を形成する工程と、
    前記窒化物半導体層上に、前記導電層を覆う絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記窒化物半導体層上に、開口を有する他の絶縁膜を形成する工程を有し、
    前記金属パターンは、前記他の絶縁膜および前記開口に接して形成され、
    前記金属パターンの前記外側面に形成された前記バリア層と前記窒化物半導体層との間は、前記他の絶縁膜によって隔離されてなることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記バリア層の形成は、前記金属パターンよりも大きい幅を有する開口が前記金属パターンに対応して形成されたマスクを設ける工程と、前記無電解めっきによって、前記マスクの開口内に前記バリア層を構成する材料を充填して成長させる工程と、によりなされることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記導電層が、前記マスクの開口内を充填して形成されることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記絶縁膜は、前記バリア層および前記導電層の段差の形状を反映した段差を有し、
    前記絶縁膜の前記段差の位置に金属層を形成する工程を有することを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
  6. 前記金属パターンを形成する工程は、前記窒化物半導体層上に、開口を有するマスクを形成する工程と、前記マスクを用いて前記金属パターンを真空蒸着法およびリフトオフ法により形成する工程と、を含むことを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
  7. 前記金属パターンはニッケル層を含み、前記バリア層はパラジウム層またはプラチナ層を含み、前記導電層は金層または銅層を含むことを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178016B2 (en) * 2013-03-01 2015-11-03 Infineon Technologies Austria Ag Charge protection for III-nitride devices
JP2015204335A (ja) * 2014-04-11 2015-11-16 豊田合成株式会社 半導体装置および半導体装置の製造方法
JP6179445B2 (ja) * 2014-04-11 2017-08-16 豊田合成株式会社 縦型ショットキーバリアダイオード、縦型ショットキーバリアダイオードの製造方法
EP2942815B1 (en) * 2014-05-08 2020-11-18 Nexperia B.V. Semiconductor device and manufacturing method
CN104332498B (zh) * 2014-09-01 2018-01-05 苏州捷芯威半导体有限公司 一种斜场板功率器件及斜场板功率器件的制备方法
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
JP2017107942A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置
WO2018188649A1 (zh) * 2017-04-14 2018-10-18 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP6344531B1 (ja) * 2017-06-07 2018-06-20 三菱電機株式会社 半導体装置の製造方法
JP6997002B2 (ja) * 2018-02-19 2022-01-17 住友電気工業株式会社 半導体装置及びその製造方法
JP7047615B2 (ja) * 2018-06-13 2022-04-05 住友電工デバイス・イノベーション株式会社 半導体デバイスの製造方法
CN109449211B (zh) * 2018-11-01 2022-06-07 合肥鑫晟光电科技有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
US11955522B2 (en) * 2020-02-13 2024-04-09 Vanguard International Semiconductor Corporation Semiconductor structure and method of forming the same
JP7464152B2 (ja) 2021-01-27 2024-04-09 三菱電機株式会社 半導体装置及びその製造方法
JP2022145319A (ja) * 2021-03-19 2022-10-04 株式会社東芝 半導体装置
CN113725283A (zh) * 2021-11-04 2021-11-30 深圳市时代速信科技有限公司 半导体器件及其制备方法
CN113793867B (zh) * 2021-11-16 2022-03-01 深圳市时代速信科技有限公司 一种电极结构及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5014018A (en) * 1987-10-06 1991-05-07 Stanford University Nonlinear transmission line for generation of picosecond electrical transients
JP2643812B2 (ja) * 1993-12-24 1997-08-20 日本電気株式会社 電界効果型トランジスタのゲート電極形成方法
JPH0897234A (ja) * 1994-09-22 1996-04-12 Mitsubishi Electric Corp 半導体装置の電極，及びその製造方法
JPH11121471A (ja) * 1997-10-21 1999-04-30 Nec Corp 半導体装置及びその製造方法
JP2003179057A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
JP2003273129A (ja) * 2002-03-14 2003-09-26 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
JP2006261252A (ja) 2005-03-15 2006-09-28 Eudyna Devices Inc 半導体装置及びその製造方法
US8212290B2 (en) * 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US7935620B2 (en) * 2007-12-05 2011-05-03 Freescale Semiconductor, Inc. Method for forming semiconductor devices with low leakage Schottky contacts
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
US20120156843A1 (en) * 2010-12-17 2012-06-21 Green Bruce M Dielectric layer for gallium nitride transistor

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