JP2022145319A - 半導体装置 - Google Patents

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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Abstract

【課題】信頼性に優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、素子領域と素子分離領域を有する半導体層と、半導体層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、第１方向に延在する第１電極と、半導体層上に設けられ、第１方向と交差する第２方向に並び、第１方向に延在する第２電極と、半導体層上に設けられ、第２方向に並び、第１方向に延在する第３電極と、第１絶縁膜と半導体層との間に設けられ、第３電極を第２方向に挟む第２絶縁膜と、第１電極上に設けられ、第１電極と接続した第１フィールドプレート電極と、第１フィールドプレート電極上に設けられ、第２電極と接続した第２フィールドプレート電極と、第３電極上に設けられ、第３電極と接続した第３フィールドプレート電極と、を備える。素子分離領域上から素子領域上の一部にまで第２絶縁膜が延在する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体装置が用いられる。これらの半導体装置には高耐圧及び低オン抵抗が求められる。そして、電界集中を防ぐためにフィールドプレート電極を半導体装置に用いることがある。
特開２０１０－６２３２１号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することにある。
実施形態の半導体装置は、素子領域と素子分離領域を有する半導体層と、半導体層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、第１方向に延在する第１電極と、半導体層上に設けられ、第１方向と交差する第２方向に並び、第１方向に延在する第２電極と、半導体層上に設けられ、第２方向に並び、第１方向に延在する第３電極と、第１絶縁膜と半導体層との間に設けられ、第３電極を第２方向に挟む第２絶縁膜と、第１電極上に設けられ、第１電極と接続した第１フィールドプレート電極と、第１フィールドプレート電極上に設けられ、第２電極と接続した第２フィールドプレート電極と、第３電極上に設けられ、第３電極と接続した第３フィールドプレート電極と、を備える。素子分離領域上から素子領域上の一部にまで第２絶縁膜が延在する。
実施形態の半導体装置の模式図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の工程断面図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が２×１０１６ｃｍ－３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
明細書中における物性は、２５℃の大気雰囲気における値である。
（第１実施形態）
第１実施形態の半導体装置は、半導体層を有する半導体素子と、半導体素子上に配線層とを備える。以下、ＧａＮ系の半導体装置を例に説明するが、半導体素子はＧａＮ系以外の横型のトランジスタでもよい。
を備える。
図１は、第１実施形態の半導体装置１００の模式図である。図２～１２は、第１実施形態の半導体装置１００の模式断面図である。図２は、図１のＡ－Ａ’断面の部分断面図である。図３は、図１のＢ－Ｂ’断面の部分断面図である。図４は、図１のＣ－Ｃ’断面の部分断面図である。図５は、図１のＤ－Ｄ’断面の部分断面図である。図６は、図１のＥ－Ｅ’断面の部分断面図である。図７は、Ｆ－Ｆ’ 図１の断面の部分断面図である。図８は、図１のＧ－Ｇ’断面の部分断面図である。図９は、図１のＨ－Ｈ’断面の部分断面図である。図１０は、図１のＪ－Ｊ’断面の部分断面図である。図１１は、図１のＫ－Ｋ’断面の部分断面図である。図１２は、図２のＬ－Ｌ’断面を含む部分断面図である。断面図において、対象の部材の符号（例えば、図３であれば半導体装置１００）の右に断面位置を表している（例えば、図３であれば、１００（Ａ－Ａ’））。
半導体装置１００は、例えばＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。半導体装置１００には、トランジスタとして動作する素子領域とトランジスタとしては動作しない非素子領域がある。半導体装置１００において、図１の破線で区切った中央を含む領域が素子領域である。また、半導体装置１００において、図１の破線で区切った素子領域を挟む素子分離領域が存在するである。
図１の半導体装置１００は、半導体層１、第１絶縁膜２、第１電極３、第２電極４、第３電極５、第１フィールドプレート電極６、第２フィールドプレート電極７、第３フィールドプレート電極８、第２絶縁膜１１、第３絶縁膜９、第４絶縁膜１０、素子分離領域１２を含む。
半導体層１は、例えば、基板１Ａ、バッファ層１Ｂ、チャネル層１Ｃ（第１窒化物半導体層）、バリア層１Ｄ（第２窒化物半導体層）の順に積層し、素子領域と素子分離領域１２を含む。半導体層１のバリア層１Ｄの表面から素子分離領域１２が設けられている。半導体層１のチャネル層１Ｃ及びバリア層１Ｄの素子分離領域１２が設けられていない領域が素子領域である。
基板１Ａは、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１Ａ上に、バッファ層１Ｂが設けられる。バッファ層１Ｂは、基板１Ａとチャネル層１Ｃとの間の格子不整合を緩和する機能を備える。バッファ層１Ｂは、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
チャネル層１Ｃは、バッファ層１Ｂ上に設けられる。チャネル層１Ｃは電子走行層とも称される。チャネル層１Ｃは、例えば、アンドープの窒化アルミニウムガリウム（ＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１））である。チャネル層１Ｃは、より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層１Ｃの厚さは、例えば、０．１μｍ以上１０μｍ以下である。実施形態において厚さは、チャネル層１Ｃを含めチャネル層１Ｃとバリア層１Ｄの積層方向である第３方向（Ｚ方向）における各部材の長さ（高さ）である。
バリア層１Ｄは、チャネル層１Ｃ上に設けられる。バリア層１Ｄは電子供給層とも称される。バリア層１Ｄのバンドギャップは、チャネル層１Ｃのバンドギャップよりも大きい。バリア層１Ｄは、例えば、アンドープの窒化アルミニウムガリウム（ＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。バリア層１Ｄは、より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１Ｄの厚さは、例えば、２ｎｍ以上１００ｎｍ以下である。
チャネル層１Ｃとバリア層１Ｄとの間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成され半導体装置１００のキャリアとなる。
素子分離領域１２は、イオン注入により形成された高抵抗領域である。素子分離領域１２は、例えば、少なくともチャネル層１Ｃの内部にまで形成されている。素子分離を行なうイオン種としては、例えば、窒素やアルゴンなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０１４（ｉｏｎｓ／ｃｍ２）である。イオン注入を行なう加速エネルギーは、例えば、約１００ｋｅＶ以上２００ｋｅＶ以下である。素子分離領域１２が形成されている領域（素子分離領域１２と素子領域との境界）は、透過型電子顕微鏡（ＴＥＭ）などを用いた断面観察により確認ができる。
第１電極３は、第１方向（Ｘ方向）に延在した複数のフィンガーを有するゲート電極である。ゲート電極３の櫛形の各フィンガーが第１方向に延在し、各フィンガーが第２方向（Ｙ方向）に並んでいる。ゲート電極３は、チャネル層１Ｃ及びバリア層１Ｄの上に設けられた第１絶縁膜２上に設けられた電極である。ゲート電極３は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。ゲート電極３は、例えば、第１絶縁膜２上に直接的に接する。ゲート電極３は、第２電極４と第３電極５の間に設けられる。ゲート電極３又は第１フィールドプレート電極６が第１電極パッド（ゲート電極パッド）３Ａと接続している。第１フィールドプレート電極６が第１電極パッド３Ａと接続している場合、例えば、ゲート電極３は、フィンガー部分のみの形状を有している。
第１方向は、第２方向及び第３方向と交差する。第２方向は、第１方向及び第３方向と交差する。第１方向は、第２方向と第３方向がなす面と直交し、第２方向は、第１方向と第３方向がなす面と直交し、第３方向は、第１方向と第２方向がなす面と直交することが好ましい。
ゲート電極３は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極３とバリア層１Ｄの間には、第１絶縁膜２であるゲート絶縁膜を設け、半導体装置１００をＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴとすることができる。ゲート絶縁膜２は、第２電極４と第３電極５の間に設けられている。ゲート絶縁膜２は、例えば、酸化物又は酸窒化物である。ゲート絶縁膜２は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。ゲート絶縁膜２は、緻密な絶縁膜である。ゲート絶縁膜２は、第２絶縁膜１１よりも緻密な絶縁膜である。ゲート絶縁膜２の密度は、例えば、２ｇ／ｃｍ３以上３．１６ｇ／ｃｍ３以下であることが好ましい。ゲート絶縁膜２の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。
半導体装置１００は、第１フィールドプレート電極６を含むことが好ましい。フィールドプレート電極を設けることで電極への電界集中を緩和することができる。図１の破線で囲った部分が第１フィールドプレート電極６を表している。第１フィールドプレート電極６は、ゲート電極３と接続したゲートフィールドプレート電極である。
ゲートフィールドプレート電極６は、ゲート電極３上に設けられている。ゲートフィールドプレート電極６は、ゲート電極３と電気的及び直接的に接続している。ゲートフィールドプレート電極６は、例えば、ゲート電極３と接する柱状部分と柱状部分と接する板状部分を含み、段差が設けられている。板状部分とゲート電極３で柱状部分を挟んでいる。ゲートフィールドプレート電極６の板状部分の第２方向の幅は、ゲート電極３の第２方向の幅より長いことが好ましい。ゲートフィールドプレート電極６の柱状部分の第２方向の幅は、ゲート電極３の第２方向の幅より短いことが好ましい。ゲートフィールドプレート電極６と第３電極５の間には、ゲート電極３と接続する図示しない他のゲートフィールドプレート電極を設けることができる。ゲートフィールドプレート電極６（任意に用いられる図示しないゲートフィールドプレート電極も含む）の第３電極５側の端面は、第２方向において第２フィールドプレート電極７の第３電極５側の端面よりも第２電極４側に位置していることが好ましい。
第２電極４は、第１方向に延在した複数のフィンガーを有するソース電極である。ソース電極４の櫛形の各フィンガーが第１方向に延在し、各フィンガーが第２方向（Ｙ方向）に並んでいる。例えば、ソース電極４のフィンガーは、ゲート電極３のフィンガーに挟まれている。ソース電極４は、半導体層１上に設けられ、より具体的には、チャネル層１Ｃ及びバリア層１Ｄの上に設けられる。ソース電極４は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。例えば、ソース電極４又は第２フィールドプレート電極７が第２電極パッド（ソース電極パッド）４Ａと接続している。第２フィールドプレート電極７が第２電極パッド４Ａと接続している場合、例えば、ソース電極４は、フィンガー部分のみの形状を有している。
ソース電極４は、例えば、金属電極である。ソース電極４は、例えば、アルミニウムを主体とし、アルミニウムを５０ｗｔ％以上含むアルミニウム膜やチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極４と、バリア層１Ｄとの間はオーミックコンタクトであることが望ましい。
半導体装置１００は、第２フィールドプレート電極７を含むことが好ましい。フィールドプレート電極を設けることで電極への電界集中を緩和することができる。図１の二点長鎖線で囲った部分が第２フィールドプレート電極７を表している。第２フィールドプレート電極７は、ソース電極４と接続したソースフィールドプレート電極である。ソースフィールドプレート電極７は、ソース電極４が中間又は略中間に位置するように、ソース電極４、中間のソース電極４を挟むゲート電極３及びゲートフィールドプレート電極６を覆う様にこれらの上部に位置している。
第３電極５は、第１方向（Ｘ方向）に延在した複数のフィンガーを有するドレイン電極である。ドレイン電極５の櫛形の各フィンガーが第１方向に延在し、各フィンガーが第２方向（Ｙ方向）に並んでいる。ドレイン電極５のフィンガーは、ソース電極４のフィンガーとは逆向き、つまり、ソース電極４とドレイン電極５が向かい合うように設けられている。ドレイン電極５は、チャネル層１Ｃ及びバリア層１Ｄの上に設けられる。ドレイン電極５は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。ドレイン電極５は、例えば、バリア層１Ｄに接する。例えば、ドレイン電極５又は第３フィールドプレート電極８が第３電極パッド（ドレイン電極パッド）５Ａと接続している。第３フィールドプレート電極８が第３電極パッド５Ａと接続している場合、例えば、ドレイン電極５は、フィンガー部分のみの形状を有している。
ドレイン電極５は、例えば、金属電極である。ドレイン電極５は、例えば、アルミニウムを主体とし、アルミニウムを５０ｗｔ％以上含むアルミニウム膜やチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極５と、バリア層１Ｄとの間はオーミックコンタクトであることが望ましい。
ソース電極４とドレイン電極５との距離は、例えば、５μｍ以上３０μｍ以下である。
なお、ソース電極４及びドレイン電極５は、チャネル層１Ｃに直接的に接する構造とすることも可能である。
第２絶縁膜１１は、ゲート電極３と半導体層１との間に設けられた絶縁膜である。第２絶縁膜１１は、ドレイン電極５を第２方向に挟む。第２絶縁膜１１は、バッファ膜である。半導体層１の素子分離領域上から素子領域上の一部にまでバッファ膜１１が延在することが好ましい。バッファ膜１１は、素子分離領域１２の半導体層１とゲート電極３との間に設けられている。
バッファ膜１１は、例えば、酸化物又は酸窒化物である。バッファ膜１１は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。バッファ膜１１は、密度の低い絶縁膜である。バッファ膜１１は、ゲート絶縁膜２よりも密度が低い絶縁膜である。バッファ膜１１の密度は、例えば、２ｇ／ｃｍ３以上３ｇ／ｃｍ３以下であることが好ましい。バッファ膜１１の密度（ｇ／ｍ３）は、ゲート絶縁膜２の９５％以下であることが好ましい。また、バッファ膜１１の厚さは、ゲート絶縁膜２よりも厚く、例えば、２０ｎｍ以上５００ｎｍ以下である。
第３絶縁膜９は、層間絶縁膜である。第３絶縁膜９は、ゲート絶縁膜２と第４絶縁膜１０の間に設けられている。第３絶縁膜９は、ゲート電極３、ソース電極４及びドレイン電極５を被覆している。第３絶縁膜９は例えば、酸化物、窒化物である。第３絶縁膜９は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は高誘電率（high-k）材料などである。high-k材料としては、酸化ハフニウム（ＨｆＯ２）などが挙げられる。第３絶縁膜９は、密度の低い絶縁膜である。第３絶縁膜９は、ゲート絶縁膜２よりも密度が低い絶縁膜である。第３絶縁膜９の密度は、例えば、２ｇ／ｃｍ３以上３ｇ／ｃｍ３以下であることが好ましい。第３絶縁膜９の密度（ｇ／ｍ３）は、ゲート絶縁膜２の９５％以下であることが好ましい。また、第３絶縁膜９の厚さは、ゲート絶縁膜２よりも厚く、例えば、２０ｎｍ以上５００ｎｍ以下である。
第４絶縁膜１０は、層間絶縁膜である。第４絶縁膜１０は、第３絶縁膜９の上に設けられている。第４絶縁膜１０は、ゲートフィールドプレート電極６、ソース電極４及びドレイン電極５を被覆している。第４絶縁膜１０は例えば、酸化物、窒化物である。第４絶縁膜１０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は高誘電率（high-k）材料などである。high-k材料としては、酸化ハフニウム（ＨｆＯ２）などが挙げられる。第４絶縁膜１０は、密度の低い絶縁膜である。第４絶縁膜１０は、ゲート絶縁膜２よりも密度が低い絶縁膜である。第４絶縁膜１０の密度は、例えば、２ｇ／ｃｍ３以上３ｇ／ｃｍ３以下であることが好ましい。第４絶縁膜１０の密度（ｇ／ｍ３）は、ゲート絶縁膜２の９５％以下であることが好ましい。また、第４絶縁膜１０の厚さは、ゲート絶縁膜２よりも厚く、例えば、５０ｎｍ以上２０００ｎｍ以下である。
半導体層１、半導体領域の元素の種類、素子分離領域１２に注入された元素、元素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
次に、バッファ膜１１とその周辺に位置する層や領域について説明する。バッファ膜１１は、主に素子分離領域１２上に設けられている。半導体層１の素子領域と素子分離領域１２の境界では、ドレイン電極５近傍において素子領域の一部にもバッファ膜１１が設けられている。また、半導体層１の素子領域と素子分離領域１２の境界では、ゲート電極３近傍において素子領域側にはバッファ膜１１が設けられていない。また、半導体層１の素子領域と素子分離領域１２の境界では、ソース電極４近傍において素子領域側にはバッファ膜１１が設けられていない形態と、素子領域の一部にもバッファ膜１１が設けられている形態がある。
図２の断面図は、バッファ膜１１が存在しない素子領域に位置する断面を示している。そして、図３の断面図は、ドレイン電極５を挟むバッファ膜１１が存在する素子分離領域１２に近い素子領域に位置する断面を示している。素子領域と素子分離領域１２の境界までは図３と同様の断面が続いている。素子分離領域１２に入ると、図３の断面図の半導体層１の表面側に素子分離領域１２が現れる。そして、より素子分離領域１２の奥側の断面では、ゲート電極３の下面側及びソース電極４の側面側にもバッファ膜１１が設けられている。
ドレイン電極５のフィンガーの先端周辺の素子領域と素子分離領域１２の境界部分に電界が集中し易い。素子分離領域１２により半導体層１が劣化する恐れがあり、半導体層１の素子分離領域１２と素子分離領域１２と素子領域の境界近傍において、半導体層１そのものの耐圧が低下することがある。ゲート絶縁膜２を用いて素子分離領域１２を形成すると、素子分離領域１２上にゲート絶縁膜２が直接的に接続している形態となるが、この場合は素子分離領域１２の形成によってゲート絶縁膜２も劣化する恐れがあるため、素子領域と素子分離領域１２近傍のゲート絶縁膜２の絶縁性が低下することもある。そこで、ドレイン電極５のフィンガーの先端周辺の素子領域と素子分離領域１２の境界部分にバッファ膜１１を設けることで半導体層１上の絶縁膜の耐圧性を向上させて半導体装置１００の信頼性を高めることが好ましい。
電界集中し易い部分の耐圧を向上させるために図３の断面図に示すようにバッファ膜１１は、ドレイン電極５と接した側面を有し、バッファ膜１１のドレイン電極５と接した側面とは反対側の側面は、第２方向においてソースフィールドプレート電極７とドレインフィールドプレート電極８の間に位置することが好ましい。ドレイン電極５は、バッファ膜１１を介さずに半導体層１と接しているため、図４の断面図のように素子領域上及び素子分離領域１２上のドレイン電極５の半導体層１を向く面は、バッファ膜１１とは接しておらず、ドレイン電極５の端部の第１方向の面がバッファ膜１１と接している。また、ドレイン電極５のフィンガーの根元部分は、図９の断面図のように、ドレイン電極５と半導体層１の間にバッファ膜１１が設けられていない。
図１２の断面図に示すようにバッファ膜１１は素子領域上において、ドレイン電極５側の側面から第２方向に幅のある突出部を有している。従って、図５の断面図に示すように、バッファ膜１１が素子領域と素子分離領域１２の境界近傍において、素子領域上にもドレイン電極５の側面を挟んでいるバッファ膜１１が第３方向にドレインフィールドプレート電極８と重なっていることが好ましい。
バッファ膜１１がドレイン電極５を挟んでいてドレイン電極５と接した側面とは反対側の側面（図３中のＳ１）は、第２方向においてドレインフィールドプレート電極８のソースフィールドプレート電極７側の面（図３中のＳ２）からソースフィールドプレート電極７のドレインフィールドプレート電極８側の面（図３中のＳ３）までの間に位置している（バッファ膜１１のＳ１の面は、Ｓ２面の基準線（一点長鎖線）から破線の矢印方向にＳ３面の基準線（二点長鎖線）よりもＳ２面の基準線側に位置している）ことが好ましい。つまり、図５、６、１１の断面図に示すようにバッファ膜１１のドレイン電極５と接した側面とは反対側のバッファ膜１１がドレイン電極５を挟んでいてドレイン電極５と接した側面とは反対側の側面は、第３方向において、ソースフィールドプレート電極７にも重ならず、ドレインフィールドプレート電極８にも重ならないところに位置していることが好ましい。
より具体的には、バッファ膜１１がドレイン電極５を挟んでいてドレイン電極５と接した側面とは反対側の側面（図３中のＳ１）は、第２方向においてドレインフィールドプレート電極８のソースフィールドプレート電極７側の面（図３中のＳ２）からソースフィールドプレート電極７に向かって（破線矢印方向）０．１μｍ以上２０μｍ以下の場所に位置することが好ましい（バッファ膜１１のＳ１の面は、Ｓ２面の基準線（一点長鎖線）から破線の矢印方向にＳ３面の基準線（二点長鎖線）よりもＳ２面の基準線側に位置し、かつ、Ｓ２面の基準線から破線の矢印方向に０．１μｍ以上２０μｍ以下の距離の位置に存在する。）。バッファ膜１１のドレイン電極５と接した側面とは反対側の側面が第２方向においてドレイン電極５側に位置していると、耐圧が低下しやすい。そこで、バッファ膜１１がドレイン電極５を挟んでいてドレイン電極５と接した側面とは反対側の側面は、第２方向においてドレインフィールドプレート電極８のソースフィールドプレート電極７側の面からソースフィールドプレート電極７に向かって０．１μｍ以上１２μｍ以下の場所に位置することがより好ましい。
バッファ膜１１は、ドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界から素子領域方向（第１方向）に向かって０．１μｍ以上３．０μｍ以下の距離（図５のＬ１）の位置にまで設けられていることが好ましい。バッファ膜１１は、ドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界よりも素子領域側にバッファ膜１１が設けられていないと耐圧が向上しにくい。また、バッファ膜１１が素子領域に多く形成されると、実質的な素子領域が少なくなってしまう。バッファ膜１１は、ドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界から素子領域方向（第１方向）に向かって０．１μｍ以上０．５μｍ以下の距離の位置にまで設けられていることがより好ましい。
有効な素子領域を広くする観点から、バッファ膜１１は、少なくとも素子分離領域１２上においてドレイン電極５を挟み、ドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界から第１方向に向かって素子領域側に３．０μｍより離れた位置にはバッファ膜１１が設けられていない（バッファ膜１１がドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界から第１方向に向かって素子領域側にはみ出している長さは最大３．０μｍである）ことが好ましく、０．１μｍより離れた位置にはバッファ膜１１が設けられていない（バッファ膜１１がドレイン電極５を挟む部分において、素子領域と素子分離領域１２の境界から第１方向に向かって素子領域側にはみ出している長さは最大０．１μｍである）ことが好ましい。ドレイン電極５と半導体層１の間でバッファ膜１１が設けられていない部分は、ドレイン電極５が半導体層１と接している。
図７及び１０の断面図に示すようにバッファ膜１１は、素子領域上の半導体層１とゲート電極３の下のゲート絶縁膜２との間には設けられていないことが好ましい。図７はゲート電極３のフィンガーの根元部分の断面図である。図１０は、ゲート電極３のフィンガーの先端部分の断面図である。図７及び１０の断面図は、ゲートフィールドプレート電極６の柱状部分を含まない位置の断面を表している。半導体層１とゲート電極３の下のゲート絶縁膜２との間でバッファ膜１１が設けられていない部分において、ゲート絶縁膜２と半導体層１が接している。
素子領域上の半導体層１とゲート電極３の下のゲート絶縁膜２との間には設けられている場合、半導体装置１００がノーマリーオフ型であると素子分離領域１２近傍において半導体装置１００がオフになりにくくなってしまう。バッファ膜１１によってゲートがオフできないと素子分離領域１２近傍でリークしてしまうため、素子領域上のゲート電極３の下にはバッファ膜１１が設けられていないことが好ましい。上記観点に基づき半導体装置１００の信頼性を向上させる観点から、半導体層１とゲート電極３の下のゲート絶縁膜２との間のバッファ膜１１は、素子領域と素子分離領域１２の境界から素子分離領域１２側に第１方向に向かって０．１μｍ以上３．０μｍ以下の距離の位置にまで設けられていない（素子領域と素子分離領域１２の境界から半導体層１とゲート電極３の下のゲート絶縁膜２との間のバッファ膜１１までの距離（図７のＬ２）が０．１μｍ以上３．０μｍ以下である）ことが好ましく、０．１μｍ以上０．５μｍ以下の距離の位置にまで設けられていない（素子領域と素子分離領域１２の境界から半導体層１とゲート電極３の下のゲート絶縁膜２との間のバッファ膜１１までの距離（図７のＬ２）が０．１μｍ以上０．５μｍ以下である）ことがより好ましい。
また、バッファ膜１１は、少なくとも素子分離領域１２上においてソース電極４のフィンガーの根元部分と先端部分を挟んでいる。図８、図１１、図１２の断面図に示すように、半導体層１の素子分離領域１２上において、ソース電極４と半導体層１の間にはバッファ膜１１は設けられていない。
次に、図１３から図２９の工程断面図を参照して半導体装置１００の製造方法について説明する。半導体装置１００の製造方法は、半導体層１にバッファ膜１１を形成する工程と、バッファ膜１１が形成された半導体層１にバッファ膜１１を介して素子分離領域１２を形成する工程と、バッファ膜１１をパターニングする工程と、パターニングしたバッファ膜１１上及び半導体層１上にゲート絶縁膜２を形成する工程と、ゲート絶縁膜２及びバッファ膜１１上にゲート電極３を形成する工程と、第３絶縁膜９を形成する工程と、半導体層１上の絶縁膜を開口する工程と、ソース電極４、ドレイン電極５及びゲートフィールドプレート電極６を形成する工程と、第４絶縁膜１０を形成する工程と、ソース電極４及びドレイン電極５上の絶縁膜を開口する工程と、ソースフィールドプレート電極７及びドレインフィールドプレート電極８を形成する工程とを含む。工程断面図において、対象の部材の符号（例えば、図１５であれば部材１０１）の右に断面位置を表している（例えば、図５であれば、１００（Ｌ－Ｌ’））。
まず、半導体層１にバッファ膜１１を形成する工程は、半導体層１のバリア層１Ｄ上に例えばＰＥ－ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法でバッファ膜１１を成膜することを含む。ＰＥ－ＣＶＤ法で絶縁膜を形成するため、低密度な絶縁膜を形成することができる。
バッファ膜１１が形成された半導体層１にバッファ膜１１を介して素子分離領域１２を形成する工程は、バッファ膜１１を成膜した部材の半導体層１の表面に窒素やアルゴンをイオン注入することを含む。イオン注入は、バッファ膜１１の表面上から行なう。イオン注入を行なう加速エネルギーは、例えば、約１００ｋｅＶ以上２００ｋｅＶ以下である。イオン注入を行なうことでバッファ膜１１が劣化し、バッファ膜１１そのものの耐圧が低下する。ゲート絶縁膜２を介して素子分離領域１２を形成しないため、素子分離領域１２の形成に伴うゲート絶縁膜２の劣化が生じ無いことが半導体装置１００の信頼性の向上の観点から好ましい。
バッファ膜１１が形成された半導体層１にバッファ膜１１を介して素子分離領域１２を形成する工程を行なうことで、図１３、１４、１５の半導体装置の工程断面図に示す部材１０１が得られる。図１３は、図１のＡ－Ａ’断面の位置に相当する部材１０１の部分断面図である。図１４は、図１のＣ－Ｃ’、Ｄ－Ｄ’、Ｅ－Ｅ’、Ｆ－Ｆ’、Ｇ－Ｇ’断面の位置に相当する部材１０１の部分断面図である。図１５は、図２のＬ－Ｌ’断面の位置に相当する部材１０１の部分断面図である。
部材１０１は、バッファ膜１１のパターニング前であるため、図１５に示すように素子領域上を含む半導体層１の全面にバッファ膜１１が形成されている。従って、Ａ－Ａ’断面の位置に相当する部分断面図においてもバッファ膜１１が設けられている。そして、Ｃ－Ｃ’、Ｄ－Ｄ’、Ｅ－Ｅ’、Ｆ－Ｆ’、Ｇ－Ｇ’断面の位置に相当するいずれの部分断面図も同様である。
バッファ膜１１をパターニングする工程は、例えば、マスクを用いてバッファ膜１１の一部を除去する。素子領域上においては、ドレイン電極５を挟む部分とバッファ膜１１挟まれるドレイン電極５が形成される部分のバッファ膜１１が残るように、ドレイン電極５を挟む部分とバッファ膜１１挟まれるドレイン電極５が形成される部分を除いて素子分離領域１２上の一部のバッファ膜１１を除去する。このパターニングによって、ドレイン電極５を挟む部分とゲート電極３側が凹んでいるバッファ膜１１の形状が形作られる。
バッファ膜１１のパターニングは、ゲート電極３とソース電極４が形成される部分とその周辺が素子分離領域１２の一部まで半導体層１が露出し、ドレイン電極５が形成される部分とその周辺が素子領域の一部まで半導体層１が露出するように行なわれる。
パターニングしたバッファ膜１１上及び半導体層１上にゲート絶縁膜２を形成する工程は、バッファ膜１１上及びパターニングによって露出した半導体層１上に例えばＬＰ－ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法でゲート絶縁膜２を形成することを含む。かかる工程によって、図１６から図１９の工程断面図に示す部材１０２が得られる。素子分離領域１２の形成後にバッファ膜１１をパターニングし、ゲート絶縁膜２を介して素子分離領域１２を形成しないため、製造された半導体装置１００においても素子分離領域１２のイオン注入による欠陥がゲート絶縁膜２に生じておらず、耐圧の観点から好ましい。
図１６は、図１のＡ－Ａ’断面の位置に相当する部材１０２の部分断面図である。図１７は、図１のＣ－Ｃ’、Ｄ－Ｄ’断面の位置に相当する部材１０２の部分断面図である。図１８は、図１のＥ－Ｅ’、Ｆ－Ｆ’、Ｇ－Ｇ’断面の位置に相当する部材１０２の部分断面図である。図１９は、図２のＬ－Ｌ’断面の位置に相当する部材１０２の部分断面図である。
ゲート電極３が形成される部分は、バッファ膜１１のパターニングによって素子分離領域１２の一部にまで半導体層１の面が露出しているために、半導体層１上に直接ゲート絶縁膜２が形成される。また、パターニングによって残ったバッファ膜１１の上にもゲート絶縁膜２が形成される。
上記のようにバッファ膜１１のパターニングが行なわれるため、図１７に示すように図１３のバッファ膜１１がゲート絶縁膜２に置き換えられ、バッファ膜１１が設けられている位置が異なる図１７と図１８の断面図のように加工される。従って、バッファ膜１１とゲート絶縁膜２の第１方向と第２方向がなす面の形状は、図１９の断面図のようにドレイン電極５が形成される部分では素子領域上にもバッファ膜１１が形成されていて、それ以外のゲート電極３及びソース電極４となる周辺部分は素子領域上にはバッファ膜１１が形成されておらず素子領域と素子分離領域１２の境界から素子分離領域１２側に凹んだ形状になる。
ゲート絶縁膜２及びバッファ膜１１上にゲート電極３を形成する工程は、ゲート絶縁膜２及びバッファ膜１１上にゲート電極３の金属を成膜し、ゲート電極３のパターニングを行なうことが含まれる。
第３絶縁膜９を形成する工程は、ゲート電極３が形成された部材のゲート絶縁膜２及びゲート電極３上に第３絶縁膜を形成することを含む。そして、ゲート絶縁膜２及びゲート電極３が第３絶縁膜９で覆われた図２０から図２２の工程断面図に示す部材１０３が得られる。第３絶縁膜９は、例えば、例えばＰＥ－ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法で低密度な絶縁膜を形成する。
図２０は、図１のＡ－Ａ’断面の位置に相当する部材１０３の部分断面図である。図２１は、図１のＣ－Ｃ’、Ｄ－Ｄ’断面の位置に相当する部材１０３の部分断面図である。図２２は、図１のＦ－Ｆ’断面の位置に相当する部材１０２の部分断面図である。
部材１０３は、ゲート電極３が形成される位置を除き、例えば図２１に示すように部材１０２のゲート絶縁膜２上に第３絶縁膜９が形成されている。そして、ゲート電極３が形成された部分は、図２２に示すようにゲート電極３をゲート絶縁膜２と第３絶縁膜９で挟んでいる。
半導体層１上の絶縁膜を開口する工程は、ソース電極４、ドレイン電極５及びゲートフィールドプレート電極６を形成するために、バッファ膜１１、ゲート絶縁膜２及び第３絶縁膜９の一部を除去することを含む。ソース電極４及びドレイン電極５の形状に合わせ、半導体層１の表面が露出するようにバッファ膜１１、ゲート絶縁膜２及び第３絶縁膜９の一部を除去し、ゲートフィールドプレート電極６の柱状部分の形状に合わせ、ゲート電極３の表面が露出するように第３絶縁膜９の一部を除去する。そして、半導体層１上の絶縁膜が一部開口した図２３から図２６の工程断面図に示す部材１０４が得られる。
図２３は、図１のＡ－Ａ’断面の位置に相当する部材１０４の部分断面図である。図２４は、図１のＣ－Ｃ’断面の位置に相当する部材１０４の部分断面図である。図２５は、図１のＧ－Ｇ’断面の位置に相当する部材１０４の部分断面図である。図２６は、図２のＬ－Ｌ’断面の位置に相当する部材１０４の部分断面図である。
部材１０４のゲートフィールドプレート電極６の柱状部分が形成される領域において、図２３の断面図に示すように、第１方向に延び、底面にゲート電極３が露出している溝が形成されている。
部材１０４のソース電極４及びドレイン電極５が形成される領域において、素子領域上ではバッファ膜１１とゲート絶縁膜２は除去されて、底面に半導体層１が露出した溝が形成されている。また、例えば図２４の断面図に示すように部材１０４のソース電極４とドレイン電極５が形成される領域において、素子分離領域１２上フィンガーの先端部分がバッファ膜１１とゲート絶縁膜２と接するようにバッファ膜１１とゲート絶縁膜２が一部残残っている。例えば図２５の断面図に示すようにフィンガーの根元部分もソース電極４とドレイン電極５の形状に合わせてソース電極４とドレイン電極５の端の側面がバッファ膜１１及びゲート絶縁膜２と接するようにバッファ膜１１及びゲート絶縁膜２が除去されている。図２６の断面図に示すように、部材１０４のソース電極４及びドレイン電極５が形成される領域は、半導体層１の面が露出している。
ソース電極４、ドレイン電極５及びゲートフィールドプレート電極６を形成する工程は、半導体層１上の絶縁膜を開口する工程で開口した部分と第３絶縁膜９上にソース電極４、ドレイン電極５及びゲートフィールドプレート電極６の金属を成膜し、各電極形状に合わせてパターニングをすることを含む。そして、ソース電極４、ドレイン電極５及びゲートフィールドプレート電極６が形成された図２７から図２９の工程断面図に示す部材１０５が得られる。
図２７は、図１のＡ－Ａ’断面の位置に相当する部材１０５の部分断面図である。図２８は、図１のＣ－Ｃ’断面の位置に相当する部材１０５の部分断面図である。図２９は、図１のＧ－Ｇ’断面の位置に相当する部材１０５の部分断面図である。図２７に示すように部材１０５は、部材１０４の溝にソース電極４、ドレイン電極５及びゲートフィールドプレート電極６が形成されている。フィンガーの先端部分においては、例えば、図２８に示すようにドレイン電極５が露出している半導体層１上と第３絶縁膜９上の一部にも形成されている。また、例えば図２９に示すようにソース電極４が露出している半導体層１上に形成されている。
第４絶縁膜１０を形成する工程は、ソース電極４、ドレイン電極５、ゲートフィールドプレート電極６及び第３絶縁膜９上に第４絶縁膜１０を成膜することを含む。第４絶縁膜１０は、例えば、例えばＰＥ－ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法で低密度な絶縁膜を形成する。
ソース電極４及びドレイン電極５上の絶縁膜を開口する工程は、ソースフィールドプレート電極７及びドレインフィールドプレート電極８を形成するために、第４絶縁膜１０の一部を除去することを含む。ソースフィールドプレート電極７の柱状部分の形状に合わせ、ソース電極４の表面が露出するように第４絶縁膜１０の一部を除去して、底面にソース電極４が露出した溝を形成する。また、ドレインフィールドプレート電極８の柱状部分の形状に合わせ、ドレイン電極５の表面が露出するように第４絶縁膜１０の一部を除去して、底面にドレイン電極５が露出した溝を形成する。
ソースフィールドプレート電極７及びドレインフィールドプレート電極８を形成する工程は、ソース電極４及びドレイン電極５上の絶縁膜を開口する工程で開口した部分と第４絶縁膜１０上にソースフィールドプレート電極７及びドレインフィールドプレート電極８の金属を成膜し、各電極形状に合わせてパターニングをすることを含む。例えば、上記に説明した方法によって、半導体装置１００を製造することができる。
（第２実施形態）
第２実施形態の半導体装置は、第１実施形態の半導体装置１００の変形例である。図３０に第２実施形態の半導体装置２００の模式図を示す。図３１は、図３０のＭ－Ｍ’断面の位置に相当する半導体装置２００の部分断面図である。図３２は、図３１のＮ－Ｎ’断面の位置に相当する半導体装置２００の部分断面図である。図３０に図示していないゲートフィールドプレート電極６、ソースフィールドプレート電極７及びドレインフィールドプレート電極８がそれぞれゲート電極パッド３Ａ、ソース電極パッド４Ａ及びドレイン電極パッド５Ａと接続している。
第２実施形態の半導体装置２００は、ゲート電極３、ソース電極４、ドレイン電極５が櫛形ではなく、フィンガー電極が複数並んだ形態である。
第２実施形態の半導体装置２００において、ソース電極４においても、バッファ膜１１がドレイン電極５と同様に挟んでいる。ソース電極４側もバッファ膜１１で挟むことで、ソース－ドレイン間の耐圧をさらに高め、半導体装置２００の耐圧が向上し、装置の信頼性がより向上する。
ソース電極４を挟むバッファ膜１１は、第１方向においてゲート電極３の下のバッファ膜１１と同じ位置から素子領域と素子分離領域１２の境界から素子領域方向（第１方向）に向かって０．１μｍ以上３．０μｍ以下の距離の位置にまで設けられていることが好ましく、０．１μｍ以上０．５μｍ以下の距離の位置にまで設けられていることが好ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００ 半導体装置
２００ 半導体装置
１ 半導体層
２ ゲート絶縁膜（第１絶縁膜）
３ ゲート電極（第１電極）
４ ソース電極（第２電極）
５ ドレイン電極（第３電極）
６ 第１フィールドプレート電極（ゲートフィールドプレート電極）
７ 第１フィールドプレート電極（ゲートフィールドプレート電極）
８ 第１フィールドプレート電極（ゲートフィールドプレート電極）
９ 第３絶縁膜（層間絶縁膜）
１０ 第４絶縁膜（層間絶縁膜）
１１ バッファ膜（第２絶縁膜）
１２ 素子分離領域

Claims (8)

  1. 素子領域と素子分離領域を有する半導体層と、
    前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、第１方向に延在する第１電極と、
    前記半導体層上に設けられ、前記第１方向と交差する第２方向に並び、前記第１方向に延在する第２電極と、
    前記半導体層上に設けられ、前記第２方向に並び、前記第１方向に延在する第３電極と、
    前記第１絶縁膜と前記半導体層との間に設けられ、前記第３電極を前記第２方向に挟む第２絶縁膜と、
    前記第１電極上に設けられ、前記第１電極と接続した第１フィールドプレート電極と、
    前記第１フィールドプレート電極上に設けられ、前記第２電極と接続した第２フィールドプレート電極と、
    前記第３電極上に設けられ、前記第３電極と接続した第３フィールドプレート電極と、を備え、
    前記素子分離領域上から前記素子領域上の一部にまで前記第２絶縁膜が延在する半導体装置。
  2. 前記第２絶縁膜は、前記素子領域上の前記半導体層と前記第１電極の下の前記第１絶縁膜との間には設けられていない請求項１に記載の半導体装置。
  3. 前記第２絶縁膜は、前記素子分離領域の前記半導体層と前記第１電極の間に設けられている請求項１又は２に記載の半導体装置。
  4. 前記第２絶縁膜は前記第３電極と接した側面を有し、
    前記第２絶縁膜の前記第３電極と接した側面とは反対側の側面は、前記第２方向において前記第２フィールドプレート電極と前記第３フィールドプレート電極の間に位置する請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第２絶縁膜は前記第３電極と接した側面を有し、
    前記第２絶縁膜の前記第３電極と接した側面とは反対側の側面は、前記第２方向において前記第３フィールドプレート電極の前記第２フィールドプレート電極側の面から前記第２フィールドプレート電極に向かって０．１μｍ以上２０μｍ以下の場所に位置する請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第２絶縁膜の厚さは２０ｎｍ以上５００ｎｍ以下である請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第１絶縁膜の密度（ｇ／ｃｍ３）は、前記第２絶縁膜の密度（ｇ／ｃｍ３）よりも高い請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第２絶縁膜は、前記第３電極を挟む部分において、前記素子領域と前記素子分離領域の境界から前記素子領域側に０．１μｍ以上３．０μｍ以下の距離の位置にまで設けられていて、
    前記第２絶縁膜は、前記素子分離領域上で前記素子領域と前記素子分離領域の境界から前記素子分離領域側に０．１μｍ以上３．０μｍ以下の距離の位置にまで前記半導体層と前記第１電極の下の前記第１絶縁膜との間には設けられていない請求項１ないし７のいずれか１項に記載の半導体装置。
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