WO2024116739A1 - 窒化物半導体デバイスおよびその製造方法 - Google Patents

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semiconductor device
nitride semiconductor
semiconductor layer
layer
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直生 鳥居
浩之 半田
大輔 柴田
聡之 田村
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パナソニックホールディングス株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • This disclosure relates to nitride semiconductor devices and methods for manufacturing the same.
  • Nitride semiconductors such as GaN (gallium nitride) are wide-gap semiconductors with a large band gap, and have the advantage of a large dielectric breakdown field and a high electron saturation drift velocity compared to compound semiconductors such as GaAs (gallium arsenide) or Si (silicon) semiconductors.
  • GaAs gallium arsenide
  • Si silicon
  • the band gaps of GaN and AlN (aluminum nitride) are 3.4 eV and 6.2 eV, respectively, at room temperature. For this reason, research and development is being conducted on power transistors that use nitride semiconductors, which are advantageous for achieving high output and high voltage resistance.
  • Patent Document 1 discloses a vertical FET (Field Effect Transistor) that includes a GaN-based semiconductor layer.
  • Patent Document 1 has an issue of low operational reliability, as the device may not turn on normally under certain device operating conditions. There is also an issue with the off characteristics, in that leakage current increases when the device is off.
  • the present disclosure therefore provides a nitride semiconductor device with high operational reliability and improved off-characteristics, and a method for manufacturing the same.
  • a nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type disposed above the substrate, a second semiconductor layer of a second conductivity type disposed above the first semiconductor layer, a third semiconductor layer including a channel and at least a portion of which is disposed above the second semiconductor layer, a gate electrode disposed above the first semiconductor layer, the gate electrode overlapping a first opening that penetrates the second semiconductor layer to reach the first semiconductor layer in a planar view, a source electrode disposed apart from the gate electrode, a drain electrode disposed below the substrate, a first insulating film that is disposed above the gate electrode and contains nitride as a main component, and a groove provided at an end of the nitride semiconductor device, a second insulating film that is disposed so as to cover a side surface of the groove that penetrates the first insulating film and the second semiconductor layer to reach the first semiconductor layer, and an end of the first insulating film coincides with an end of the groove
  • the nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type disposed above the substrate, a second semiconductor layer of a second conductivity type disposed above the first semiconductor layer, a third semiconductor layer including a channel and at least a portion of which is disposed above the second semiconductor layer, a gate electrode disposed above the first semiconductor layer, the gate electrode overlapping in a plan view with a first opening that penetrates the second semiconductor layer to reach the first semiconductor layer, and a source electrode disposed spaced apart from the gate electrode.
  • the method includes forming a first insulating film containing nitride as a main component above the gate electrode, forming a groove that penetrates the first insulating film and the second semiconductor layer to reach the first semiconductor layer at the end of the nitride semiconductor device, and forming a second insulating film to cover the side surface of the groove, and the end of the first insulating film coincides with the end of the groove in a plan view, or is located within a range inside the end of the groove and outside the portion of the source electrode that is located at the outermost periphery.
  • the present disclosure makes it possible to provide a nitride semiconductor device with high operational reliability and improved off-characteristics, and a method for manufacturing the same.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view of the nitride semiconductor device according to the first embodiment.
  • FIG. 3 is a flowchart showing a method for manufacturing a nitride semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view of a nitride semiconductor device according to the second embodiment.
  • FIG. 5 is a flowchart showing a method for manufacturing a nitride semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view of a nitride semiconductor device according to the first modification.
  • FIG. 7 is a cross-sectional view of a nitride semiconductor device according to the second modification.
  • FIG. 8 is a cross-sectional view of a nitride semiconductor device according to the third modification.
  • FIG. 9 is a cross-sectional view of a nitride semiconductor device according to the fourth modification.
  • FIG. 10 is a cross-sectional view of a nitride semiconductor device according to the fifth modification.
  • An insulating film is formed between the gate electrode and the field plate of the transistor section of the nitride semiconductor device disclosed in Patent Document 1.
  • a part of the p-type semiconductor layer and the n-type semiconductor layer is removed to expose the side section of the pn junction interface.
  • An insulating film is formed so as to cover the surface of the exposed n-type semiconductor layer and the side section of the pn junction interface.
  • the insulating film of the transistor section and the insulating film of the termination section are formed simultaneously, and for example, a silicon nitride (SiN) film formed by a plasma chemical vapor deposition (CVD) method or a silicon oxide (SiO 2 ) film formed by a spin coating method is used.
  • SiN silicon nitride
  • CVD plasma chemical vapor deposition
  • SiO 2 silicon oxide
  • the spin-coating method is used for forming SiO 2 films, etc.
  • the SiO 2 film formed by the spin-coating method is highly amorphous and is prone to unintended charge generation in the film.
  • the transistor section of a nitride semiconductor device if an insulating film in which charge is generated exists between the field plate connected to the source electrode and the gate electrode, it becomes difficult to apply the gate potential normally. As a result, switching problems such as the device not turning on normally occur depending on the device driving conditions.
  • the present disclosure provides a nitride semiconductor device and a manufacturing method thereof that improves off-characteristics by suppressing the increase in leakage current, and has high operational reliability by suppressing switching issues.
  • the nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type disposed above the substrate, a second semiconductor layer of a second conductivity type disposed above the first semiconductor layer, a third semiconductor layer including a channel and at least a portion of which is disposed above the second semiconductor layer, a gate electrode disposed above the first semiconductor layer, the gate electrode overlapping a first opening that penetrates the second semiconductor layer to reach the first semiconductor layer in a plan view, a source electrode disposed apart from the gate electrode, a drain electrode disposed below the substrate, a first insulating film that is disposed above the gate electrode and contains nitride as a main component, and a groove provided at the end of the nitride semiconductor device, a second insulating film that is disposed so as to cover the side of the groove that penetrates the first insulating film and the second semiconductor layer to reach the first semiconductor layer, and the end of the first insulating film coincides with the end of the groove in
  • the first insulating film which contains nitride as a main component, has high crystallinity, and the generation of charges in the film is suppressed. This makes it possible to suppress deterioration of switching characteristics and improve operational reliability.
  • the groove portion can be formed in the termination portion. This makes it possible to suppress damage to the pn junction interface exposed in the groove portion when forming the first insulating film. This makes it possible to suppress leakage current in the termination portion when the device is off, thereby improving the off characteristics. In this way, according to this aspect, a nitride semiconductor device with high operational reliability and improved off characteristics can be realized.
  • the nitride semiconductor device is, for example, the nitride semiconductor device according to the first aspect, further comprising a fourth semiconductor layer disposed above the second semiconductor layer, the third semiconductor layer including a plurality of semiconductor films having different bandgaps, the channel being a two-dimensional electron gas generated at the interface between the plurality of semiconductor films, the first opening penetrating the fourth semiconductor layer, and a portion of the third semiconductor layer being disposed along the inner surface between the inner surface of the first opening and the gate electrode.
  • the nitride semiconductor device according to the third aspect of the present disclosure is, for example, the nitride semiconductor device according to the second aspect, further comprising a fifth semiconductor layer of the second conductivity type disposed between the third semiconductor layer and the gate electrode.
  • the nitride semiconductor device according to the fourth aspect of the present disclosure is, for example, the nitride semiconductor device according to the first aspect, further comprising a gate insulating film disposed along the inner surface of the first opening between the inner surface of the first opening and the gate electrode, and the first opening penetrates the third semiconductor layer.
  • the film thickness of the first insulating film is substantially uniform.
  • a first insulating film with a uniform thickness and high crystallinity can be formed by a plasma CVD method.
  • the first insulating film can also be easily made thicker, further improving the reliability of nitride semiconductor devices.
  • a nitride semiconductor device is, for example, a nitride semiconductor device according to any one of the first to fifth aspects, in which the second insulating film is disposed above the first insulating film and overlaps the gate electrode in a planar view.
  • the nitride semiconductor device according to the seventh aspect of the present disclosure is, for example, the nitride semiconductor device according to the sixth aspect, in which the film thickness of the second insulating film is different between the portion disposed in the groove portion and the portion overlapping the gate electrode in a planar view.
  • the second insulating film can be formed by a method that is less likely to damage the pn junction interface, such as spin coating. This makes it possible to suppress the leakage current when the device is off, improving the off characteristics.
  • the nitride semiconductor device according to the eighth aspect of the present disclosure is, for example, a nitride semiconductor device according to any one of the first to seventh aspects, in which the first insulating film has a single layer structure of SiN or a multilayer structure in which SiN is disposed as the bottom layer.
  • a nitride semiconductor device is, for example, the nitride semiconductor device according to the first aspect, wherein the second insulating film has a single layer structure or a multilayer structure including a film selected from the group consisting of SiN , SiO2 , HfO2 , Al2O3 , ZrO2 , AlN, HfON and ZrON.
  • the nitride semiconductor device is, for example, a nitride semiconductor device according to the first to ninth aspects, further comprising a source wiring disposed above the first insulating film, penetrating the first insulating film and connected to the source electrode, and a third insulating film disposed above the source wiring.
  • the nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type arranged above the substrate, a second semiconductor layer of a second conductivity type arranged above the first semiconductor layer, a third semiconductor layer including a channel and at least a portion of which is arranged above the second semiconductor layer, a gate electrode arranged above the first semiconductor layer, the gate electrode overlapping in a plan view with a first opening that penetrates the second semiconductor layer to reach the first semiconductor layer, a source electrode arranged at a distance from the gate electrode, and a gate electrode formed on the substrate. and a drain electrode disposed below the plate.
  • the method for manufacturing the nitride semiconductor device includes the steps of forming a first insulating film containing nitride as a main component above the gate electrode, forming a groove that penetrates the first insulating film and the second semiconductor layer to reach the first semiconductor layer at the end of the nitride semiconductor device, and forming a second insulating film to cover the side surface of the groove, and the end of the first insulating film coincides with the end of the groove in a plan view, or is located within a range inside the end of the groove and outside the portion of the source electrode that is located at the outermost periphery.
  • the first insulating film which contains nitride as a main component, has high crystallinity, and the generation of charges in the film is suppressed. This makes it possible to suppress deterioration of switching characteristics and improve operational reliability.
  • the groove portion in the termination portion is formed after the first insulating film is formed, damage to the pn junction interface exposed in the groove portion when forming the first insulating film can be suppressed. This makes it possible to suppress leakage current in the termination portion when the device is off, thereby improving the off characteristics. In this way, a nitride semiconductor device can be manufactured that has high operational reliability and improved off characteristics.
  • the method for manufacturing a nitride semiconductor device according to the twelfth aspect of the present disclosure is, for example, the method for manufacturing a nitride semiconductor device according to the eleventh aspect, in which the step of forming the first insulating film forms the first insulating film by a plasma CVD method.
  • the method for manufacturing a nitride semiconductor device according to the thirteenth aspect of the present disclosure is, for example, the method for manufacturing a nitride semiconductor device according to the eleventh or twelfth aspect, in which the step of forming the second insulating film forms the second insulating film by a spin coating method.
  • the pn junction interface exposed on the side of the groove is less likely to be damaged, and the leakage current during off-state can be suppressed, improving the off-state characteristics.
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales of each figure do not necessarily match.
  • the same reference numerals are used for substantially the same configuration, and duplicate explanations are omitted or simplified.
  • the x-axis, y-axis, and z-axis represent the three axes of a three-dimensional Cartesian coordinate system.
  • the x-axis and y-axis are directions parallel to a first side of the rectangle and a second side perpendicular to the first side.
  • the z-axis is the thickness direction of the substrate.
  • the "thickness direction" of the substrate refers to the direction perpendicular to the main surface of the substrate.
  • the thickness direction is the same as the stacking direction of the semiconductor layers, and is also referred to as the "vertical direction.”
  • the direction parallel to the main surface of the substrate may also be referred to as the "horizontal direction.”
  • the side of the substrate on which the gate electrode and source electrode are provided (positive side of the z-axis) is considered to be the "upper” or “upper side”
  • the side of the substrate on which the drain electrode is provided (negative side of the z-axis) is considered to be the "lower” or “lower side”.
  • the terms “above” and “below” do not refer to the upward (vertically upward) and downward (vertically downward) directions in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in a stacked configuration. Furthermore, the terms “above” and “below” are not only used when two components are arranged with a gap between them and another component is present between them, but also when two components are arranged in close contact with each other and are in contact with each other.
  • planar view refers to a view perpendicular to the main surface of the substrate of the nitride semiconductor device, i.e., a view of the main surface of the substrate from the front.
  • ordinal numbers such as “first” and “second” do not refer to the number or order of components, unless otherwise specified, but are used for the purpose of avoiding confusion between and distinguishing between components of the same type.
  • AlGaN refers to ternary mixed crystal Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • multi-element mixed crystals are abbreviated by the arrangement of the symbols of the respective constituent elements, for example, AlInN, GaInN, etc.
  • Al x Ga 1-x-y In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x+y ⁇ 1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device 1 according to this embodiment.
  • FIG. 2 is a plan view of a nitride semiconductor device 1 according to this embodiment.
  • FIG. 1 shows a cross section taken along line I-I in FIG. 2. Note that FIG. 1 shows a schematic separation between a transistor portion 2 and a termination portion 3.
  • the nitride semiconductor device 1 includes a transistor section 2 and a termination section 3.
  • the nitride semiconductor device 1 includes a substrate 10, a drift layer 12, a first underlayer 14, a second underlayer 16, a gate opening 20, a semiconductor multilayer film 21, a threshold adjustment layer 28, a source opening 30, a source electrode 32, a gate electrode 34, a drain electrode 36, a first insulating film 42, a second insulating film 44, a source wiring 46, and a third insulating film 48.
  • the semiconductor multilayer film 21 is a laminate of an electron transit layer 22 and an electron supply layer 24, and includes a two-dimensional electron gas (2DEG) 26 as a channel region.
  • the nitride semiconductor device 1 also includes a groove portion 40 provided in the termination section 3.
  • the transistor portion 2 is a region that includes a FET, and is a region that includes the center of the nitride semiconductor device 1, as shown in FIG. 2.
  • the transistor portion 2 is a portion that becomes a current path between the source and drain when the transistor portion 2 is on.
  • the transistor portion 2 is a region in which the second underlayer 16, the gate opening 20, the semiconductor multilayer film 21, the threshold adjustment layer 28, the source electrode 32, and the gate electrode 34 are arranged in a plan view.
  • a plurality of source electrodes 32 each having a shape elongated in one direction in plan view are arranged in a stripe pattern, and a gate electrode 34, a threshold adjustment layer 28, and a gate opening 20 are arranged between adjacent source electrodes 32.
  • a plurality of source electrodes 32 each having a hexagonal shape in plan view may be arranged so as to fill a plane with gaps between them.
  • the termination section 3 is a region other than the transistor section 2, and is provided in a ring shape surrounding the transistor section 2.
  • the termination section 3 is a portion that does not become a current path between the source and drain when on.
  • the termination section 3 can be considered as a region outside the outermost portion of the source electrode 32.
  • the second underlayer 16, gate opening 20, semiconductor multilayer film 21, threshold adjustment layer 28, source electrode 32, and gate electrode 34 are not arranged in the termination section 3.
  • the second underlayer 16, semiconductor multilayer film 21, and threshold adjustment layer 28 may be arranged in the termination section 3 as long as they are electrically isolated from the source electrode 32. Even in this case, the groove portion 40 reaches at least the drift layer 12.
  • the nitride semiconductor device 1 is a device having a stacked structure of semiconductor layers containing nitride semiconductors such as GaN and AlGaN as the main components.
  • a contains B as the main component means that the content of B in A is 50% or more.
  • the nitride semiconductor device 1 has a heterostructure of an AlGaN film and a GaN film.
  • spontaneous polarization or piezoelectric polarization on the (0001) plane generates a high concentration of two-dimensional electron gas 26 at the heterointerface. Therefore, even in an undoped state, the interface has a characteristic of having a sheet carrier concentration of 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the nitride semiconductor device 1 is a field effect transistor (FET) that uses a two-dimensional electron gas 26 generated at the AlGaN/GaN heterointerface as a channel.
  • FET field effect transistor
  • the nitride semiconductor device 1 is a so-called vertical FET.
  • the nitride semiconductor device 1 is a normally-off type FET.
  • the source electrode 32 is grounded (i.e., the potential is 0 V), and a positive potential is applied to the drain electrode 36.
  • the potential applied to the drain electrode 36 is, for example, not limited to, 100 V or more and 1200 V or less.
  • 0 V or a negative potential for example, -5 V
  • a positive potential for example, +5 V
  • the nitride semiconductor device 1 may be a normally-on type FET.
  • composition Each of the components of the nitride semiconductor device 1 will be described in detail below.
  • the substrate 10 is made of a nitride semiconductor, and has a first main surface 10a and a second main surface 10b facing each other as shown in FIG. 1.
  • the first main surface 10a is the main surface (upper surface) on the side on which the drift layer 12 is formed. Specifically, the first main surface 10a approximately coincides with the c-plane.
  • the second main surface 10b is the main surface (lower surface) on the side on which the drain electrode 36 is formed.
  • the planar shape of the substrate 10 is, for example, rectangular, but is not limited to this.
  • the substrate 10 is, for example, a substrate made of n + type GaN having a thickness of 300 ⁇ m and a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 .
  • the n type and p type indicate the conductivity type of the semiconductor.
  • the n + type represents a state in which a semiconductor is doped with a high concentration of n-type dopants, that is, a so-called heavy dope.
  • the n ⁇ type represents a state in which a semiconductor is doped with a low concentration of n-type dopants, that is, a so-called light dope.
  • the n type, n + type, and n ⁇ type are examples of the first conductivity type.
  • the p type, p + type, and p ⁇ type are examples of the second conductivity type.
  • the second conductivity type is a conductivity type of the opposite polarity to the first conductivity type.
  • the substrate 10 does not have to be a nitride semiconductor substrate.
  • the substrate 10 may be a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a zinc oxide (ZnO) substrate.
  • the drift layer 12 is an example of a first conductivity type first nitride semiconductor layer disposed above the substrate 10.
  • the drift layer 12 is, for example, a film made of n - type GaN with a thickness of 8 ⁇ m.
  • the donor concentration of the drift layer 12 is, for example, in the range of 1 ⁇ 10 15 cm -3 to 1 ⁇ 10 17 cm -3 , for example, 1 ⁇ 10 16 cm -3 .
  • the carbon concentration (C concentration) of the drift layer 12 is in the range of 1 ⁇ 10 15 cm -3 to 2 ⁇ 10 17 cm -3 .
  • the drift layer 12 is provided, for example, in contact with the first main surface 10a of the substrate 10.
  • the drift layer 12 is formed on the first main surface 10a of the substrate 10 by crystal growth, for example, by metal organic vapor phase epitaxy (MOVPE) or hydride vapor phase epitaxy (HVPE).
  • MOVPE metal organic vapor phase epitaxy
  • HVPE hydride vapor phase epitaxy
  • the first underlayer 14 is an example of a second conductive type second nitride semiconductor layer disposed above the drift layer 12.
  • the first underlayer 14 is, for example, a film made of p-type GaN having a thickness of 400 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the first underlayer 14 is provided in contact with the upper surface of the drift layer 12.
  • the first underlayer 14 is formed on the drift layer 12 by crystal growth, for example, by MOVPE method, HVPE method, or the like.
  • the first underlayer 14 may be formed by injecting magnesium (Mg) into a formed undoped GaN film. The undoping will be described later.
  • the first underlayer 14 suppresses leakage current between the source electrode 32 and the drain electrode 36.
  • a reverse voltage is applied to the pn junction formed by the first underlayer 14 and the drift layer 12, specifically when the drain electrode 36 has a higher potential than the source electrode 32, a depletion layer extends to the drift layer 12.
  • the drain electrode 36 has a higher potential than the source electrode 32, except in the case of reverse conduction. This allows the nitride semiconductor device 1 to withstand high voltages.
  • the first underlayer 14 is in contact with the source electrode 32. Therefore, the first underlayer 14 is fixed at the same potential as the source electrode 32.
  • the second underlayer 16 is an example of a fourth nitride semiconductor layer disposed above the first underlayer 14.
  • the second underlayer 16 is a high-resistance layer having a higher resistance than the first underlayer 14.
  • the second underlayer 16 is formed of an insulating or semi-insulating nitride semiconductor.
  • the second underlayer 16 is, for example, a film made of undoped GaN with a thickness of 200 nm.
  • the second underlayer 16 is provided in contact with the first underlayer 14.
  • the second underlayer 16 is formed on the first underlayer 14 by crystal growth, for example, by MOVPE, HVPE, or the like.
  • the second underlayer 16 is doped with carbon (C). Specifically, the carbon concentration of the second underlayer 16 is higher than the carbon concentration of the first underlayer 14.
  • the second underlayer 16 may contain silicon (Si) or oxygen (O) that is mixed in during film formation.
  • the carbon concentration of the second underlayer 16 is higher than the silicon concentration (Si concentration) or oxygen concentration (O concentration).
  • the carbon concentration of the second underlayer 16 is, for example, 3 ⁇ 10 17 cm ⁇ 3 or more, but may also be 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the silicon concentration or oxygen concentration of the second underlayer 16 is, for example, 5 ⁇ 10 16 cm ⁇ 3 or less, but may also be 2 ⁇ 10 16 cm ⁇ 3 or less.
  • the second underlayer 16 may be formed by ion implantation of magnesium (Mg), iron (Fe), boron (B), or the like, in addition to carbon. Other ion species may also be used as long as they can increase the resistance of GaN.
  • the nitride semiconductor device 1 does not include the second underlayer 16, a parasitic npn structure consisting of the electron transit layer 22, the p-type first underlayer 14, and the n-type drift layer 12, i.e., a parasitic bipolar transistor, will exist between the source electrode 32 and the drain electrode 36. Therefore, when the nitride semiconductor device 1 is in the off state, if a current flows through the p-type first underlayer 14, the parasitic bipolar transistor will be turned on, which may reduce the breakdown voltage of the nitride semiconductor device 1. In this case, the nitride semiconductor device 1 is likely to malfunction.
  • the high-resistance second underlayer 16 is provided, which suppresses the formation of a parasitic npn structure and suppresses malfunction of the nitride semiconductor device 1.
  • the second underlayer 16 may be disposed below the first underlayer 14 and between the drift layer 12. Alternatively, the second underlayer 16 may be disposed either above or below the first underlayer 14.
  • a layer for suppressing the diffusion of p-type impurities such as Mg from the first underlayer 14 may be provided on the upper surface of the second underlayer 16.
  • a layer for suppressing the diffusion of p-type impurities such as Mg from the first underlayer 14 may be provided on the upper surface of the second underlayer 16.
  • an AlGaN layer having a thickness of 20 nm may be provided on the second underlayer 16.
  • the gate opening 20 is an example of a first opening that penetrates the first underlayer 14 and reaches the drift layer 12.
  • the gate opening 20 penetrates both the second underlayer 16 and the first underlayer 14.
  • the bottom 20a of the gate opening 20 is part of the upper surface of the drift layer 12. As shown in FIG. 1, the bottom 20a is located below the lower surface of the first underlayer 14. The lower surface of the first underlayer 14 corresponds to the interface between the first underlayer 14 and the drift layer 12.
  • the bottom 20a is, for example, parallel to the first main surface 10a of the substrate 10.
  • the gate opening 20 is formed so that the opening area increases as it is farther away from the substrate 10. Specifically, the sidewall 20b of the gate opening 20 is inclined at an angle. As shown in FIG. 1, the cross-sectional shape of the gate opening 20 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angle of the sidewall 20b relative to the bottom 20a is, for example, in the range of 30° to 45°.
  • the smaller the inclination angle the closer the sidewall 20b is to the c-plane, which improves the film quality of the electron transit layer 22 and other layers formed along the sidewall 20b by crystal regrowth.
  • the larger the inclination angle the more the gate opening 20 is prevented from becoming too large, which allows the nitride semiconductor device 1 to be made smaller.
  • the semiconductor multilayer film 21 is an example of a third nitride semiconductor layer that includes a channel and at least a portion of which is disposed above the first underlayer 14. Specifically, the semiconductor multilayer film 21 includes multiple semiconductor films with different bandgaps. The two-dimensional electron gas 26 that is generated at the interface between the multiple semiconductor films is the channel. The channel refers to at least a portion of the current path formed between the source and drain.
  • a portion of the semiconductor multilayer film 21 is disposed along the inner surface of the gate opening 20 between the inner surface of the gate opening 20 and the gate electrode 34. Another portion of the semiconductor multilayer film 21 is disposed above the second underlayer 16.
  • the semiconductor multilayer film 21 is a laminated film of an electron transit layer 22 and an electron supply layer 24.
  • the electron transit layer 22 and the electron supply layer 24 are examples of multiple semiconductor films with different band gaps.
  • the electron transit layer 22 is an example of a first regrown layer provided along the inner surface of the gate opening 20. Specifically, a part of the electron transit layer 22 is provided along the bottom 20a and sidewall 20b of the gate opening 20, and the other part of the electron transit layer 22 is provided on the upper surface of the second underlayer 16.
  • the electron transit layer 22 is, for example, a film made of undoped GaN with a thickness of 150 nm. Note that the electron transit layer 22 does not have to be undoped, and may be made n-type by, for example, Si doping.
  • the electron transit layer 22 is in contact with the drift layer 12 at the bottom 20a and sidewall 20b of the gate opening 20.
  • the electron transit layer 22 is in contact with the end faces of the first underlayer 14 and the second underlayer 16 at the sidewall 20b of the gate opening 20. Furthermore, the electron transit layer 22 is in contact with the top surface of the second underlayer 16.
  • the electron transit layer 22 is formed by crystal regrowth after the gate opening 20 is formed.
  • the electron transit layer 22 has a channel region. Specifically, a two-dimensional electron gas 26 is generated near the interface between the electron transit layer 22 and the electron supply layer 24.
  • the two-dimensional electron gas 26 functions as a channel for the electron transit layer 22.
  • the two-dimensional electron gas 26 is diagrammatically shown by a dashed line.
  • the two-dimensional electron gas 26 is bent along the interface between the electron transit layer 22 and the electron supply layer 24, i.e., along the inner surface of the gate opening 20.
  • an AlN film with a thickness of about 1 nm may be provided as a second regrown layer between the electron transit layer 22 and the electron supply layer 24.
  • the AlN film can suppress alloy scattering and improve the mobility of the channel.
  • the electron supply layer 24 is an example of a third regrowth layer provided along the inner surface of the gate opening 20.
  • the electron transit layer 22 and the electron supply layer 24 are provided in this order from the substrate 10 side.
  • the electron supply layer 24 is formed with a shape that follows the upper surface of the electron transit layer 22 and has a substantially uniform thickness.
  • the electron supply layer 24 is, for example, a film made of undoped AlGaN with a thickness of 50 nm.
  • the electron supply layer 24 is formed by crystal regrowth following the process of forming the electron transit layer 22.
  • the electron supply layer 24 has a larger band gap than the electron transit layer 22. Therefore, an AlGaN/GaN heterointerface is formed between the electron supply layer 24 and the electron transit layer 22. This generates a two-dimensional electron gas 26 in the electron transit layer 22.
  • the electron supply layer 24 supplies electrons to a channel region (i.e., two-dimensional electron gas 26) formed in the electron transit layer 22.
  • the threshold adjustment layer 28 is an example of a fourth nitride semiconductor layer of the second conductivity type disposed between the semiconductor multilayer film 21 and the gate electrode 34. Specifically, the threshold adjustment layer 28 is provided between the gate electrode 34 and the electron supply layer 24. The threshold adjustment layer 28 is formed with a shape that conforms to the upper surface of the electron supply layer 24 and with a substantially uniform thickness.
  • the threshold adjustment layer 28 is, for example, a nitride semiconductor layer made of p-type GaN or AlGaN having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the threshold adjustment layer 28 is formed by regrowth using the MOVPE method or the HVPE method following the step of forming the electron supply layer 24, and then patterning.
  • the threshold adjustment layer 28 By providing the threshold adjustment layer 28, the potential of the conduction band edge of the channel portion is raised. This makes it possible to increase the threshold voltage of the nitride semiconductor device 1. This allows the nitride semiconductor device 1 to be realized as a normally-off type FET. In other words, when a potential of 0 V is applied to the gate electrode 34, the nitride semiconductor device 1 can be turned off. Note that the threshold adjustment layer 28 does not necessarily have to be provided.
  • the source opening 30 is an example of a second opening that penetrates the semiconductor multilayer film 21 and the second underlayer 16 to reach the first underlayer 14 at a position away from the gate opening 20.
  • the source opening 30 is located at a position away from the gate electrode 34 in a plan view.
  • the bottom 30a of the source opening 30 is part of the upper surface of the first underlayer 14. As shown in FIG. 1, the bottom 30a is located below the lower surface of the second underlayer 16. The lower surface of the second underlayer 16 corresponds to the interface between the second underlayer 16 and the first underlayer 14. The bottom 30a is, for example, parallel to the first major surface 10a of the substrate 10.
  • the source opening 30 is formed so that the opening area is constant regardless of the distance from the substrate 10. Specifically, the sidewall 30b of the source opening 30 is perpendicular to the bottom 30a. In other words, the cross-sectional shape of the source opening 30 is rectangular.
  • the source opening 30 may be formed so that the opening area increases as it moves away from the substrate 10.
  • the sidewall 30b of the source opening 30 may be inclined obliquely.
  • the cross-sectional shape of the source opening 30 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angle of the sidewall 30b with respect to the bottom 30a may be, for example, in the range of 30° to 60°.
  • the inclination angle of the sidewall 30b of the source opening 30 may be larger than the inclination angle of the sidewall 20b of the gate opening 20.
  • the inclination of the sidewall 30b at an angle increases the contact area between the source electrode 32 and the electron transit layer 22 (two-dimensional electron gas 26), making it easier to make an ohmic connection.
  • the two-dimensional electron gas 26 is exposed to the sidewall 30b of the source opening 30, and is connected to the source electrode 32 at the exposed portion.
  • the source electrode 32 is disposed at a distance from the gate electrode 34.
  • the source electrode 32 is provided along the inner surface of the source opening 30.
  • the source electrode 32 is connected to each of the electron supply layer 24, the electron transit layer 22, and the first underlayer 14.
  • the source electrode 32 is ohmically connected to each of the electron transit layer 22 and the electron supply layer 24.
  • the source electrode 32 is in direct contact with the two-dimensional electron gas 26 at the sidewall 30b. This makes it possible to reduce the contact resistance between the source electrode 32 and the two-dimensional electron gas 26 (channel).
  • the source electrode 32 is formed using a conductive material such as a metal.
  • the material of the source electrode 32 may be, for example, Ti/Al, which is ohmic-connected to the n-type GaN layer by heat treatment.
  • the source electrode 32 is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition.
  • the gate electrode 34 is disposed above the threshold adjustment layer 28 and overlaps the gate opening 20 in a plan view. Specifically, the gate electrode 34 is provided in contact with the upper surface of the threshold adjustment layer 28 so as to cover the gate opening 20.
  • the gate electrode 34 is formed, for example, with a shape that conforms to the upper surface of the threshold adjustment layer 28 and with a substantially uniform film thickness. Alternatively, the gate electrode 34 may be formed so as to fill a recess in the upper surface of the threshold adjustment layer 28.
  • the gate electrode 34 is formed using a conductive material such as a metal.
  • the gate electrode 34 is formed using palladium (Pd).
  • the material of the gate electrode 34 may be a material that is ohmic-connected to the p-type GaN layer, such as nickel (Ni)-based material, tungsten silicide (WSi), or gold (Au).
  • the gate electrode 34 is formed by patterning a conductive film formed by, for example, sputtering or deposition after the threshold adjustment layer 28 is formed, after the source opening 30 is formed, or after the source electrode 32 is formed.
  • the drain electrode 36 is disposed below the substrate 10. Specifically, the drain electrode 36 is provided on the opposite side to the drift layer 12. More specifically, the drain electrode 36 is provided in contact with the second main surface 10b of the substrate 10.
  • the drain electrode 36 is formed using a conductive material such as a metal. As with the material of the source electrode 32, the material for the drain electrode 36 may be a material that forms an ohmic connection with the n-type GaN layer, such as Ti/Al.
  • the drain electrode 36 is formed, for example, by patterning a conductive film formed by sputtering or vapor deposition.
  • the second underlayer 16, the semiconductor multilayer film 21, and the threshold adjustment layer 28 are not provided in the termination portion 3.
  • the second underlayer 16, the semiconductor multilayer film 21, and the threshold adjustment layer 28 in the termination portion 3 are removed simultaneously with the formation of the source opening 30.
  • the upper surface of the first underlayer 14 is located at the same height as the bottom portion 30a of the source opening 30. Note that "the same height” means that the distance from the first main surface 10a of the substrate 10 is the same.
  • the termination portion 3 has a groove portion 40.
  • the groove portion 40 is an isolation trench for partitioning and isolating the transistor portion 2.
  • the groove portion 40 penetrates the first insulating film 42 and the first base layer 14 to reach the drift layer 12.
  • the groove portion 40 has a bottom portion 40a and a sidewall 40b.
  • the groove portion 40 is a step portion having a sidewall 40b only on the transistor portion 2 side.
  • the bottom portion 40a of the groove portion 40 is connected to the end face of the nitride semiconductor device 1.
  • the groove portion 40 is provided in a ring shape surrounding the transistor portion 2.
  • the bottom 40a of the groove 40 is part of the upper surface of the drift layer 12. As shown in FIG. 1, the bottom 40a is located below the lower surface of the first underlayer 14. The bottom 40a is, for example, parallel to the first major surface 10a of the substrate 10.
  • the groove 40 may reach the substrate 10. That is, the bottom 40a of the groove 40 may be the first main surface 10a of the substrate 10. By maximizing the depth of the groove 40, the leakage current can be further reduced.
  • the first insulating film 42 is disposed above the gate electrode 34. Specifically, the first insulating film 42 covers almost the entire area of the transistor section 2, and has an end disposed in the termination section 3.
  • the first insulating film 42 is provided with a contact hole 43 for exposing the source electrode 32.
  • the first insulating film 42 contacts and covers each of the gate electrode 34, the threshold adjustment layer 28, and the electron supply layer 24.
  • the first insulating film 42 is provided so as not to expose electrodes and semiconductor layers other than the source electrode 32 exposed in the contact hole 43.
  • the end of the first insulating film 42 coincides with the end of the groove portion 40 in a plan view.
  • the end (end face) of the first insulating film 42 and the end (end face) of the first underlayer 14 are continuous in a cross-sectional view, forming the side wall 40b of the groove portion 40.
  • the first insulating film 42 does not cover the end face of the first underlayer 14.
  • the first insulating film 42 contains nitride as its main component.
  • the first insulating film 42 is an insulating film formed by plasma CVD and contains nitride, which is an inorganic material, as its main component.
  • the first insulating film 42 has a single-layer structure of SiN (silicon nitride). SiN has high crystallinity and can suppress the generation of unintended charges in the film. This makes it possible to suppress one of the problems, the phenomenon of normal switching under specific driving conditions. This can increase the reliability of the operation of the nitride semiconductor device 1.
  • the thickness of the first insulating film 42 formed by the plasma CVD method is substantially uniform.
  • substantially uniform means that there is sufficiently little variation in the thickness from one location to another. For example, when the thickness is measured at 10 different locations, the difference between the measured values and the average value is ⁇ 10% or less.
  • the second insulating film 44 is arranged in the termination portion 3 so as to cover the side surface of the groove portion 40.
  • the interface between the n-type drift layer 12 and the p-type first underlayer 14, i.e., the end of the pn junction interface, is exposed on the side surface of the groove portion 40 (specifically, the side wall 40b).
  • the pn junction interface is exposed when the groove portion 40 is formed.
  • the second insulating film 44 covers the pn junction interface exposed on the side wall 40b of the groove portion 40.
  • the second insulating film 44 is disposed above the first insulating film 42 in the termination portion 3. Specifically, the second insulating film 44 contacts and covers the end faces and top surface of the first insulating film 42.
  • the second insulating film 44 has a single-layer structure including a film selected from the group consisting of SiN, SiO 2 , HfO 2 , Al 2 O 3 , ZrO 2 , AlN, HfON, and ZrON.
  • the second insulating film 44 is formed by a method that causes less damage to the semiconductor surface, such as the atomic layer deposition (ALD) method. Therefore, damage to the pn junction interface of the sidewall 40b of the groove portion 40 can be suppressed.
  • the film thickness of the second insulating film 44 formed by the ALD method is substantially uniform.
  • the second insulating film 44 is a SiN film formed by the ALD method.
  • the second insulating film 44 is denser than the first insulating film 42, i.e., has a higher film density.
  • the film thickness of the second insulating film 44 formed by the ALD method is smaller than the film thickness of the first insulating film 42.
  • the source wiring 46 is disposed above the first insulating film 42.
  • the source wiring 46 is provided so as to cover the first insulating film 42 and the second insulating film 44.
  • the source wiring 46 penetrates the first insulating film 42 and is connected to the source electrode 32.
  • the source wiring 46 is provided so as to fill the contact hole 43, and electrically connects the multiple source electrodes 32 to each other.
  • the source wiring 46 is formed using a conductive material such as a metal.
  • the source wiring 46 may be made of the same material as the source electrode 32.
  • the source wiring 46 is also provided in the termination portion 3. Specifically, the source wiring 46 is formed so as to cover the second insulating film 44 in the termination portion 3. More specifically, in a plan view, the source wiring 46 overlaps with the groove portion 40. When a source potential is supplied, the source wiring 46 functions as a field plate. This makes it possible to reduce the electric field applied to the pn junction interface in the termination portion 3, thereby suppressing an increase in leakage current when the device is off.
  • the third insulating film 48 is disposed above the source wiring 46. Specifically, the third insulating film 48 covers almost the entire area of the transistor section 2, and an end portion is disposed in the termination section 3. The third insulating film 48 contacts and covers the upper surface of the source wiring 46 and the upper surface of the second insulating film 44 in the portion where the source wiring 46 is not provided.
  • the third insulating film 48 may be an insulating film containing an inorganic material as a main component, for example, the third insulating film 48 has a single layer structure or a multilayer structure including a film selected from the group consisting of SiN, SiO2 , HfO2, Al2O3 , ZrO2 , AlN , HfON, and ZrON.
  • the third insulating film 48 is a so-called surface protection film.
  • the provision of the third insulating film 48 can prevent the intrusion of moisture and dust. This can increase the reliability of the nitride semiconductor device 1.
  • the end of the third insulating film 48 may be located in a position in the termination portion 3 so as to cover the end of the second insulating film 44. That is, the end face of the third insulating film 48 may cover the end face of the source wiring 46 and a part of the upper surface of the second insulating film 44.
  • the third insulating film 48 may be located on the outer periphery side of the end face of the source wiring 46 in a plan view.
  • the end of the second insulating film 44 can be covered by the third insulating film 48 so as not to be exposed.
  • the effect of suppressing the intrusion of moisture can be further improved. This further increases the reliability of the nitride semiconductor device 1.
  • Fig. 3 is a flowchart showing the method for manufacturing the nitride semiconductor device 1 according to the present embodiment.
  • a nitride semiconductor is crystal-grown on the first main surface 10a of the substrate 10 (S10). Specifically, n - type GaN (drift layer 12), p-type GaN (first underlayer 14), and undoped GaN (second underlayer 16) are successively formed in this order by crystal growth.
  • the crystal growth is performed by an epitaxial growth method such as MOVPE or HVPE. Impurities may be doped into each layer by ion implantation after the crystal growth.
  • the gate opening 20 is formed (S12). Specifically, the gate opening 20 is formed by removing a portion of each of the second underlayer 16 and the first underlayer 14 so as to partially expose the drift layer 12. At this time, by removing a surface portion of the drift layer 12 by a predetermined thickness, for example 300 nm, the bottom 20a of the gate opening 20 is formed below the underside of the first underlayer 14.
  • the second underlayer 16 and the first underlayer 14 are removed by applying and patterning a resist, and then dry etching. Specifically, the resist is patterned and then baked, so that the edges of the resist are inclined. Dry etching is then performed to form a gate opening 20 with an inclined sidewall 20b, with the shape of the resist being transferred.
  • crystal regrowth of the nitride semiconductor is performed (S14). Specifically, undoped GaN (electron transit layer 22), undoped AlGaN (electron supply layer 24), and p-type GaN or AlGaN (threshold adjustment layer 28) are formed successively in this order by crystal growth (regrowth). Crystal growth is performed by an epitaxial growth method such as MOVPE or HVPE. By performing crystal regrowth after forming the gate opening 20, a semiconductor film can be formed with a uniform thickness along the inner surface of the gate opening 20.
  • a source opening 30 is formed at a position away from the gate opening 20 (S16). Specifically, following the crystal regrowth step (S14), the threshold adjustment layer 28, the electron supply layer 24, the electron transit layer 22, and the second underlayer 16 are etched to expose the first underlayer 14 in a region different from the gate opening 20. At this time, the surface portion of the first underlayer 14 is also removed, so that the bottom 30a of the source opening 30 is formed below the underside of the second underlayer 16.
  • the source opening 30 is formed into a predetermined shape by, for example, patterning using photolithography and dry etching.
  • the threshold adjustment layer 28 is removed to a larger extent than the source opening 30 so as not to come into contact with the source electrode 32 formed in the source opening 30. This exposes the portion of the upper surface of the electron supply layer 24 near the source opening 30.
  • the threshold adjustment layer 28 the electron supply layer 24, the electron transit layer 22, and the second underlayer 16 are also removed by etching in the termination portion 3. This exposes the upper surface of the first underlayer 14 in the termination portion 3.
  • the electrodes of the transistor portion 2 are formed (S18). Specifically, the source electrode 32, the gate electrode 34, and the drain electrode 36 are formed. Note that the drain electrode 36 may be formed in a separate process. For example, the drain electrode 36 may be formed in a process after the third insulating film 48 is formed. Either the source electrode 32 or the gate electrode 34 may be formed first.
  • Each electrode is formed by depositing a conductive film using a method such as sputtering or vapor deposition, and then patterning the deposited conductive film. The patterning is performed by etching or lift-off, etc.
  • a first insulating film 42 is formed above the gate electrode 34 (S20). Specifically, the first insulating film 42 is formed by a plasma CVD method. The first insulating film 42 is formed over the entire surface so as to cover all of the components formed on the first main surface 10a side of the substrate 10, such as the gate electrode 34 and the source electrode 32. The first insulating film 42 may also be formed by a sputtering method.
  • a groove portion 40 is formed in the termination portion 3 (S22). Specifically, after forming the first insulating film 42, the first insulating film 42 and the first underlayer 14 are removed so that a part of the drift layer 12 is exposed in the termination portion 3, thereby forming the groove portion 40. At this time, the surface portion of the drift layer 12 may also be removed. The first insulating film 42 and the first underlayer 14 are removed by applying and patterning a resist, and by dry etching.
  • a second insulating film 44 is formed so as to cover the side surfaces of the groove portion 40 (S24). Specifically, the second insulating film 44 is formed by the ALD method. The second insulating film 44 is formed over the entire surface so as to cover all of the components formed on the first main surface 10a side of the substrate 10, such as the groove portion 40 and the first insulating film 42. The second insulating film 44 may be formed by a spin coating method, as will be described in detail later.
  • contact holes 43 are formed (S26). Specifically, a portion of the second insulating film 44 located in the transistor portion 2 is removed, and further, a portion of the first insulating film 42 is removed so as to expose at least a portion of the source electrode 32. Only the portion of the first insulating film 42 that overlaps the source electrode 32 is removed. The second insulating film 44 and the first insulating film 42 are removed by patterning using photolithography, dry etching, or the like.
  • step S24 the second insulating film 44 is formed in the contact hole 43.
  • step S26 the second insulating film 44 formed in the contact hole 43 is removed to expose the source electrode 32.
  • the source wiring 46 is formed (S28). Specifically, a conductive film is formed over the entire surface so as to cover all of the components formed on the first main surface 10a of the substrate 10, such as the second insulating film 44 and the first insulating film 42.
  • the conductive film is formed by, for example, a sputtering method or a vapor deposition method.
  • the source wiring 46 is formed by patterning the formed conductive film. The patterning is performed by etching, lift-off, or the like.
  • the third insulating film 48 is formed (S30). Specifically, the third insulating film 48 is formed over the entire surface so as to cover all of the components formed on the first main surface 10a side of the substrate 10, such as the source wiring 46.
  • the third insulating film 48 is formed by a method such as plasma CVD, spin coating, or ALD.
  • the nitride semiconductor device 1 shown in Figures 1 and 2 can be manufactured.
  • the formation of the groove portion 40 (S22) is performed after the formation of the first insulating film 42 (S20). Therefore, on the sidewall 40b of the groove portion 40, the pn junction interface between the drift layer 12 and the first underlayer 14 is exposed in a process after the formation of the first insulating film 42.
  • the plasma CVD method or sputtering method used to form the first insulating film 42 is likely to cause process damage to the underlying layer during film formation. Therefore, when the first insulating film 42 is formed in the groove portion 40, the pn junction interface exposed to the sidewall 40b may be deteriorated due to process damage.
  • the groove portion 40 can be formed after the first insulating film 42 is formed, so that process damage during the formation of the first insulating film 42 can be eliminated. Therefore, damage during the formation of the first insulating film 42 can be prevented from entering the pn junction interface.
  • the second insulating film 44 is formed by a method that causes less damage, such as the ALD method.
  • a nitride semiconductor device 1 with improved off characteristics can be realized.
  • the second embodiment differs from the first embodiment mainly in the arrangement of the semiconductor multilayer film.
  • the following description will focus on the differences from the first embodiment, and the description of the commonalities will be omitted or simplified.
  • Fig. 4 is a cross-sectional view of a nitride semiconductor device 101 according to the present embodiment.
  • the nitride semiconductor device 101 differs from the nitride semiconductor device 1 shown in FIG. 1 in that it has a gate opening 120, a channel layer 121, and a gate insulating film 128 instead of the gate opening 20, the semiconductor multilayer film 21, and the threshold adjustment layer 28.
  • the channel layer 121 is an example of a third nitride semiconductor layer that includes a channel and at least a portion of which is disposed above the first underlayer 14. Specifically, the channel layer 121 contacts and covers the upper surface of the first underlayer 14.
  • the channel layer 121 is, for example, an n-type GaN layer.
  • the channel layer 121 contains a large amount of n-type impurities and has a low resistance.
  • the channel layer 121 is formed continuously by crystal growth using a method such as MOVPE or HVPE, following the formation of the drift layer 12 and the first underlayer 14. Impurities may be doped into the channel layer 121 by ion implantation after the crystal growth.
  • the gate opening 120 is an example of a first opening, and penetrates the channel layer 121. Specifically, the gate opening 120 penetrates the electron supply layer 124, the electron transit layer 122, and the first underlayer 14 to reach the drift layer 12. The bottom 120a of the gate opening 120 is part of the upper surface of the drift layer 12.
  • the bottom 120a is located below the bottom surface of the first underlayer 14.
  • the bottom surface of the first underlayer 14 corresponds to the interface between the first underlayer 14 and the drift layer 12.
  • the bottom 120a is, for example, parallel to the first main surface 10a of the substrate 10.
  • the gate opening 120 is formed so that the opening area is constant regardless of the distance from the substrate 10. Specifically, the sidewall 120b of the gate opening 120 is perpendicular to the bottom 120a. In other words, the cross-sectional shape of the gate opening 120 is rectangular.
  • the gate opening 120 may be formed so that the opening area increases as it is farther from the substrate 10, similar to the gate opening 20 of the first embodiment.
  • the sidewall 120b of the gate opening 120 may be inclined obliquely.
  • the cross-sectional shape of the gate opening 120 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the gate insulating film 128 is disposed along the inner surface of the gate opening 120 between the inner surface of the gate opening 120 and the gate electrode 34. Specifically, the gate insulating film 128 and the gate electrode 34 are provided in this order along the inner surface of the gate opening 120. More specifically, a portion of the gate insulating film 128 is provided along the bottom 120a and sidewall 120b of the gate opening 120. The other portion of the gate insulating film 128 is provided on the upper surface of the electron supply layer 124. The gate insulating film 128 is in contact with the end faces of the first underlayer 14, the electron transit layer 122, and the electron supply layer 124 at the sidewall 120b of the gate opening 120.
  • the gate insulating film 128 is, for example, an insulating oxide film such as SiO 2 , SiN, or Al 2 O 3.
  • the gate insulating film 128 may have a single-layer structure or a multilayer structure.
  • the nitride semiconductor device 101 When a predetermined voltage is applied to the gate electrode 34, an inversion region inverted to n-type is formed near the end face of the p-type first underlayer 14 that contacts the gate insulating film 128. This inversion region functions as a channel, establishing electrical continuity between the electron transit layer 122 and the drift layer 12, allowing a current to flow between the source electrode 32 and the drain electrode 36.
  • the nitride semiconductor device 101 according to this embodiment is capable of operating in the same manner as a so-called MOSFET.
  • the first insulating film 42 is also an insulating film formed by, for example, a plasma CVD method, and containing nitride, which is an inorganic material, as its main component.
  • the first insulating film 42 has a single-layer structure of SiN. This makes it possible to suppress one of the problems, that is, the phenomenon of failure to switch normally under specific driving conditions. This makes it possible to increase the reliability of the operation of the nitride semiconductor device 101.
  • the end of the first insulating film 42 coincides with the end of the groove portion 40 in a plan view. Specifically, since the groove portion 40 is formed after the first insulating film 42 is formed, deterioration of the pn junction interface exposed on the sidewall 40b of the groove portion 40 can be suppressed. Therefore, an increase in leakage current during off-state can be suppressed, and off-state characteristics can be improved.
  • the nitride semiconductor device 101 may include multiple semiconductor films with different bandgaps, as in the first embodiment.
  • the nitride semiconductor device 101 may include a semiconductor multilayer film that includes an AlGaN layer and a GaN layer, and that includes a two-dimensional electron gas 26 generated near the AlGaN/GaN heterointerface as a channel.
  • Fig. 5 is a flowchart showing the method for manufacturing the nitride semiconductor device 101 according to this embodiment. The following description will focus on differences from the method for manufacturing the nitride semiconductor device 1 shown in Fig. 3.
  • a nitride semiconductor is crystal-grown on the first main surface 10a of the substrate 10 (S40). Specifically, n - type GaN (drift layer 12), p-type GaN (first underlayer 14), undoped GaN (electron transit layer 122), and undoped AlGaN (electron supply layer 124) are successively formed in this order by crystal growth.
  • the crystal growth is performed by an epitaxial growth method such as MOVPE or HVPE. Impurities may be doped into each layer by ion implantation after the crystal growth.
  • the gate opening 120 is formed (S12). That is, crystal regrowth (S14 in FIG. 3) is not performed. Instead of crystal regrowth, after the gate opening 120 is formed, the gate insulating film 128 is formed (S44).
  • the gate insulating film 128 is formed by a method such as plasma CVD, ALD, or sputtering.
  • the modified example described below is a modified example of the nitride semiconductor device 1 according to the first embodiment, but can also be applied to the nitride semiconductor device 101 according to the second embodiment.
  • the effects described below can also be obtained.
  • the following description will focus on the differences from the first embodiment, and the description of the commonalities will be omitted or simplified.
  • Modification 1 First, a description will be given of Modification 1. Modification 1 differs from embodiment 1 in the positional relationship of the second insulating film.
  • FIG. 6 is a cross-sectional view of a nitride semiconductor device 201 according to this modified example.
  • the nitride semiconductor device 201 differs from the nitride semiconductor device 1 shown in FIG. 1 in that a second insulating film 44 is also provided in the transistor portion 2. That is, the second insulating film 44 is disposed above the first insulating film 42, and overlaps the gate electrode 34 in a plan view.
  • the second insulating film 44 when forming the second insulating film 44 in the termination portion 3, the second insulating film 44 can be formed over the entire nitride semiconductor device 201.
  • the patterning process of the second insulating film 44 can be omitted, which simplifies the manufacturing process.
  • Modification 2 the manufacturing method and shape of the second insulating film are different from Modification 1.
  • the following explanation focuses on the differences with Modification 1, and explanations of the commonalities are omitted or simplified.
  • FIG. 7 is a cross-sectional view of a nitride semiconductor device 301 according to this modification. As shown in FIG. 7, the nitride semiconductor device 301 differs from the nitride semiconductor device 201 according to modification 1 in that it includes a second insulating film 344 instead of the second insulating film 44.
  • the second insulating film 344 does not have a uniform thickness. Specifically, the thickness of the second insulating film 344 differs between the portion provided in the groove portion 40 and the portion overlapping the gate electrode 34 in a plan view.
  • the second insulating film 344 has a single-layer structure including a film selected from the group consisting of SiO 2 , HfO 2 , Al 2 O 3 , ZrO 2 , AlN, HfON, and ZrON.
  • the second insulating film 344 is formed by spin coating.
  • a liquid insulating film material is applied to the wafer, and the material is spread over the entire wafer by rotating it, and then baked. The moisture and organic components are removed by baking to form the second insulating film 344.
  • the second insulating film 344 formed by using the spin coating method is not formed uniformly over the entire nitride semiconductor device 301, as shown in FIG. 7. Specifically, the second insulating film 344 is formed thickly in low portions such as in the grooves 40, and is formed thin and gently in high portions such as on the first insulating film 42.
  • spin coating can suppress process damage to the pn junction interface of the sidewall 40b of the groove 40 during deposition. This makes it possible to suppress an increase in leakage current during off-state, improving off-state characteristics.
  • the second insulating film 344 is provided at a position overlapping the gate electrode 34 in a plan view, but similar to the first embodiment, the second insulating film 344 may be provided only in the termination portion 3. In other words, the second insulating film 344 does not have to overlap the gate electrode 34 in a plan view.
  • FIG. 8 is a cross-sectional view of a nitride semiconductor device 401 according to this modification.
  • the nitride semiconductor device 401 differs from the nitride semiconductor device 1 according to the first embodiment in that it includes a first insulating film 442 instead of the first insulating film 42.
  • the first insulating film 442 has a layered structure selected from the group consisting of SiN, SiO2 , HfO2, Al2O3 , ZrO2 , AlN , HfON, and ZrON. Specifically, as shown in Fig. 8, the first insulating film 442 has a lower insulating film 442a and an upper insulating film 442b. Here, a layered structure of two insulating films is shown, but a layered structure of three or more insulating films may also be used.
  • the lower insulating film 442a is the bottommost insulating film.
  • the lower insulating film 442a is in contact with the gate electrode 34, the threshold adjustment layer 28, and the electron supply layer 24.
  • the lower insulating film 442a is SiN.
  • the upper insulating film 442b is formed using a material other than SiN.
  • the lower insulating film 442a and the upper insulating film 442b are formed by, for example, a plasma CVD method or a sputtering method.
  • the bottommost lower insulating film 442a by providing highly crystalline SiN created by a plasma CVD method or the like as the bottommost lower insulating film 442a, it is possible to suppress one of the problems of normal switching under specific driving conditions.
  • the first insulating film 442 a laminated structure it is possible to select the optimal film for each insulating film, further improving the reliability of the device.
  • the second insulating film 44 is provided only in the termination portion 3, but similar to modified example 1, the second insulating film 44 may also be provided in the transistor portion 2. In other words, the second insulating film 44 may overlap the gate electrode 34 in a plan view. Also, instead of the second insulating film 44, a second insulating film 344 formed by a spin coating method may be provided.
  • FIG. 9 is a cross-sectional view of a nitride semiconductor device 501 according to this modification.
  • the nitride semiconductor device 501 differs from the nitride semiconductor device 1 according to the first embodiment in that it includes a second insulating film 544 instead of the second insulating film 44.
  • the second insulating film 544 has a layered structure selected from the group consisting of SiN, SiO2 , HfO2, Al2O3 , ZrO2 , AlN , HfON, and ZrON. Specifically, as shown in Fig. 9, the second insulating film 544 has a lower insulating film 544a and an upper insulating film 544b. Here, a layered structure of two insulating films is shown, but a layered structure of three or more insulating films may also be used.
  • the lower insulating film 544a is the lowest insulating film.
  • the lower insulating film 544a contacts and covers the bottom 40a and the sidewall 40b of the groove 40.
  • the lower insulating film 544a is a film made of SiO 2 formed by a spin coating method.
  • the lower insulating film 544a may be an insulating film formed by an ALD method.
  • the upper insulating film 544b is, for example, a film made of Al 2 O 3 formed by the ALD method.
  • the upper insulating film 544b may be an insulating film formed by a spin coat method.
  • the upper insulating film 544b may also be an insulating film formed by a plasma CVD method.
  • the second insulating film 544 is also provided in the transistor portion 2, but as in the first embodiment, the second insulating film 544 may be provided only in the termination portion 3. In other words, the second insulating film 544 does not have to overlap the gate electrode 34 in a plan view. Also, instead of the first insulating film 42, a first insulating film 442 having a stacked structure may be provided.
  • FIG. 10 is a cross-sectional view of a nitride semiconductor device 601 according to this modification.
  • the end of the first insulating film 42 is located inside the end of the groove portion 40, as compared to the nitride semiconductor device 1 according to the first embodiment.
  • the end of the first insulating film 42 is located in a range inside the end of the groove portion 40 and outside the portion of the source electrode 32 located at the outermost periphery.
  • a step may be formed between the end of the first insulating film 42 and the end of the first underlayer 14.
  • the upper surface of the first underlayer 14 is in contact with and covered by the second insulating film 44.
  • the degradation of the pn junction interface is suppressed, so that the increase in leakage current during off-state can be suppressed.
  • the second insulating film 44 may also be provided in the transistor portion 2. That is, the second insulating film 44 may overlap the gate electrode 34 in a plan view. Also, instead of the first insulating film 42, a first insulating film 442 having a layered structure may be provided. Instead of the second insulating film 44, a second insulating film 544 having a layered structure may be provided.
  • the source opening 30 does not have to be provided.
  • the source electrode 32 is provided on the upper surface of the semiconductor multilayer film 21 at a position away from the threshold adjustment layer 28. Since the step of forming the source opening 30 (S16 in FIG. 3) can be omitted, the manufacturing process can be simplified.
  • the drift layer 12 may have a graded structure in which the impurity concentration (donor concentration) is gradually reduced from the substrate 10 side to the first underlayer 14 side.
  • the donor concentration may be controlled by Si, which acts as a donor, or by carbon, which acts as an acceptor that compensates for Si.
  • the drift layer 12 may have a stacked structure of multiple nitride semiconductor layers with different impurity concentrations.
  • the termination portion 3 does not have to include an end face of the nitride semiconductor device 1.
  • the termination portion 3 is a portion for isolating the transistor portion 2 from other devices.
  • Another element may be disposed in the adjacent region of the transistor portion 2 on either side of the termination portion 3.
  • the other element is a pn diode that utilizes a pn junction between the drift layer 12 and the first underlayer 14.
  • the nitride semiconductor device 1 may include the transistor portion 2, the termination portion 3, and a pn diode.
  • the first insulating film 42 can be formed by the ALD method, but it takes a long time to form the first insulating film 42 with a sufficient thickness. For this reason, it is possible to improve production efficiency by forming the first insulating film 42 by the plasma CVD method or the sputtering method.
  • the first conductivity type may be p-type, p + type, or p - type
  • the second conductivity type may be n-type, n + type, or n - type.
  • the present disclosure can be used as a nitride semiconductor device with improved off-state characteristics and switching characteristics, and can be used in power devices such as power transistors used in inverter circuits and power supply circuits in consumer devices such as televisions, in-vehicle devices, and industrial devices.
  • Termination section 10 Substrate 10a First main surface 10b Second main surface 12 Drift layer 14 First underlayer 16 Second underlayer 20, 120 Gate opening 20a, 30a, 40a, 120a Bottom 20b, 30b, 40b, 120b Sidewall 21 Semiconductor multilayer film 22, 122 Electron transit layer 24, 124 Electron supply layer 26 Two-dimensional electron gas 28 Threshold adjustment layer 30 Source opening 32 Source electrode 34 Gate electrode 36 Drain electrode 40 Groove 42, 442 First insulating film 43 Contact hole 44, 344, 544 Second insulating film 46 Source wiring 48 Third insulating film 121 Channel layer 128 Gate insulating film 442a, 544a Lower insulating film 442b, 544b Upper insulating film

Landscapes

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Abstract

窒化物半導体デバイス（１）は、基板（１０）と、第１の導電型のドリフト層（１２）と、第２の導電型の第１の下地層（１４）と、チャネルを含む半導体多層膜（２１）と、第１の下地層（１４）を貫通してドリフト層（１２）に達するゲート開口部（２０）に平面視において重なるゲート電極（３４）と、ソース電極（３２）と、ドレイン電極（３６）と、窒化物を主成分として含む第１の絶縁膜（４２）と、終端部（３）に設けられた溝部（４０）であって、第１の絶縁膜（４２）および第１の下地層（１４）を貫通してドリフト層（１２）に達する溝部（４０）の側面を覆うように配置された第２の絶縁膜（４４）と、を備え、第１の絶縁膜（４２）の端部は、平面視において、溝部（４０）の端部と一致し、または、溝部（４０）の端部よりも内側の範囲で、かつ、ソース電極（３２）のうち最外周に位置する部分よりも外側に位置する。

Description

窒化物半導体デバイスおよびその製造方法
　本開示は、窒化物半導体デバイスおよびその製造方法に関する。
　ＧａＮ（窒化ガリウム）に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓ（ヒ化ガリウム）などの化合物半導体またはＳｉ（シリコン）半導体などに比べて大きいという特長を有している。例えば、ＧａＮおよびＡｌＮ（窒化アルミニウム）のバンドギャップはそれぞれ、室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
　例えば、特許文献１には、ＧａＮ系半導体層を備える縦型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
国際公開第２０２２／１７６４５５号
　特許文献１における窒化物半導体デバイスでは、特定のデバイス駆動条件においてデバイスが正常にオンしない場合があり、動作の信頼性が低いという課題がある。また、オフ時のリーク電流が増大するというオフ特性にも課題がある。
　そこで、本開示は、動作の信頼性が高く、かつ、オフ特性が改善された窒化物半導体デバイスおよびその製造方法を提供する。
　本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下方に配置されたドレイン電極と、前記ゲート電極の上方に配置された、窒化物を主成分として含む第１の絶縁膜と、前記窒化物半導体デバイスの終端部に設けられた溝部であって、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部の側面を覆うように配置された第２の絶縁膜と、を備え、前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
　本開示の一態様に係る窒化物半導体デバイスの製造方法では、前記窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下方に配置されたドレイン電極と、を備え、前記ゲート電極の上方に、窒化物を主成分として含む第１の絶縁膜を形成する工程と、前記窒化物半導体デバイスの終端部において、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部を形成する工程と、前記溝部の側面を覆うように第２の絶縁膜を形成する工程と、を含み、前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
　本開示によれば、動作の信頼性が高く、かつ、オフ特性が改善された窒化物半導体デバイスおよびその製造方法を提供することができる。
図１は、実施の形態１に係る窒化物半導体デバイスの断面図である。 図２は、実施の形態１に係る窒化物半導体デバイスの平面図である。 図３は、実施の形態１に係る窒化物半導体デバイスの製造方法を示すフローチャートである。 図４は、実施の形態２に係る窒化物半導体デバイスの断面図である。 図５は、実施の形態１に係る窒化物半導体デバイスの製造方法を示すフローチャートである。 図６は、変形例１に係る窒化物半導体デバイスの断面図である。 図７は、変形例２に係る窒化物半導体デバイスの断面図である。 図８は、変形例３に係る窒化物半導体デバイスの断面図である。 図９は、変形例４に係る窒化物半導体デバイスの断面図である。 図１０は、変形例５に係る窒化物半導体デバイスの断面図である。
　（本開示の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した従来の半導体デバイスに関し、以下の問題が生じることを見出した。
　特許文献１に開示された窒化物半導体デバイスのトランジスタ部のゲート電極とフィールドプレートとの間には絶縁膜が形成されている。また、当該窒化物半導体デバイスの終端部においては、ｐ型半導体層およびｎ型半導体層の一部が除去され、ｐｎ接合界面の側面部が露出している。露出したｎ型半導体層の表面およびｐｎ接合界面の側面部を覆うように絶縁膜が形成されている。トランジスタ部の絶縁膜と終端部の絶縁膜とは、同時に形成されており、例えばプラズマ化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃｅｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成された窒化シリコン（ＳｉＮ）膜、または、スピンコート法で形成された酸化シリコン（ＳｉＯ２）膜が用いられる。
　しかし、プラズマＣＶＤ法などの、半導体層の表面にダメージを与える成膜方法を使用した場合、露出したｐｎ接合界面の側面部において劣化が発生し、オフ時のリーク電流が増大するというオフ特性の課題がある。
　一方で、半導体層へのダメージが少ない成膜方法としてスピンコート法がある。スピンコート法は、ＳｉＯ２膜の形成などで用いられている。しかし、スピンコート法で形成したＳｉＯ２膜は、非晶質性が高く、膜中に意図しない電荷が生じやすい。窒化物半導体デバイスのトランジスタ部において、ソース電極と接続されたフィールドプレートとゲート電極との間に電荷が発生した絶縁膜が存在すると、ゲート電位が正常に印加されにくくなる。その結果、デバイス駆動条件によってはデバイスが正常にオンしないなどのスイッチング課題が生じる。
　以上のように、従来の窒化物半導体デバイスにおいては、リーク電流の増大の抑制とスイッチング課題の抑制とを両立させるのは困難である。そこで、本開示は、リーク電流の増大を抑制することによってオフ特性が改善され、かつ、スイッチング課題を抑制することによって動作の信頼性が高い窒化物半導体デバイスおよびその製造方法を提供する。
　以下に、本開示に係る窒化物半導体デバイスおよびその製造方法の複数の例について示す。
　本開示の第１の態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下方に配置されたドレイン電極と、前記ゲート電極の上方に配置された、窒化物を主成分として含む第１の絶縁膜と、前記窒化物半導体デバイスの終端部に設けられた溝部であって、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部の側面を覆うように配置された第２の絶縁膜と、を備え、前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
　これにより、窒化物を主成分として含む第１の絶縁膜の結晶性が高いので、膜中の電荷の発生が抑制される。よって、スイッチング特性の劣化を抑制することができ、動作の信頼性を高めることができる。また、第１の絶縁膜を形成した後に、終端部における溝部を形成することができる。このため、溝部に露出したｐｎ接合界面に、第１の絶縁膜を形成する際のダメージが入るの抑制することができる。よって、終端部におけるオフ時のリーク電流を抑止することができるので、オフ特性を改善することができる。このように、本態様によれば、動作の信頼性が高く、かつ、オフ特性が改善された窒化物半導体デバイスを実現することができる。
　また、本開示の第２の態様に係る窒化物半導体デバイスは、例えば、第１の態様に係る窒化物半導体デバイスにおいて、前記第２の半導体層の上方に配置された第４の半導体層をさらに備え、前記第３の半導体層は、バンドギャップの異なる複数の半導体膜を含み、前記チャネルは、前記複数の半導体膜の界面に生じる二次元電子ガスであり、前記第１の開口部は、前記第４の半導体層を貫通しており、前記第３の半導体層の一部は、前記第１の開口部の内面と前記ゲート電極との間で前記内面に沿って配置されている。
　これにより、動作の信頼性が高く、かつ、オフ特性が改善された縦型の窒化物半導体デバイスを実現することができる。
　また、本開示の第３の態様に係る窒化物半導体デバイスは、例えば、第２の態様に係る窒化物半導体デバイスにおいて、前記第３の半導体層と前記ゲート電極との間に配置された前記第２の導電型の第５の半導体層をさらに備える。
　これにより、チャネル部分の伝導帯端のポテンシャルを持ち上げることができ、しきい値電圧を高くすることができる。よって、例えば、ノーマリオフ型のＦＥＴを実現することができる。
　また、本開示の第４の態様に係る窒化物半導体デバイスは、例えば、第１の態様に係る窒化物半導体デバイスにおいて、前記第１の開口部の内面と前記ゲート電極との間で前記内面に沿って配置されたゲート絶縁膜をさらに備え、前記第１の開口部は、前記第３の半導体層を貫通している。
　これにより、動作の信頼性が高く、かつ、オフ特性が改善されたリセス型のＭＩＳＦＥＴ構造を有する窒化物半導体デバイスを実現することができる。
　また、本開示の第５の態様に係る窒化物半導体デバイスは、例えば、第１の態様から第４の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記第１の絶縁膜の膜厚は、実質的に均一である。
　これにより、例えば、プラズマＣＶＤ法などによって膜厚が均一で、結晶性の高い第１の絶縁膜を形成することができる。第１の絶縁膜の厚膜化も容易に行えるので、窒化物半導体デバイスの信頼性をさらに高めることができる。
　また、本開示の第６の態様に係る窒化物半導体デバイスは、例えば、第１の態様から第５の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記第２の絶縁膜は、前記第１の絶縁膜の上方に配置され、平面視において前記ゲート電極に重なる。
　これにより、トランジスタとしての動作領域における絶縁膜を厚膜化することができるので、窒化物半導体デバイスの信頼性をさらに高めることができる。
　また、本開示の第７の態様に係る窒化物半導体デバイスは、例えば、第６の態様に係る窒化物半導体デバイスにおいて、前記第２の絶縁膜の膜厚は、前記溝部に配置された部位と、平面視において前記ゲート電極に重なる部位とで異なっている。
　これにより、例えば、スピンコート法などのｐｎ接合界面へのダメージが入りにくい方法によって第２の絶縁膜を形成することができる。よって、オフ時のリーク電流を抑制することができるので、オフ特性を改善することができる。
　また、本開示の第８の態様に係る窒化物半導体デバイスは、例えば、第１の態様から第７の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記第１の絶縁膜は、ＳｉＮの単層構造、または、最下層にＳｉＮが配置された積層構造を有する。
　これにより、結晶性の高いＳｉＮを利用することにより、スイッチング特性の劣化を抑制することができ、窒化物半導体デバイスの信頼性を高めることができる。
　また、本開示の第９の態様に係る窒化物半導体デバイスは、例えば、第１の態様に係る窒化物半導体デバイスにおいて、前記第２の絶縁膜は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される膜を含む単層構造または積層構造を有する。
　これにより、例えば、スピンコート法などによって第２の絶縁膜を容易に形成することができる。
　また、本開示の第１０の態様に係る窒化物半導体デバイスは、例えば、第１の態様から第９の態様に係る窒化物半導体デバイスにおいて、前記第１の絶縁膜の上方に配置され、前記第１の絶縁膜を貫通して前記ソース電極に接続されるソース配線と、前記ソース配線の上方に配置された第３の絶縁膜と、を備える。
　これにより、ソース配線をフィールドプレートとして機能させることもできる。このため、終端部での電界の集中を緩和することができ、オフ特性を改善することができる。
　また、本開示の第１１の態様に係る窒化物半導体デバイスの製造方法では、例えば、前記窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下方に配置されたドレイン電極と、を備え、前記窒化物半導体デバイスの製造方法は、前記ゲート電極の上方に、窒化物を主成分として含む第１の絶縁膜を形成する工程と、前記窒化物半導体デバイスの終端部において、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部を形成する工程と、前記溝部の側面を覆うように第２の絶縁膜を形成する工程と、を含み、前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
　これにより、窒化物を主成分として含む第１の絶縁膜の結晶性が高いので、膜中の電荷の発生が抑制される。よって、スイッチング特性の劣化を抑制することができ、動作の信頼性を高めることができる。また、第１の絶縁膜を形成した後に、終端部における溝部を形成するので、溝部に露出したｐｎ接合界面に、第１の絶縁膜を形成する際のダメージが入るのを抑制することができる。よって、終端部におけるオフ時のリーク電流を抑止することができるので、オフ特性を改善することができる。このように、動作の信頼性が高く、かつ、オフ特性が改善された窒化物半導体デバイスを製造することができる。
　また、本開示の第１２の態様に係る窒化物半導体デバイスの製造方法は、例えば、第１１の態様に係る窒化物半導体デバイスの製造方法において、前記第１の絶縁膜を形成する工程では、プラズマＣＶＤ法で前記第１の絶縁膜を形成する。
　これにより、結晶性の高い第１の絶縁膜を形成することができるので、スイッチング特性の劣化を抑制することができる。
　また、本開示の第１３の態様に係る窒化物半導体デバイスの製造方法は、例えば、第１１の態様または第１２の態様に係る窒化物半導体デバイスの製造方法において、前記第２の絶縁膜を形成する工程では、スピンコート法で前記第２の絶縁膜を形成する。
　これにより、溝部の側面に露出したｐｎ接合界面へのダメージが入りにくいので、オフ時のリーク電流を抑制することができるので、オフ特性を改善することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、基板の平面視形状が矩形である場合に、当該矩形の第１の辺、および、当該第１の辺に直交する第２の辺に平行な方向である。ｚ軸は、基板の厚み方向である。なお、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。
　また、基板に対してゲート電極およびソース電極が設けられた側（ｚ軸の正側）を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側（ｚ軸の負側）を「下方」または「下側」とみなす。
　なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。
　（実施の形態１）
　［概要］
　まず、実施の形態１に係る窒化物半導体デバイスの概要について、図１および図２を用いて説明する。
　図１は、本実施の形態に係る窒化物半導体デバイス１の断面図である。図２は、本実施の形態に係る窒化物半導体デバイス１の平面図である。図１は、図２のＩ－Ｉ線における断面を表している。なお、図１では、トランジスタ部２と終端部３との間を模式的に分離して図示している。
　図１に示されるように、窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、を備える。具体的には、窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の下地層１４と、第２の下地層１６と、ゲート開口部２０と、半導体多層膜２１と、閾値調整層２８と、ソース開口部３０と、ソース電極３２と、ゲート電極３４と、ドレイン電極３６と、第１の絶縁膜４２と、第２の絶縁膜４４と、ソース配線４６と、第３の絶縁膜４８と、を備える。半導体多層膜２１は、電子走行層２２と、電子供給層２４との積層体であり、チャネル領域としての二次元電子ガス（２ＤＥＧ）２６を含む。また、窒化物半導体デバイス１は、終端部３に設けられた溝部４０を備える。
　トランジスタ部２は、ＦＥＴを含む領域であり、図２に示されるように、窒化物半導体デバイス１の中央を含む領域である。トランジスタ部２は、オン時に、ソース－ドレイン間の電流経路となる部分である。具体的には、トランジスタ部２は、平面視において、第２の下地層１６、ゲート開口部２０、半導体多層膜２１、閾値調整層２８、ソース電極３２およびゲート電極３４が配置された領域である。
　なお、図２では、トランジスタ部２に配置された各構成要素の図示が省略されている。一例として、平面視形状が一方向に長尺の複数のソース電極３２がストライプ状に配置されており、ゲート電極３４、閾値調整層２８およびゲート開口部２０が隣り合うソース電極３２間に配置されている。あるいは、平面視形状が六角形の複数のソース電極３２が互いに隙間を空けながら平面充填されるように配置されていてもよい。
　終端部３は、トランジスタ部２以外の領域であり、トランジスタ部２を囲むリング状に設けられている。終端部３は、オン時に、ソース－ドレイン間の電流経路とならない部分である。終端部３は、ソース電極３２のうち最外周に位置する部分よりも外側の領域とみなすことができる。終端部３には、第２の下地層１６、ゲート開口部２０、半導体多層膜２１、閾値調整層２８、ソース電極３２およびゲート電極３４が配置されていない。なお、ソース電極３２と電気的に分離されていれば、第２の下地層１６、半導体多層膜２１および閾値調整層２８が終端部３に配置されていてもよい。この場合においても、溝部４０は、少なくともドリフト層１２まで達している。
　本実施の形態では、窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分として含む半導体層の積層構造を有するデバイスである。なお、「ＡがＢを主成分として含む」とは、ＡにおけるＢの含有率が５０％以上であることを意味する。
　具体的には、窒化物半導体デバイス１は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極またはピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス２６が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
　本実施の形態に係る窒化物半導体デバイス１は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス２６をチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１は、いわゆる縦型ＦＥＴである。
　本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、ソース電極３２が接地され（すなわち、電位が０Ｖ）、ドレイン電極３６に正の電位が与えられている。ドレイン電極３６に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３４には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３４には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。
　［構成］
　以下では、窒化物半導体デバイス１が備える各構成要素の詳細について説明する。
　基板１０は、窒化物半導体からなる基板であり、図１に示されるように、互いに背向する第１の主面１０ａおよび第２の主面１０ｂを有する。第１の主面１０ａは、ドリフト層１２が形成される側の主面（上面）である。具体的には、第１の主面１０ａは、ｃ面に略一致する。第２の主面１０ｂは、ドレイン電極３６が形成される側の主面（下面）である。基板１０の平面視形状は、例えば矩形であるが、これに限らない。
　基板１０は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型およびｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｐ＋型およびｐ－型についても同様である。ｎ型、ｎ＋型およびｎ－型は、第１の導電型の一例である。ｐ型、ｐ＋型およびｐ－型は、第２の導電型の一例である。第２の導電型は、第１の導電型の逆極性の導電型である。
　なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、または、酸化亜鉛（ＺｎＯ）基板などであってもよい。
　ドリフト層１２は、基板１０の上方に配置された第１の導電型の第１の窒化物半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２のドナー濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲であり、一例として１×１０１６ｃｍ－３である。また、ドリフト層１２の炭素濃度（Ｃ濃度）は、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下の範囲である。
　ドリフト層１２は、例えば、基板１０の第１の主面１０ａに接触して設けられている。ドリフト層１２は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法、ハイドライド気相成長（ＨＶＰＥ：Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法などの結晶成長により、基板１０の第１の主面１０ａ上に形成される。
　第１の下地層１４は、ドリフト層１２の上方に配置された第２の導電型の第２の窒化物半導体層の一例である。第１の下地層１４は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。第１の下地層１４は、ドリフト層１２の上面に接触して設けられている。第１の下地層１４は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、ドリフト層１２上に形成される。なお、第１の下地層１４は、成膜したアンドープのＧａＮ膜にマグネシウム（Ｍｇ）を注入することで形成されてもよい。アンドープについては後で説明を行う。
　第１の下地層１４は、ソース電極３２とドレイン電極３６との間のリーク電流を抑制する。例えば、第１の下地層１４とドリフト層１２とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３２よりもドレイン電極３６が高電位となった場合に、ドリフト層１２に空乏層が延びる。これにより、窒化物半導体デバイス１の高耐圧化が可能である。本実施の形態では、オフ状態およびオン状態のいずれにおいても逆導通動作の場合を除いて、ソース電極３２よりドレイン電極３６が高電位となっている。このため、窒化物半導体デバイス１の高耐圧化が実現される。
　本実施の形態では、図１に示されるように、第１の下地層１４は、ソース電極３２と接触している。このため、第１の下地層１４は、ソース電極３２と同電位に固定されている。
　第２の下地層１６は、第１の下地層１４の上方に配置された第４の窒化物半導体層の一例である。第２の下地層１６は、第１の下地層１４より抵抗が高い高抵抗層である。第２の下地層１６は、絶縁性または半絶縁性の窒化物半導体から形成されている。第２の下地層１６は、例えば、厚さが２００ｎｍのアンドープＧａＮからなる膜である。第２の下地層１６は、第１の下地層１４に接触して設けられている。第２の下地層１６は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、第１の下地層１４上に形成される。
　なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型またはｐ型に変化させるＳｉまたはＭｇなどのドーパントがドープされていないことを意味する。本実施の形態では、第２の下地層１６には、炭素（Ｃ）がドープされている。具体的には、第２の下地層１６の炭素濃度は、第１の下地層１４の炭素濃度より高い。
　また、第２の下地層１６には、成膜時に混入する珪素（Ｓｉ）または酸素（Ｏ）が含まれる場合がある。この場合に、第２の下地層１６の炭素濃度は、珪素濃度（Ｓｉ濃度）または酸素濃度（Ｏ濃度）より高い。例えば、第２の下地層１６の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。第２の下地層１６の珪素濃度または酸素濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
　なお、第２の下地層１６は、炭素以外に、マグネシウム（Ｍｇ）、鉄（Ｆｅ）またはホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
　ここで、仮に、窒化物半導体デバイス１が第２の下地層１６を備えない場合、ソース電極３２とドレイン電極３６との間には、電子走行層２２とｐ型の第１の下地層１４とｎ型のドリフト層１２という寄生ｎｐｎ構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、窒化物半導体デバイス１がオフ状態である場合において、ｐ型の第１の下地層１４に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、窒化物半導体デバイス１の耐圧を低下させる恐れがある。この場合、窒化物半導体デバイス１の誤動作が発生しやすい。本実施の形態では、高抵抗の第２の下地層１６が設けられていることで、寄生ｎｐｎ構造が形成されることを抑制し、窒化物半導体デバイス１の誤動作を抑制することができる。
　なお、第２の下地層１６は、第１の下地層１４の下方で、かつ、ドリフト層１２との間に配置されていてもよい。あるいは、第２の下地層１６は、第１の下地層１４の上方と下方とのどちらにも、配置されていてもよい。
　なお、第２の下地層１６の上面には、第１の下地層１４からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、第２の下地層１６上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。
　ゲート開口部２０は、第１の下地層１４を貫通してドリフト層１２に達する第１の開口部の一例である。ゲート開口部２０は、第２の下地層１６および第１の下地層１４の両方を貫通している。ゲート開口部２０の底部２０ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部２０ａは、第１の下地層１４の下面より下側に位置している。なお、第１の下地層１４の下面は、第１の下地層１４とドリフト層１２との界面に相当する。底部２０ａは、例えば、基板１０の第１の主面１０ａに平行である。
　本実施の形態では、ゲート開口部２０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２０の側壁２０ｂは、斜めに傾斜している。図１に示されるように、ゲート開口部２０の断面視形状は、逆台形、より具体的には、逆等脚台形である。
　底部２０ａに対する側壁２０ｂの傾斜角は、例えば３０°以上４５°以下の範囲である。傾斜角が小さい程、側壁２０ｂがｃ面に近づくので、結晶再成長により側壁２０ｂに沿って形成される電子走行層２２などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２０が大きくなりすぎることが抑制され、窒化物半導体デバイス１の小型化が実現される。
　半導体多層膜２１は、チャネルを含み、少なくとも一部が第１の下地層１４の上方に配置された第３の窒化物半導体層の一例である。具体的には、半導体多層膜２１は、バンドギャップの異なる複数の半導体膜を含む。複数の半導体膜の界面に生じる二次元電子ガス２６がチャネルである。なお、チャネルとは、ソース－ドレイン間に形成される電流経路の少なくとも一部を意味する。
　本実施の形態では、半導体多層膜２１の一部は、ゲート開口部２０の内面とゲート電極３４との間でゲート開口部２０の内面に沿って配置されている。また、半導体多層膜２１の他の一部は、第２の下地層１６の上方に配置されている。半導体多層膜２１は、電子走行層２２と、電子供給層２４との積層膜である。電子走行層２２および電子供給層２４は、バンドギャップの異なる複数の半導体膜の一例である。
　電子走行層２２は、ゲート開口部２０の内面に沿って設けられた第１の再成長層の一例である。具体的には、電子走行層２２の一部は、ゲート開口部２０の底部２０ａおよび側壁２０ｂに沿って設けられ、電子走行層２２の他の部分は、第２の下地層１６の上面上に設けられている。電子走行層２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、アンドープではなく、Ｓｉドープなどにより、ｎ型化されてもよい。
　電子走行層２２は、ゲート開口部２０の底部２０ａおよび側壁２０ｂにおいてドリフト層１２に接触している。電子走行層２２は、ゲート開口部２０の側壁２０ｂにおいて、第１の下地層１４および第２の下地層１６の各々の端面に接触している。さらに、電子走行層２２は、第２の下地層１６の上面に接触している。電子走行層２２は、ゲート開口部２０を形成した後に、結晶の再成長により形成される。
　電子走行層２２は、チャネル領域を有する。具体的には、電子走行層２２と電子供給層２４との界面の近傍には、二次元電子ガス２６が発生する。二次元電子ガス２６が電子走行層２２のチャネルとして機能する。図１では、二次元電子ガス２６が模式的に破線で図示されている。二次元電子ガス２６は、電子走行層２２と電子供給層２４との界面に沿って、すなわち、ゲート開口部２０の内面に沿って屈曲している。
　また、図１には示されていないが、電子走行層２２と電子供給層２４との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２の再成長層として設けられていてもよい。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
　電子供給層２４は、ゲート開口部２０の内面に沿って設けられた第３の再成長層の一例である。電子走行層２２と電子供給層２４とは、基板１０側からこの順で設けられている。電子供給層２４は、電子走行層２２の上面に沿った形状で略均一な厚さで形成されている。電子供給層２４は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２４は、電子走行層２２の形成工程に続いて、結晶の再成長により形成される。
　電子供給層２４は、電子走行層２２よりもバンドギャップが大きい。このため、電子供給層２４と電子走行層２２との間でＡｌＧａＮ／ＧａＮのヘテロ界面が形成されている。これにより、電子走行層２２内に二次元電子ガス２６が発生する。電子供給層２４は、電子走行層２２に形成されるチャネル領域（すなわち、二次元電子ガス２６）への電子の供給を行う。
　閾値調整層２８は、半導体多層膜２１とゲート電極３４との間に配置された第２の導電型の第４の窒化物半導体層の一例である。具体的には、閾値調整層２８は、ゲート電極３４と電子供給層２４との間に設けられている。閾値調整層２８は、電子供給層２４の上面に沿った形状で略均一な厚さで形成されている。
　閾値調整層２８は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮまたはＡｌＧａＮからなる窒化物半導体層である。閾値調整層２８は、電子供給層２４の形成工程から引き続いてＭＯＶＰＥ法、ＨＶＰＥ法による再成長で成膜され、パターニングされることで形成される。
　閾値調整層２８が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体デバイス１の閾値電圧を高くすることができる。したがって、窒化物半導体デバイス１をノーマリオフ型のＦＥＴとして実現することができる。つまり、ゲート電極３４に対して０Ｖの電位を印加した場合に、窒化物半導体デバイス１をオフ状態にすることができる。なお、閾値調整層２８は設けられていなくてもよい。
　ソース開口部３０は、ゲート開口部２０から離れた位置において、半導体多層膜２１および第２の下地層１６を貫通して第１の下地層１４に達する第２の開口部の一例である。ソース開口部３０は、平面視において、ゲート電極３４から離れた位置に配置されている。
　ソース開口部３０の底部３０ａは、第１の下地層１４の上面の一部である。図１に示されるように、底部３０ａは、第２の下地層１６の下面よりも下側に位置している。なお、第２の下地層１６の下面は、第２の下地層１６と第１の下地層１４との界面に相当する。底部３０ａは、例えば基板１０の第１の主面１０ａに平行である。
　図１に示されるように、ソース開口部３０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３０の側壁３０ｂは、底部３０ａに対して垂直である。つまり、ソース開口部３０の断面視形状は、矩形である。
　あるいは、ソース開口部３０は、ゲート開口部２０と同様に、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３０の側壁３０ｂは、斜めに傾斜していてもよい。例えば、ソース開口部３０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底部３０ａに対する側壁３０ｂの傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。例えば、ソース開口部３０の側壁３０ｂの傾斜角は、ゲート開口部２０の側壁２０ｂの傾斜角よりも大きくてもよい。側壁３０ｂが斜めに傾斜していることで、ソース電極３２と電子走行層２２（二次元電子ガス２６）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、二次元電子ガス２６は、ソース開口部３０の側壁３０ｂに露出し、露出部分でソース電極３２に接続されている。
　ソース電極３２は、ゲート電極３４と離間して配置されている。本実施の形態では、ソース電極３２は、ソース開口部３０の内面に沿って設けられている。具体的には、ソース電極３２は、電子供給層２４、電子走行層２２および第１の下地層１４の各々に接続されている。ソース電極３２は、電子走行層２２および電子供給層２４の各々に対してオーミック接続されている。ソース電極３２は、側壁３０ｂにおいて二次元電子ガス２６と直接接触している。これにより、ソース電極３２と二次元電子ガス２６（チャネル）とのコンタクト抵抗を低減することができる。
　ソース電極３２は、金属などの導電性の材料を用いて形成されている。ソース電極３２の材料としては、例えば、Ｔｉ／Ａｌなど、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ソース電極３２は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ゲート電極３４は、閾値調整層２８の上方に配置され、平面視において、ゲート開口部２０に重なっている。具体的には、ゲート電極３４は、ゲート開口部２０を覆うように閾値調整層２８の上面に接して設けられている。ゲート電極３４は、例えば、閾値調整層２８の上面に沿った形状で略均一な膜厚で形成されている。あるいは、ゲート電極３４は、閾値調整層２８の上面の凹部を埋めるように形成されていてもよい。
　ゲート電極３４は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３４は、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極３４の材料としては、ｐ型のＧａＮ層に対してオーミック接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極３４は、閾値調整層２８の成膜後、ソース開口部３０の形成後、または、ソース電極３２の形成後、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ドレイン電極３６は、基板１０の下方に配置されている。具体的には、ドレイン電極３６は、ドリフト層１２とは反対側に設けられている。より具体的には、ドレイン電極３６は、基板１０の第２の主面１０ｂに接触して設けられている。ドレイン電極３６は、金属などの導電性の材料を用いて形成されている。ドレイン電極３６の材料としては、ソース電極３２の材料と同様に、例えばＴｉ／Ａｌなど、ｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ドレイン電極３６は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　［特徴的な構成］
　続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成を説明する。まず、窒化物半導体デバイス１の終端部３の構成について説明する。
　図１に示されるように、本実施の形態では、終端部３では、第２の下地層１６、半導体多層膜２１および閾値調整層２８は設けられていない。例えば、ソース開口部３０の形成と同時に、終端部３における第２の下地層１６、半導体多層膜２１および閾値調整層２８が除去される。終端部３において、第１の下地層１４の上面は、ソース開口部３０の底部３０ａと同じ高さに位置している。なお、「同じ高さ」とは、基板１０の第１の主面１０ａからの距離が同じであることを意味する。
　終端部３には、溝部４０が設けられている。溝部４０は、トランジスタ部２を区画し分離するためのアイソレーション用のトレンチである。溝部４０は、第１の絶縁膜４２および第１の下地層１４を貫通してドリフト層１２に達している。
　溝部４０は、底部４０ａと、側壁４０ｂと、を有する。本実施の形態では、溝部４０は、トランジスタ部２側にのみ側壁４０ｂを有する段差部である。つまり、溝部４０の底部４０ａは、窒化物半導体デバイス１の端面に繋がっている。溝部４０は、図２に示されるように、トランジスタ部２を囲むリング状に設けられている。
　溝部４０の底部４０ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部４０ａは、第１の下地層１４の下面よりも下側に位置している。底部４０ａは、例えば基板１０の第１の主面１０ａに平行である。
　なお、溝部４０は、基板１０に達していてもよい。すなわち、溝部４０の底部４０ａは、基板１０の第１の主面１０ａであってもよい。溝部４０の深さを最大限大きくすることにより、リーク電流をさらに低減することができる。
　第１の絶縁膜４２は、ゲート電極３４の上方に配置されている。具体的には、第１の絶縁膜４２は、トランジスタ部２のほぼ全域を覆い、かつ、端部が終端部３に配置されている。第１の絶縁膜４２には、ソース電極３２を露出させるためのコンタクトホール４３が設けられている。第１の絶縁膜４２は、ゲート電極３４、閾値調整層２８および電子供給層２４の各々を接触して覆っている。第１の絶縁膜４２は、コンタクトホール４３に露出したソース電極３２以外の電極および半導体層を露出させないように設けられている。
　また、第１の絶縁膜４２の端部は、平面視において、溝部４０の端部と一致する。図１に示されるように、断面視において、第１の絶縁膜４２の端部（端面）と第１の下地層１４の端部（端面）とは、連続しており、溝部４０の側壁４０ｂを構成している。言い換えると、第１の絶縁膜４２の端部と第１の下地層１４の端部とは、段差を形成していない。すなわち、第１の下地層１４の上面は、第１の絶縁膜４２に完全に覆われている。第１の絶縁膜４２は、第１の下地層１４の端面を覆っていない。
　第１の絶縁膜４２は、窒化物を主成分として含む。具体的には、第１の絶縁膜４２は、プラズマＣＶＤ法で形成された、無機材料である窒化物を主成分として含む絶縁膜である。例えば、第１の絶縁膜４２は、ＳｉＮ（窒化シリコン）の単層構造を有する。ＳｉＮは結晶性が高く、膜中に意図しない電荷の発生を抑制することができる。このため、課題の１つである特定駆動条件下で正常にスイッチングしないという現象を抑制することが可能である。よって、窒化物半導体デバイス１の動作の信頼性を高めることができる。
　なお、プラズマＣＶＤ法で形成された第１の絶縁膜４２の膜厚は、実質的に均一になる。実質的に均一とは、部位による膜厚のばらつきが十分に少ないことである。例えば、異なる１０ヶ所で膜厚を測定した場合に、測定値と平均値との差が±１０％以下である。
　第２の絶縁膜４４は、終端部３において、溝部４０の側面を覆うように配置されている。溝部４０の側面（具体的には、側壁４０ｂ）には、ｎ型のドリフト層１２とｐ型の第１の下地層１４との界面、すなわち、ｐｎ接合界面の端部が露出している。ｐｎ接合界面は、溝部４０が形成される際に露出する。第２の絶縁膜４４は、溝部４０の側壁４０ｂに露出したｐｎ接合界面を覆っている。
　また、第２の絶縁膜４４は、終端部３において、第１の絶縁膜４２の上方に配置されている。具体的には、第２の絶縁膜４４は、第１の絶縁膜４２の端面および上面を接触して覆っている。
　第２の絶縁膜４４は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される膜を含む単層構造を有する。第２の絶縁膜４４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの半導体表面へのダメージの少ない方法によって形成される。このため、溝部４０の側壁４０ｂのｐｎ接合界面へ与えるダメージを抑制することができる。なお、ＡＬＤ法で形成された第２の絶縁膜４４の膜厚は、実質的に均一になる。
　例えば、第２の絶縁膜４４は、ＡＬＤ法で形成されたＳｉＮ膜である。第２の絶縁膜４４は、第１の絶縁膜４２よりも緻密な、すなわち、膜密度が高い膜である。なお、ＡＬＤ法で形成される第２の絶縁膜４４の膜厚は、第１の絶縁膜４２の膜厚よりも小さい。
　ソース配線４６は、第１の絶縁膜４２の上方に配置されている。本実施の形態では、ソース配線４６は、第１の絶縁膜４２と第２の絶縁膜４４とを覆うように設けられている。ソース配線４６は、第１の絶縁膜４２を貫通してソース電極３２に接続されている。具体的には、ソース配線４６は、コンタクトホール４３を埋めるように設けられており、複数のソース電極３２を互いに電気的に接続している。
　ソース配線４６は、金属などの導電性材料を用いて形成されている。例えば、ソース配線４６の材料としては、ソース電極３２と同じ材料を用いることができる。
　ソース配線４６は、終端部３にも設けられている。具体的には、ソース配線４６は、終端部３においては、第２の絶縁膜４４を覆うように形成する。より具体的には、平面視において、ソース配線４６は、溝部４０と重なっている。ソース配線４６は、ソース電位が供給されることにより、フィールドプレートとして機能する。このため、終端部３におけるｐｎ接合界面にかかる電界を緩和することができるので、オフ時のリーク電流が増加するのを抑制することができる。
　第３の絶縁膜４８は、ソース配線４６の上方に配置されている。具体的には、第３の絶縁膜４８は、トランジスタ部２のほぼ全域を覆い、かつ、端部が終端部３に配置されている。第３の絶縁膜４８は、ソース配線４６の上面と、ソース配線４６が設けられていない部分では第２の絶縁膜４４の上面と、を接触して覆っている。
　第３の絶縁膜４８は、無機材料を主成分として含む絶縁膜であってもよい。例えば、第３の絶縁膜４８は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される膜を含む単層構造または積層構造を有する。
　第３の絶縁膜４８は、いわゆる表面保護膜である。第３の絶縁膜４８が設けられていることによって、水分や埃の進入を抑制することができる。よって、窒化物半導体デバイス１の信頼性を高めることができる。
　図１に示されるように、第３の絶縁膜４８の端部は、終端部３において、第２の絶縁膜４４の端部を覆うように位置に位置していてもよい。すなわち、第３の絶縁膜４８の端面は、ソース配線４６の端面と、第２の絶縁膜４４の上面の一部とを覆っていてもよい。例えば、図２に示されるように、第３の絶縁膜４８は、平面視において、ソース配線４６の端面よりも外周側に位置していてもよい。
　これにより、第２の絶縁膜４４の端部を露出させないように第３の絶縁膜４８によって覆うことができる。第３の絶縁膜４８が覆う領域が大きくなることによって、水分の進入の抑制効果をさらに高めることができる。よって、窒化物半導体デバイス１の信頼性をさらに高めることができる。
　［製造方法］
　続いて、本実施の形態に係る窒化物半導体デバイス１の製造方法について、図３を用いて説明する。図３は、本実施の形態に係る窒化物半導体デバイス１の製造方法を示すフローチャートである。
　図３に示されるように、まず、基板１０の第１の主面１０ａに窒化物半導体を結晶成長させる（Ｓ１０）。具体的には、ｎ－型のＧａＮ（ドリフト層１２）、ｐ型のＧａＮ（第１の下地層１４）、アンドープＧａＮ（第２の下地層１６）を、結晶成長によって、この順で連続的に形成する。結晶成長は、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長法によって行われる。各層への不純物のドーピングは、結晶成長後のイオン注入によって行われてもよい。
　次に、ゲート開口部２０を形成する（Ｓ１２）。具体的には、部分的にドリフト層１２を露出させるように、第２の下地層１６および第１の下地層１４の各々の一部を除去することで、ゲート開口部２０を形成する。このとき、ドリフト層１２の表層部分を所定の厚さ分、例えば３００ｎｍ、除去することで、ゲート開口部２０の底部２０ａは、第１の下地層１４の下面よりも下方に形成される。
　第２の下地層１６および第１の下地層１４の除去は、レジストの塗布およびパターニング、ならびに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側壁２０ｂが斜めになったゲート開口部２０が形成される。
　次に、窒化物半導体の結晶再成長を行う（Ｓ１４）。具体的には、アンドープＧａＮ（電子走行層２２）、アンドープＡｌＧａＮ（電子供給層２４）、ｐ型のＧａＮまたはＡｌＧａＮ（閾値調整層２８）を、結晶成長（再成長）によって、この順で連続的に形成する。結晶成長は、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長法によって行われる。ゲート開口部２０を形成した後に結晶再成長を行うことで、ゲート開口部２０の内面に沿って均一な膜厚で半導体膜を形成することができる。
　次に、ゲート開口部２０から離れた位置にソース開口部３０を形成する（Ｓ１６）。具体的には、結晶の再成長工程（Ｓ１４）に続いて、ゲート開口部２０とは異なる領域において第１の下地層１４を露出させるように、閾値調整層２８、電子供給層２４、電子走行層２２および第２の下地層１６をエッチングすることにより形成される。このとき、第１の下地層１４の表層部分も除去することにより、ソース開口部３０の底部３０ａが第２の下地層１６の下面よりも下方に形成される。ソース開口部３０は、例えば、フォトリソグラフィによるパターニング、および、ドライエッチングなどによって所定形状に形成される。
　なお、閾値調整層２８は、ソース開口部３０に形成されるソース電極３２に接触しないように、ソース開口部３０より大きく除去する。これにより、電子供給層２４の上面のうち、ソース開口部３０の近傍部分を露出させる。
　また、ソース開口部３０の形成と同時に、終端部３においても、閾値調整層２８、電子供給層２４、電子走行層２２および第２の下地層１６をエッチングで除去する。これにより、終端部３において第１の下地層１４の上面を露出させる。
　次に、トランジスタ部２の各電極を形成する（Ｓ１８）。具体的には、ソース電極３２、ゲート電極３４およびドレイン電極３６を形成する。なお、ドレイン電極３６の形成は、別の工程で行われてもよい。例えば、第３の絶縁膜４８を形成した後の工程でドレイン電極３６を形成してもよい。ソース電極３２とゲート電極３４とはいずれが、先に形成されてもよい。
　各電極は、スパッタリング法または蒸着法などによって導電膜を成膜した後、成膜した導電膜をパターニングすることにより形成される。パターニングは、エッチングまたはリフトオフなどによって行われる。
　次に、ゲート電極３４の上方に第１の絶縁膜４２を形成する（Ｓ２０）。具体的には、プラズマＣＶＤ法で第１の絶縁膜４２を形成する。ゲート電極３４およびソース電極３２などの、基板１０の第１の主面１０ａ側に形成された構成要素を全て覆うように全面的に第１の絶縁膜４２を形成する。なお、第１の絶縁膜４２は、スパッタリング法によって形成されてもよい。
　次に、終端部３に溝部４０を形成する（Ｓ２２）。具体的には、第１の絶縁膜４２を形成した後、終端部３において、ドリフト層１２の一部が露出するように、第１の絶縁膜４２および第１の下地層１４を除去することで、溝部４０を形成する。このとき、ドリフト層１２の表層部分も除去してもよい。第１の絶縁膜４２および第１の下地層１４を除去は、レジストの塗布およびパターニング、ならびに、ドライエッチングによって行われる。
　次に、溝部４０の側面を覆うように第２の絶縁膜４４を形成する（Ｓ２４）。具体的には、ＡＬＤ法で第２の絶縁膜４４を形成する。溝部４０、第１の絶縁膜４２などの、基板１０の第１の主面１０ａ側に形成された構成要素を全て覆うように全面的に第２の絶縁膜４４を形成する。詳細については後述するが、第２の絶縁膜４４は、スピンコート法によって形成されてもよい。
　次に、コンタクトホール４３を形成する（Ｓ２６）。具体的には、第２の絶縁膜４４のうち、トランジスタ部２に位置する部分を除去し、さらに、ソース電極３２の少なくとも一部を露出させるように第１の絶縁膜４２の一部を除去する。第１の絶縁膜４２は、ソース電極３２に重なる部分のみが除去される。第２の絶縁膜４４および第１の絶縁膜４２の除去は、フォトリソグラフィによるパターニング、および、ドライエッチングなどによって行われる。
　なお、コンタクトホール４３を形成するための第１の絶縁膜４２の除去は、溝部４０を形成する工程（Ｓ２２）と同時に行われてもよい。この場合、ステップＳ２４において、コンタクトホール４３内に第２の絶縁膜４４が形成される。ステップＳ２６では、コンタクトホール４３内に形成された第２の絶縁膜４４を除去することによって、ソース電極３２を露出させる。
　次に、ソース配線４６を形成する（Ｓ２８）。具体的には、第２の絶縁膜４４および第１の絶縁膜４２などの、基板１０の第１の主面１０ａ側に形成された構成要素を全て覆うように全面的に導電膜を成膜する。導電膜の成膜は、例えば、スパッタリング法または蒸着法によって行われる。成膜した導電膜をパターニングすることにより、ソース配線４６が形成される。パターニングは、エッチングまたはリフトオフなどによって行われる。
　次に、第３の絶縁膜４８を形成する（Ｓ３０）。具体的には、ソース配線４６などの、基板１０の第１の主面１０ａ側に形成された構成要素を全て覆うように全面的に第３の絶縁膜４８を形成する。第３の絶縁膜４８は、プラズマＣＶＤ法、スピンコート法またはＡＬＤ法などによって形成される。
　以上の工程を経て、図１および図２に示した窒化物半導体デバイス１を製造することができる。
　上記のとおり、溝部４０の形成（Ｓ２２）は、第１の絶縁膜４２の形成（Ｓ２０）の後に実行される。このため、溝部４０の側壁４０ｂにおいて、ドリフト層１２と第１の下地層１４との間のｐｎ接合界面は、第１の絶縁膜４２を形成した後の工程で露出する。
　第１の絶縁膜４２を形成する際のプラズマＣＶＤ法またはスパッタリング法は、成膜時に下地となる層に対してプロセスダメージを与えやすい。このため、溝部４０内に第１の絶縁膜４２を形成した場合には、プロセスダメージによって側壁４０ｂに露出したｐｎ接合界面が劣化するおそれがある。本実施の形態によれば、第１の絶縁膜４２を形成した後に、溝部４０を形成することができるので、第１の絶縁膜４２の形成の際のプロセスダメージをなくすことができる。したがって、第１の絶縁膜４２の形成時のダメージがｐｎ接合界面に入るのを抑制することができる。また、上述したとおり、第２の絶縁膜４４は、ＡＬＤ法などのダメージが少ない手法で形成される。このため、溝部４０の側壁４０ｂに露出したｐｎ接合界面へのダメージを抑制することができる。よって、ｐｎ接合界面の劣化が抑制されるので、オフ時のリーク電流が増加するのを抑制することができる。このように、本実施の形態によれば、オフ特性が改善された窒化物半導体デバイス１を実現することができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２では、実施の形態１と比較して、半導体多層膜の配置が主に相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　［構成］
　まず、本実施の形態に係る窒化物半導体デバイスの構成について、図４を用いて説明する。図４は、本実施の形態に係る窒化物半導体デバイス１０１の断面図である。
　図４に示されるように、窒化物半導体デバイス１０１は、図１に示される窒化物半導体デバイス１と比較して、ゲート開口部２０、半導体多層膜２１および閾値調整層２８の代わりに、ゲート開口部１２０、チャネル層１２１およびゲート絶縁膜１２８を備える点が相違する。
　チャネル層１２１は、チャネルを含み、少なくとも一部が第１の下地層１４の上方に配置された第３の窒化物半導体層の一例である。具体的には、チャネル層１２１は、第１の下地層１４の上面を接触して覆っている。チャネル層１２１は、例えば、ｎ型ＧａＮ層である。チャネル層１２１は、ｎ型不純物を多く含み、低抵抗化されている。
　チャネル層１２１は、ドリフト層１２、第１の下地層１４の形成に続いて、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により連続的に形成される。チャネル層１２１への不純物のドーピングは、結晶成長後のイオン注入によって行われてもよい。
　本実施の形態では、ゲート開口部１２０は、第１の開口部の一例であり、チャネル層１２１を貫通している。具体的には、ゲート開口部１２０は、電子供給層１２４、電子走行層１２２および第１の下地層１４を貫通してドリフト層１２に達する。ゲート開口部１２０の底部１２０ａは、ドリフト層１２の上面の一部である。
　図４に示されるように、底部１２０ａは、第１の下地層１４の下面より下側に位置している。なお、第１の下地層１４の下面は、第１の下地層１４とドリフト層１２との界面に相当する。底部１２０ａは、例えば、基板１０の第１の主面１０ａに平行である。
　図４に示されるように、ゲート開口部１２０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ゲート開口部１２０の側壁１２０ｂは、底部１２０ａに対して垂直である。つまり、ゲート開口部１２０の断面視形状は、矩形である。
　あるいは、ゲート開口部１２０は、実施の形態１のゲート開口部２０と同様に、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ゲート開口部１２０の側壁１２０ｂは、斜めに傾斜していてもよい。例えば、ゲート開口部１２０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。
　ゲート絶縁膜１２８は、ゲート開口部１２０の内面とゲート電極３４との間で、ゲート開口部１２０の内面に沿って配置されている。具体的には、ゲート絶縁膜１２８およびゲート電極３４がこの順で、ゲート開口部１２０の内面に沿って設けられている。より具体的には、ゲート絶縁膜１２８の一部は、ゲート開口部１２０の底部１２０ａおよび側壁１２０ｂに沿って設けられている。ゲート絶縁膜１２８の他の部分は、電子供給層１２４の上面上に設けられている。ゲート絶縁膜１２８は、ゲート開口部１２０の側壁１２０ｂにおいて、第１の下地層１４、電子走行層１２２および電子供給層１２４の各々の端面に接触している。
　ゲート絶縁膜１２８は、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３などの絶縁性の酸化膜である。ゲート絶縁膜１２８は、単層構造を有してもよく、積層構造を有してもよい。
　ゲート電極３４に所定の電圧が印加された場合、ｐ型の第１の下地層１４の、ゲート絶縁膜１２８に接する端面の近傍には、ｎ型に反転した反転領域が形成される。当該反転領域がチャネルとして機能することにより、電子走行層１２２とドリフト層１２とが導通するので、ソース電極３２とドレイン電極３６との間で電流が流れる。このように、本実施の形態に係る窒化物半導体デバイス１０１では、いわゆるＭＯＳＦＥＴと同等の動作が可能になる。
　本実施の形態に係る窒化物半導体デバイス１０１においても、第１の絶縁膜４２は、例えば、プラズマＣＶＤ法で形成された、無機材料である窒化物を主成分として含む絶縁膜である。例えば、第１の絶縁膜４２は、ＳｉＮの単層構造を有する。このため、課題の１つである特定駆動条件下で正常にスイッチングしないという現象を抑制することが可能である。よって、窒化物半導体デバイス１０１の動作の信頼性を高めることができる。
　また、実施の形態１と同様に、第１の絶縁膜４２の端部は、平面視において、溝部４０の端部と一致する。具体的には、第１の絶縁膜４２を形成した後に溝部４０を形成することになるので、溝部４０の側壁４０ｂに露出したｐｎ接合界面の劣化を抑制することができる。よって、オフ時のリーク電流の増加を抑制することができ、オフ特性を改善することができる。
　なお、本実施の形態では、窒化物半導体デバイス１０１がチャネル層１２１を備える例を示したが、これに限らない。例えば、窒化物半導体デバイス１０１は、チャネル層１２１の代わりに、実施の形態１と同様に、バンドギャップの異なる複数の半導体膜を含んでもよい。具体的には、窒化物半導体デバイス１０１は、ＡｌＧａＮ層とＧａＮ層とを含み、ＡｌＧａＮ／ＧａＮのヘテロ界面近傍に発生する二次元電子ガス２６をチャネルとして含む半導体多層膜を備えてもよい。
　［製造方法］
　次に、本実施の形態に係る窒化物半導体デバイス１０１の製造方法について、図５を用いて説明する。図５は、本実施の形態に係る窒化物半導体デバイス１０１の製造方法を示すフローチャートである。以下では、図３に示した窒化物半導体デバイス１の製造方法との相違点を中心に説明する。
　図５に示すように、まず、基板１０の第１の主面１０ａに窒化物半導体を結晶成長させる（Ｓ４０）。具体的には、ｎ－型のＧａＮ（ドリフト層１２）、ｐ型のＧａＮ（第１の下地層１４）、アンドープＧａＮ（電子走行層１２２）、アンドープＡｌＧａＮ（電子供給層１２４）を、結晶成長によって、この順で連続的に形成する。結晶成長は、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長法によって行われる。各層への不純物のドーピングは、結晶成長後のイオン注入によって行われてもよい。
　本実施の形態では、ドリフト層１２から電子供給層１２４までを連続的に成膜した後で、ゲート開口部１２０を形成する（Ｓ１２）。すなわち、結晶再成長（図３のＳ１４）を行わない。結晶再成長の代わりに、ゲート開口部１２０を形成した後、ゲート絶縁膜１２８を形成する（Ｓ４４）。ゲート絶縁膜１２８は、プラズマＣＶＤ法、ＡＬＤ法、スパッタリング法などによって形成される。
　以降の工程は、図３に示した窒化物半導体デバイス１の製造方法と同じである。
　したがって、実施の形態１と同様に、終端部３におけるリーク電流の抑制と、動作の信頼性の向上とを実現することができる。
　（変形例）
　続いて、実施の形態の変形例について説明する。
　以下で説明する変形例は、実施の形態１に係る窒化物半導体デバイス１の変形例であるが、実施の形態２に係る窒化物半導体デバイス１０１にも適用可能である。実施の形態２に係る窒化物半導体デバイス１０１に適用した場合も、以下に説明する効果を得ることができる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　［変形例１］
　まず、変形例１について説明する。変形例１では、実施の形態１と比較して、第２の絶縁膜の位置関係が相違する。
　図６は、本変形例に係る窒化物半導体デバイス２０１の断面図である。図６に示されるように、窒化物半導体デバイス２０１は、図１に示される窒化物半導体デバイス１と比較して、トランジスタ部２内にも第２の絶縁膜４４が設けられている点が相違する。すなわち、第２の絶縁膜４４は、第１の絶縁膜４２の上方に配置され、平面視においてゲート電極３４に重なっている。
　これにより、終端部３における第２の絶縁膜４４を形成する際に、窒化物半導体デバイス２０１全体に第２の絶縁膜４４を形成することができる。例えば、第２の絶縁膜４４のパターニング工程を省略することができるので、製造プロセスの簡略化が可能である。
　［変形例２］
　次に、変形例２について説明する。
　変形例２では、変形例１と比較して、第２の絶縁膜の製造方法と形状とが相違する。以下では、変形例１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図７は、本変形例に係る窒化物半導体デバイス３０１の断面図である。図７に示されるように、窒化物半導体デバイス３０１は、変形例１に係る窒化物半導体デバイス２０１と比較して、第２の絶縁膜４４の代わりに第２の絶縁膜３４４を備える点が相違する。
　第２の絶縁膜３４４は、その膜厚が均一ではない。具体的には、第２の絶縁膜３４４の膜厚は、溝部４０に設けられた部位と、平面視においてゲート電極３４に重なる部位とで異なっている。
　第２の絶縁膜３４４は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される膜を含む単層構造を有する。本変形例では、第２の絶縁膜３４４は、スピンコート法によって形成されている。スピンコート法では、ウエハに液体状の絶縁膜材料を塗布し、回転させることでウエハ全体へ材料を広げた後、ベークする。ベークによって水分および有機成分を取り除くことで、第２の絶縁膜３４４を形成する。スピンコート法を利用して形成される第２の絶縁膜３４４は、図７に示されるように、窒化物半導体デバイス３０１の全体で均一には形成されない。具体的には、溝部４０内のような低い部分には厚く形成され、第１の絶縁膜４２上のような高い部分には薄く、なだらかな形状で形成される。
　スピンコート法は、プラズマＣＶＤ法やスパッタリング法などの成膜方法とは異なり、溝部４０の側壁４０ｂのｐｎ接合界面へ成膜時のプロセスダメージを抑制することができる。このため、オフ時のリーク電流が増加するのを抑制することができ、オフ特性を改善することができる。
　なお、本変形例では、第２の絶縁膜３４４が平面視においてゲート電極３４に重なる位置に設けられている例を示したが、実施の形態１と同様に、第２の絶縁膜３４４は、終端部３のみに設けられていてもよい。つまり、第２の絶縁膜３４４は、平面視において、ゲート電極３４には重なっていなくてもよい。
　［変形例３］
　次に、変形例３について説明する。
　変形例３では、実施の形態１と比較して、第１の絶縁膜の構成が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図８は、本変形例に係る窒化物半導体デバイス４０１の断面図である。図８に示されるように、窒化物半導体デバイス４０１は、実施の形態１に係る窒化物半導体デバイス１と比較して、第１の絶縁膜４２の代わりに第１の絶縁膜４４２を備える点が相違する。
　本変形例では、第１の絶縁膜４４２は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される積層構造を有する。具体的には、図８に示されるように、第１の絶縁膜４４２は、下層絶縁膜４４２ａと、上層絶縁膜４４２ｂと、を有する。ここでは、２層の絶縁膜の積層構造を示しているが、３層以上の絶縁膜の積層構造であってもよい。
　下層絶縁膜４４２ａは、最下層の絶縁膜である。下層絶縁膜４４２ａは、ゲート電極３４、閾値調整層２８および電子供給層２４に接触している。下層絶縁膜４４２ａは、ＳｉＮである。上層絶縁膜４４２ｂは、ＳｉＮ以外の材料を用いて形成されている。下層絶縁膜４４２ａおよび上層絶縁膜４４２ｂは、例えば、プラズマＣＶＤ法またはスパッタリング法によって形成される。
　このように、最下層の下層絶縁膜４４２ａとして、プラズマＣＶＤ法などで作成された結晶性の高いＳｉＮが設けられていることにより、課題の１つである特定駆動条件下で正常にスイッチングしないという現象を抑制することができる。また、第１の絶縁膜４４２を積層構造とすることで、各絶縁膜として最適な膜を選択することができ、デバイスの信頼性をさらに向上することができる。
　なお、本変形例では、第２の絶縁膜４４が終端部３のみに設けられている例を示したが、変形例１と同様に、第２の絶縁膜４４は、トランジスタ部２にも設けられていてもよい。つまり、第２の絶縁膜４４は、平面視において、ゲート電極３４には重なっていてもよい。また、第２の絶縁膜４４の代わりに、スピンコート法で形成された第２の絶縁膜３４４が設けられていてもよい。
　［変形例４］
　次に、変形例４について説明する。
　変形例４では、実施の形態１と比較して、第２の絶縁膜の構成が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図９は、本変形例に係る窒化物半導体デバイス５０１の断面図である。図９に示されるように、窒化物半導体デバイス５０１は、実施の形態１に係る窒化物半導体デバイス１と比較して、第２の絶縁膜４４の代わりに第２の絶縁膜５４４を備える点が相違する。
　本変形例では、第２の絶縁膜５４４は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される積層構造を有する。具体的には、図９に示されるように、第２の絶縁膜５４４は、下層絶縁膜５４４ａと、上層絶縁膜５４４ｂと、を有する。ここでは、２層の絶縁膜の積層構造を示しているが、３層以上の絶縁膜の積層構造であってもよい。
　下層絶縁膜５４４ａは、最下層の絶縁膜である。下層絶縁膜５４４ａは、溝部４０の底部４０ａおよび側壁４０ｂを接触して覆っている。例えば、下層絶縁膜５４４ａは、スピンコート法で形成されたＳｉＯ２からなる膜である。下層絶縁膜５４４ａは、ＡＬＤ法で形成された絶縁膜であってもよい。
　上層絶縁膜５４４ｂは、例えば、ＡＬＤ法で形成されたＡｌ２Ｏ３からなる膜である。なお、上層絶縁膜５４４ｂは、スピンコート法で形成された絶縁膜であってもよい。また、上層絶縁膜５４４ｂは、プラズマＣＶＤ法によって形成された絶縁膜であってもよい。
　このように、最下層の下層絶縁膜５４４ａとして、スピンコート法またはＡＬＤ法などの、ｐｎ接合界面へのダメージが入りにくい方法で形成した絶縁膜を設けることによって、オフ時のリーク電流の増加を抑制することができる。また、Ａｌ２Ｏ３のように水透過率の低い膜を利用することで、窒化物半導体デバイス５０１の信頼性をさらに向上させることができる。
　なお、本変形例では、第２の絶縁膜５４４がトランジスタ部２にも設けられている例を示したが、実施の形態１と同様に、第２の絶縁膜５４４は、終端部３にのみ設けられていてもよい。つまり、第２の絶縁膜５４４は、平面視において、ゲート電極３４に重なっていなくてもよい。また、第１の絶縁膜４２の代わりに、積層構造を有する第１の絶縁膜４４２が設けられていてもよい。
　［変形例５］
　次に、変形例５について説明する。
　変形例５では、実施の形態１と比較して、第１の絶縁膜の端部の位置が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１０は、本変形例に係る窒化物半導体デバイス６０１の断面図である。図１０に示されるように、窒化物半導体デバイス６０１は、実施の形態１に係る窒化物半導体デバイス１と比較して、第１の絶縁膜４２の端部が溝部４０の端部よりも内側に位置している。具体的には、第１の絶縁膜４２の端部は、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置している。すなわち、第１の絶縁膜４２の端部と第１の下地層１４の端部とは、段差を形成していてもよい。言い換えると、第１の下地層１４の上面は、第２の絶縁膜４４に接触して覆われている。
　この場合であっても、実施の形態１と同様に、ｐｎ接合界面の劣化が抑制されるので、オフ時のリーク電流が増加するのを抑制することができる。
　なお、本変形例では、第２の絶縁膜４４が終端部３のみに設けられている例を示したが、変形例１と同様に、第２の絶縁膜４４は、トランジスタ部２にも設けられていてもよい。つまり、第２の絶縁膜４４は、平面視において、ゲート電極３４に重なっていてもよい。また、第１の絶縁膜４２の代わりに、積層構造を有する第１の絶縁膜４４２が設けられていてもよい。第２の絶縁膜４４の代わりに、積層構造を有する第２の絶縁膜５４４が設けられていてもよい。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る窒化物半導体デバイスおよびその製造方法について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、ソース開口部３０が設けられていなくてもよい。この場合、ソース電極３２は、半導体多層膜２１の上面において、閾値調整層２８から離れた位置に設けられている。ソース開口部３０を形成する工程（図３のＳ１６）を省略することができるので、製造工程を簡略化することができる。
　また、例えば、ドリフト層１２は、基板１０側から第１の下地層１４側にかけて徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプターとなる炭素で制御してもよい。あるいは、ドリフト層１２は、不純物濃度が異なる複数の窒化物半導体層の積層構造を有してもよい。
　また、例えば、終端部３は、窒化物半導体デバイス１の端面を含んでいなくてもよい。終端部３は、トランジスタ部２を他の装置から分離するための部分である。トランジスタ部２の終端部３を挟んだ隣の領域に他の素子が配置されていてもよい。例えば、他の素子は、ドリフト層１２と第１の下地層１４とのｐｎ接合を利用したｐｎダイオードである。窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、ｐｎダイオードと、を備えてもよい。
　また、例えば、ＡＬＤ法によって第１の絶縁膜４２を形成することもできるが、十分な膜厚の第１の絶縁膜４２を形成するためには長い時間を要する。このため、プラズマＣＶＤ法またはスパッタリング法によって第１の絶縁膜４２を形成した方が、生産効率を高めることができる。
　また、第１の導電型がｐ型、ｐ＋型、ｐ－型であり、第２の導電型がｎ型、ｎ＋型、ｎ－型であってもよい。
　また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、オフ特性とスイッチング特性とが改善された窒化物半導体デバイスとして利用でき、例えばテレビなどの民生機器、車載機器、産業機器などのインバータ回路、電源回路などで用いられるパワートランジスタなどのパワーデバイスなどに利用することができる。
１、１０１、２０１、３０１、４０１、５０１、６０１　窒化物半導体デバイス
２　トランジスタ部
３　終端部
１０　基板
１０ａ　第１の主面
１０ｂ　第２の主面
１２　ドリフト層
１４　第１の下地層
１６　第２の下地層
２０、１２０　ゲート開口部
２０ａ、３０ａ、４０ａ、１２０ａ　底部
２０ｂ、３０ｂ、４０ｂ、１２０ｂ　側壁
２１　半導体多層膜
２２、１２２　電子走行層
２４、１２４　電子供給層
２６　二次元電子ガス
２８　閾値調整層
３０　ソース開口部
３２　ソース電極
３４　ゲート電極
３６　ドレイン電極
４０　溝部
４２、４４２　第１の絶縁膜
４３　コンタクトホール
４４、３４４、５４４　第２の絶縁膜
４６　ソース配線
４８　第３の絶縁膜
１２１　チャネル層
１２８　ゲート絶縁膜
４４２ａ、５４４ａ　下層絶縁膜
４４２ｂ、５４４ｂ　上層絶縁膜

Claims (13)

  1. 　窒化物半導体デバイスであって、
    　基板と、
    　前記基板の上方に配置された第１の導電型の第１の半導体層と、
    　前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
    　チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、
    　前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、
    　前記ゲート電極と離間して配置されたソース電極と、
    　前記基板の下方に配置されたドレイン電極と、
    　前記ゲート電極の上方に配置された、窒化物を主成分として含む第１の絶縁膜と、
    　前記窒化物半導体デバイスの終端部に設けられた溝部であって、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部の側面を覆うように配置された第２の絶縁膜と、を備え、
    　前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
    　窒化物半導体デバイス。
  2. 　前記第２の半導体層の上方に配置された第４の半導体層をさらに備え、
    　前記第３の半導体層は、バンドギャップの異なる複数の半導体膜を含み、
    　前記チャネルは、前記複数の半導体膜の界面に生じる二次元電子ガスであり、
    　前記第１の開口部は、前記第４の半導体層を貫通しており、
    　前記第３の半導体層の一部は、前記第１の開口部の内面と前記ゲート電極との間で前記内面に沿って配置されている、
    　請求項１に記載の窒化物半導体デバイス。
  3. 　前記第３の半導体層と前記ゲート電極との間に配置された前記第２の導電型の第５の半導体層をさらに備える、
    　請求項２に記載の窒化物半導体デバイス。
  4. 　前記第１の開口部の内面と前記ゲート電極との間で前記内面に沿って配置されたゲート絶縁膜をさらに備え、
    　前記第１の開口部は、前記第３の半導体層を貫通している、
    　請求項１に記載の窒化物半導体デバイス。
  5. 　前記第１の絶縁膜の膜厚は、実質的に均一である、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  6. 　前記第２の絶縁膜は、前記第１の絶縁膜の上方に配置され、平面視において前記ゲート電極に重なる、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  7. 　前記第２の絶縁膜の膜厚は、前記溝部に配置された部位と、平面視において前記ゲート電極に重なる部位とで異なっている、
    　請求項６に記載の窒化物半導体デバイス。
  8. 　前記第１の絶縁膜は、ＳｉＮの単層構造、または、最下層にＳｉＮが配置された積層構造を有する、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  9. 　前記第２の絶縁膜は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される膜を含む単層構造または積層構造を有する、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  10. 　前記第１の絶縁膜の上方に配置され、前記第１の絶縁膜を貫通して前記ソース電極に接続されるソース配線と、
    　前記ソース配線の上方に配置された第３の絶縁膜と、を備える、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  11. 　窒化物半導体デバイスの製造方法であって、
    　前記窒化物半導体デバイスは、
    　基板と、
    　前記基板の上方に配置された第１の導電型の第１の半導体層と、
    　前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
    　チャネルを含み、少なくとも一部が前記第２の半導体層の上方に配置された第３の半導体層と、
    　前記第１の半導体層の上方に配置されたゲート電極であって、前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部に平面視において重なるゲート電極と、
    　前記ゲート電極と離間して配置されたソース電極と、
    　前記基板の下方に配置されたドレイン電極と、を備え、
    　前記窒化物半導体デバイスの製造方法は、
    　前記ゲート電極の上方に、窒化物を主成分として含む第１の絶縁膜を形成する工程と、
    　前記窒化物半導体デバイスの終端部において、前記第１の絶縁膜および前記第２の半導体層を貫通して前記第１の半導体層に達する溝部を形成する工程と、
    　前記溝部の側面を覆うように第２の絶縁膜を形成する工程と、を含み、
    　前記第１の絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
    　窒化物半導体デバイスの製造方法。
  12. 　前記第１の絶縁膜を形成する工程では、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で前記第１の絶縁膜を形成する、
    　請求項１１に記載の窒化物半導体デバイスの製造方法。
  13. 　前記第２の絶縁膜を形成する工程では、スピンコート法で前記第２の絶縁膜を形成する、
    　請求項１１または１２に記載の窒化物半導体デバイスの製造方法。
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