JP6344531B1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6344531B1
JP6344531B1 JP2017552104A JP2017552104A JP6344531B1 JP 6344531 B1 JP6344531 B1 JP 6344531B1 JP 2017552104 A JP2017552104 A JP 2017552104A JP 2017552104 A JP2017552104 A JP 2017552104A JP 6344531 B1 JP6344531 B1 JP 6344531B1
Authority
JP
Japan
Prior art keywords
resist
metal
opening
forming
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017552104A
Other languages
English (en)
Other versions
JPWO2018225195A1 (ja
Inventor
浩平 西口
浩平 西口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6344531B1 publication Critical patent/JP6344531B1/ja
Publication of JPWO2018225195A1 publication Critical patent/JPWO2018225195A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、該開口部と、該開口部によって露出した該半導体基板とを避けつつ、該絶縁膜の上に第１レジストを形成する工程と、蒸着法又はスパッタ法により、該開口部と、該開口部によって露出した該半導体基板と、該第１レジストの上に第１金属を形成する工程と、リフトオフ法により該第１レジストと該第１レジストの上の該第１金属を除去する工程と、該絶縁膜の上に、該第１金属を露出させる第２レジストを形成する工程と、無電解メッキ法で該第１金属に第２金属を成長させる工程と、該第２レジストを除去する工程と、をこの順に備える。

Description

この発明は半導体装置の製造方法に関する。
特許文献１には、多層レジストを用いた微細Ｔ型ゲートプロセスでの多層膜の露光に伴う、レジスト膜厚又は露光量の変動に対するＴ型ゲート電極の形状制御を向上させるとともに、高周波装置の高周波特性の劣化を防ぐ技術が開示されている。より具体的には、特許文献１には、半導体基板に単層ＥＢレジストにより微細なレジスト開口パターンを形成し、全面に第１の金属薄膜を形成し、更に第２のレジストを塗布し、Ｔ型ゲートの傘の部分の開口パターンを形成することが開示されている。その後、第１の金属薄膜をめっき電極とし、傘部の開口部に第２の金属膜のめっきを行い、レジスト除去、傘部の第２の金属をマスクに下層の第１の金属薄膜を除去、第１のレジストを除去する事によりＴ型ゲートを形成する。
日本特開２００５−２５１８３５号公報
例えばＧａＡｓ又はＧａＮ等の化合物半導体を用いた高周波デバイスでは、高周波特性の向上を目的としてゲート電極のゲート長を短縮したり、ゲート抵抗を低減したりする。半導体基板上にゲート電極を形成するために以下の２つのいずれかの方法を採用することが多い。
第１の方法は、ウエハ全面に給電層膜を形成し、ゲート電極を形成するためのレジストパターンを形成し、電解メッキを実施し、不要部分の給電層膜を除去するものである。第２の方法は、ゲート電極を形成するためのレジストパターンを形成し、電極材料を成膜し、リフトオフにより不要部分を除去するものである。
第１の方法では、給電層を除去するためのドライエッチングにより半導体基板にダメージが及び、トランジスタ特性などのデバイス特性が劣化してしまう。ドライエッチングによるダメージを回避するために、半導体基板とゲート電極間に絶縁膜を挟む方法がある。しかし、その絶縁膜により寄生容量が大きくなって、トランジスタ特性が劣化する。
第２の方法では、電極材料を蒸着又はスパッタで形成するので、ゲート電極の根元に裾引きが発生する。裾引きとは、横方向に長く伸びる不所望な部分である。ゲート電極の根元部分に裾引きが生じると、実効的なゲート電極の寸法が大きくなり、寄生容量が大きくなってしまう。また、ゲート電極の微細化に伴い、リフトオフ法に用いるレジストの厚みを厚くできないため、ゲート電極の高さも低くなる。ゲート電極の高さをある程度確保できないとゲート抵抗を低減できない。
本発明は上述の問題を解決するためになされたものであり、半導体基板へのダメージを抑制し、ゲート電極の裾引きを抑制でき、ゲート電極の高さを確保できる半導体装置の製造方法を提供することを目的とする。
本願の発明にかかる半導体装置の製造方法は、半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、該開口部と、該開口部によって露出した該半導体基板とを避けつつ、該絶縁膜の上に第１レジストを形成する工程と、蒸着法又はスパッタ法により、該開口部と、該開口部によって露出した該半導体基板と、該第１レジストの上に第１金属を形成する工程と、リフトオフ法により該第１レジストと該第１レジストの上の該第１金属を除去する工程と、該絶縁膜の上に、該第１金属を露出させる第２レジストを形成する工程と、無電解メッキ法で該第１金属に第２金属を成長させる工程と、該第２レジストを除去する工程と、をこの順に備え、該第１金属は、該絶縁膜より薄く、該第２レジストの側面は該第１金属に接することを特徴とする。
本願の発明に係る半導体装置の製造方法は、半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、該開口部と、該開口部によって露出した該半導体基板とを避けつつ、該絶縁膜の上に第１レジストを形成する工程と、蒸着法又はスパッタ法により、該開口部と、該開口部によって露出した該半導体基板と、該第１レジストの上に第１金属を形成する工程と、リフトオフ法により該第１レジストと該第１レジストの上の該第１金属を除去する工程と、該絶縁膜の上に、該第１金属を露出させる第２レジストを形成する工程と、無電解メッキ法で該第１金属に第２金属を成長させる工程と、該第２レジストを除去する工程と、をこの順に備え、該第２レジストの開口幅は、該半導体基板に近づくほど小さくなり、該第２レジストの側面は該第１金属に接することを特徴とする。
本願の発明に係る半導体装置の製造方法は、半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、該開口部と、該開口部によって露出した該半導体基板とを避けつつ、該絶縁膜の上に第１レジストを形成する工程と、蒸着法又はスパッタ法により、該開口部と、該開口部によって露出した該半導体基板と、該第１レジストの上に第１金属を形成する工程と、リフトオフ法により該第１レジストと該第１レジストの上の該第１金属を除去する工程と、該絶縁膜の上に、該第１金属を露出させる第２レジストを形成する工程と、無電解メッキ法で該第１金属に第２金属を成長させる工程と、該第２レジストを除去する工程と、をこの順に備え、該第２金属は該第２レジストよりも厚く形成され、該第２レジストの側面は該第１金属に接することを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、ゲート電極の大部分を無電解めっきで形成するので、半導体基板へのダメージを抑制し、ゲート電極の裾引きを抑制でき、ゲート電極の高さを確保できる。
実施の形態１に係る半導体装置の製造方法を示す断面図である。 第１金属の断面図である。 リフトオフ処理後の半導体装置の断面図である。 第２レジストの断面図である。 第２金属の断面図である。 第２レジストを除去した後の半導体装置の断面図である。 比較例に係る半導体装置の断面図である。 実施の形態２に係る第２レジストの断面図である。 第２金属の断面図である。 第２レジストを除去した後の半導体装置の断面図である。 実施の形態３に係る第２金属の断面図である。 第２レジストを除去した後の半導体装置の断面図である。 実施の形態４に係る絶縁保護膜の断面図である。 第３レジストの断面図である。 第３金属の断面図である。 第３レジストを除去した後の半導体装置の断面図である。 実施の形態５に係る第４金属の断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の製造方法の最初の工程を示す断面図である。半導体基板１０には複数の半導体層が形成されている。半導体基板１０の材料は例えばＧａＮ又はＡｌＧａＮなどの化合物半導体とすることが好ましい。半導体基板１０には、特に限定されないがＨＥＭＴ(High Electron Mobility Transistor)が形成されている。この半導体基板１０の上に、開口が形成された開口部１２ａを有する絶縁膜１２を形成する。絶縁膜１２の材料は例えばＳｉＮである。別の絶縁材料で絶縁膜１２を形成してもよい。開口部１２ａは、絶縁膜１２の一部の開口が形成された部分である。
この絶縁膜１２の上に第１レジスト１４を形成する。具体的には、開口部１２ａと、開口部１２ａによって露出した半導体基板１０とを避けつつ、絶縁膜１２の上に第１レジスト１４を形成する。第１レジスト１４の開口幅は半導体基板１０に近い場所ほど大きくすることが好ましい。このようなレジスト形状は「逆テーパ」形状とよばれる。
次いで、第１金属を形成する。図２は、第１金属１６ａ、１６ｂ、１６ｃを示す断面図である。この工程では、開口部１２ａと、開口部１２ａによって露出した半導体基板１０と、第１レジスト１４の上に、それぞれ第１金属１６ａ、１６ｂ、１６ｃを形成する。第１金属１６ａは開口部１２ａの上に形成され、第１金属１６ｂは半導体基板１０の上に形成され、第１金属１６ｃは第１レジスト１４の上に形成される。第１金属１６ａ、１６ｂ、１６ｃは絶縁膜１２より薄い。第１金属１６ａ、１６ｂ、１６ｃは蒸着法又はスパッタ法により一括して形成することが好ましい。
半導体基板１０と第１金属１６ｂはショットキー接続させることが好ましい。そのため、第１金属１６ｂに接する薄膜Ａｕを蒸着法又はスパッタリング法により成膜するとよい。なお、そのような薄膜Ａｕは省略してもよい。
次いで、リフトオフ法を実施する。図３は、リフトオフ処理後の半導体装置の断面図である。この工程では、リフトオフ法により第１レジスト１４と第１レジスト１４の上の第１金属１６ｃを除去する。こうして、半導体基板１０のゲート電極を形成すべき部分に金属薄膜パターンである第１金属１６ｂが形成される。半導体基板１０の材料がＧａＮ又はＡｌＧａＮである場合、第１金属１６ａ、１６ｂの材料は、Ｎｉ、Ｐｔ、ＴａＮ、Ｗ、ＷＮ、Ｐｄ、ＴｉＮのいずれか１つ又はこれらの組み合わせとすることが好ましい。
次いで、第２レジストを形成する。図４は、第２レジスト２０の断面図である。この工程では、絶縁膜１２の上に、第１金属１６ａ、１６ｂを露出させる第２レジスト２０を形成する。第２レジスト２０の開口幅２０Ｗは、第１金属１６ａ、１６ｂの幅１６Ｗ以上とする。開口幅２０Ｗと幅１６Ｗが等しいときは、第２レジスト２０から第１金属１６ａ、１６ｂが露出する。開口幅２０Ｗが幅１６Ｗより大きいときは、第１金属１６ａ、１６ｂに加えて絶縁膜１２が第２レジスト２０から露出する。
次いで、無電解めっき処理を行う。図５は、無電解めっき処理後の半導体装置の断面図である。この工程では、無電解メッキ法で第１金属１６ａ、１６ｂに第２金属２２を成長させる。第２金属２２を低抵抗とするために第２金属２２の材料はＡｕとすることが好ましい。例えばＣｕなどの抵抗率が低い材料を用いてもよい。第２金属２２は、第１金属１６ａに接する第１部分２２ａと、第１部分２２ａおよび第１金属１６ｂに接する第２部分２２ｂを有している。第２金属２２の膜厚は第２レジスト２０よりは小さいので、第２金属２２の全体が第２レジスト２０の上面より下にある。また、第２部分２２ｂの幅はほぼ一定である。
次いで、第２レジスト２０を除去する。図６は、第２レジストを除去した後の半導体装置の断面図である。第２レジスト２０は周知の方法で除去する。例えば、Ｏ２アッシャまたはレジスト除去剤を用いることで第２レジスト２０を除去できる。こうして、第１金属１６ａ、１６ｂと第２金属２２を備えた高周波デバイスのゲート電極を形成する。
ここで、本発明の実施の形態１に係る半導体装置の製造方法の意義の理解を容易にするために比較例について説明する。図７は、比較例に係る半導体装置の断面図である。比較例では、半導体基板１０の上に絶縁膜３２を形成する。そして、電極３４Ａ、３４Ｂを蒸着又はスパッタで形成する。このとき、電極３４Ａの根元に裾引き部分３４ａが発生する。前述のとおり、ゲート電極の根元部分に裾引きが生じると、実効的なゲート電極の寸法が大きくなり、寄生容量が大きくなってしまう。
本発明の実施の形態１に係る半導体装置の製造方法によれば、蒸着法又はスパッタ法により第１金属１６ａ、１６ｂを形成し、無電解メッキ法で第２金属２２を成長させる。よって、電解メッキプロセスに付随する給電層除去工程が不要となるので、半導体基板１０へのダメージを抑制することができる。
また、本発明の実施の形態１に係る半導体装置の製造方法で形成されたゲート電極の幅は第２金属２２の幅で定義される。第２金属２２の形成ではリフトオフ法を用いず、無電解めっき法を用いる。よって、リフトオフプロセスの課題である電極根元の裾引きを回避できる。つまり、比較例の裾引き部分３４ａが生じる問題はない。また、第２レジスト２０の寸法を調整することでゲート電極の寸法を容易に制御できる。さらに、リフトオフ法を用いた場合と比べて、ゲート電極の幅および断面積を大きくできる。
レジストの厚みが制限されるリフトオフ法ではなく、無電解めっき法で第２金属２２を形成することで、第２金属２２を厚く形成することができる。よって、ゲート電極の高さを確保できる。これらの効果は、デバイスの高周波特性の向上に寄与する。
本発明の実施の形態１に係る半導体装置の製造方法はその特徴を失わない範囲で様々な変形が可能である。例えば、実施の形態１のゲート電極は、ＨＥＭＴ以外のトランジスタのゲート電極として形成してもよい。実施の形態１で説明した変形は以下の実施の形態に係る半導体装置の製造方法にも応用できる。なお、以下の実施の形態に係る半導体装置の製造方法は、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
実施の形態２に係る半導体装置の製造方法は第２レジストの形状に特徴がある。図８は、実施の形態２に係る第２レジスト２０Ａの断面図である。第２レジスト２０Ａの開口幅は半導体基板１０に近づくほど小さくなる。第２レジスト２０Ａの側面を斜面にすることで、第２レジスト２０Ａの開口幅は半導体基板１０に近づくほど小さくなっている。言いかえれば、第２レジスト２０Ａをテーパ形状とした。
第２レジスト２０Ａを形成した後に無電解めっきに処理を進める。図９は、無電解めっきで形成された第２金属２２の断面図である。第２金属２２の材料は例えばＡｕである。次いで、第２レジスト２０Ａを除去することで、図１０に示す第１金属１６ａ、１６ｂと第２金属２２を有するゲート電極ができる。第２金属２２は上方向に向かって先太りの形状となる。言いかえれば、ゲート電極は逆テーパ形状となる。これにより、ゲート電極の体積を増加させることができるので、ゲート抵抗をさらに低下させることができる。
第２レジスト２０Ａの開口幅を半導体基板１０に近づくほど小さくすることで、ゲート電極の体積を増加させることができる。この特徴を逸脱しない範囲で第２レジストの形状を変化させてもよい。例えば、第２レジスト２０Ａの側面を曲面又は階段状の形状としても同じ効果を得ることができる。
実施の形態３．
実施の形態３に係る半導体装置の製造方法は第２金属２２の厚さに特徴がある。図１１は第２金属２２の断面図である。第２金属２２は、第１部分２２ａと第２部分２２ｂに加えて第３部分２２ｃを備えている。第３部分２２ｃは第２レジスト２０Ａの上に形成されている。第２金属２２を第２レジスト２０Ａよりも厚く形成することで、第３部分２２ｃを形成することができる。具体的には、第１部分２２ａと第２部分２２ｂを形成した後に無電解めっきを継続することで、第３部分２２ｃを形成することができる。第３部分２２ｃの幅は第１部分２２ａの幅より大きい。そのため、実施の形態３のゲート電極はマッシュルーム形状を呈している。次いで、第２レジスト２０Ａを除去することで、図１２に示されるゲート電極が完成する。
図１１に示されるように、第３部分２２ｃの幅は第２レジスト２０Ａの開口寸法より広がっている。しかしながら、メッキ液の成分を調整することで第３部分２２ｃの幅を第２レジスト２０Ａの開口寸法より広がらないようにしてもよい。この場合、第３部分２２ｃの幅と第２レジスト２０Ａの開口幅が概ね一致する。
実施の形態３では、第２金属２２を第２レジスト２０Ａより十分厚くすることでゲート抵抗を低抵抗化することができる。第２金属２２の上面が第２レジスト２０Ａの上面よりも上方に達するまで無電解めっきを継続することが好ましい。
実施の形態４．
例えば、ＧａＮ−ＨＭＥＴで高電圧動作をする場合、ゲート電極付近の電位分布が密になり電界集中が発生することでＦＥＴ耐圧が低下する。この対策としてゲート電極上にソースフィールドプレート(ＳＦＰ)電極を形成することが有効である。しかしながら、実施の形態２、３のようにゲート電極を逆テーパ形状又はマッシュルーム形状とすると、ＳＦＰ電極を寸法制御性を確保しつつゲート電極周りに段差被覆性が良好な状態で形成することが困難である。
実施の形態４に係る半導体装置の製造方法は、十分な段差被膜性を有するＳＰＦ電極を製造するものである。まず、ゲート電極を形成後にゲート電極保護膜となる絶縁保護膜を形成する。図１３には、絶縁保護膜４０が開示されている。絶縁保護膜４０は、第２レジストを除去した後に形成する。絶縁保護膜４０は、絶縁膜１２の上の第１部分４０ａと、第２金属２２の側面に形成された第２部分４０ｂと、第２金属２２の上に形成された第３部分４０ｃとを有している。
第１部分４０ａ、第２部分４０ｂおよび第３部分４０ｃは一体的に形成されている。絶縁保護膜４０は第２金属２２を覆うものである。絶縁保護膜４０の材料はＳｉＮ膜、ＳｉＯ膜、Ａｌ２Ｏ３膜又は別の絶縁材料とすることができる。絶縁保護膜４０は、プラズマＣＶＤ法、熱ＣＶＤ法、スパッタリング法又はＡＬＤ法で形成することが好ましい。
次いで、第３レジストを形成する。図１４は、第３レジスト４２の断面図である。第３レジスト４２は、第３部分４０ｃの一部と、第２部分４０ｂの一部と、第１部分４０ａの一部とを露出させるようにして半導体基板１０の上に形成する。
次いで、第３金属を形成する。図１５は、第３金属４４ａ、４４ｂ、４４ｃ、４４ｄを示す断面図である。第３金属４４ａは第１部分４０ａの上に形成されている。第３金属４４ｂは第２部分４０ｂの側面に形成されている。第３金属４４ｃは第３部分４０ｃに形成されている。第３金属４４ｄは第３レジスト４２の上に形成されている。これらの第３金属４４ａ、４４ｂ、４４ｃ、４４ｄは、スパッタリング法又は蒸着法で形成する。第３金属４４ａ、４４ｂ、４４ｃはＳＦＰ電極の電極材料として形成される。第３金属４４ａ、４４ｂ、４４ｃは、ゲート電極である第２金属２２とは電気的に接続されず、ソース電極に接続されソース電極と同電位となる。
次いで、第３レジスト４２を除去する。図１６は、第３レジスト４２を除去した後の半導体装置の断面図である。第３レジスト４２とその上の第３金属４４ｄはリフトオフにより除去する。このように、第３レジスト４２を用いて第３金属４４ａ、４４ｂ、４４ｃを形成することで、ゲート電極の周りに段差被覆性良くＳＦＰ電極を形成することが可能となる。よって、ゲート電極が、逆テーパ形状又はマッシュルーム形状などの段差被覆が困難な形状であっても、段差被覆性よくＳＦＰ電極を設けることができる。なお、実施の形態４ではゲート電極の片側だけにＳＦＰ電極を形成したが、ゲート電極全面を覆うＳＦＰ電極を形成してもよい。
実施の形態５．
実施の形態５に係る半導体装置の製造方法は、実施の形態４の半導体装置の製造方法において形成された第３金属４４ａ、４４ｂ、４４ｃに無電解メッキを施し、電極を厚膜化するものである。図１７には、第３金属４４ａ、４４ｂ、４４ｃに接する第４金属５０ａ、５０ｂ、５０ｃが示されている。第４金属５０ａ、５０ｂ、５０ｃは無電解めっき法により形成する。
実施の形態４では、第３金属４４ａ、４４ｂ、４４ｃをスパッタリング法又は蒸着法で形成するので、これを厚膜化するとボイドが発生してしまう。そこで、実施の形態５では、無電解めっき法でＳＦＰ電極を厚膜化した。これにより、ボイドがなくしかも厚いＳＦＰ電極を形成することが可能となる。また、無電解めっき法で第４金属５０ａ、５０ｂ、５０ｃを形成することで、ＳＦＰ電極の膜厚に関係なく、ＳＦＰ電極の段差被覆性を高めることができる。したがって、様々なゲート電極の形状に対して段差被膜性良くＳＦＰ電極を形成できるので、設計自由度がさらに向上する。
なお、上記の各実施の形態で説明した半導体装置の製造方法の特徴を組み合わせて、本発明の効果を高めても良い。
１０ 半導体基板、 １２ 絶縁膜、 １４ 第１レジスト、 １６ａ，１６ｂ，１６ｃ 第１金属、 ２０ 第２レジスト、 ２２ 第２金属

Claims (8)

  1. 半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、
    前記開口部と、前記開口部によって露出した前記半導体基板とを避けつつ、前記絶縁膜の上に第１レジストを形成する工程と、
    蒸着法又はスパッタ法により、前記開口部と、前記開口部によって露出した前記半導体基板と、前記第１レジストの上に第１金属を形成する工程と、
    リフトオフ法により前記第１レジストと前記第１レジストの上の前記第１金属を除去する工程と、
    前記絶縁膜の上に、前記第１金属を露出させる第２レジストを形成する工程と、
    無電解メッキ法で前記第１金属に第２金属を成長させる工程と、
    前記第２レジストを除去する工程と、をこの順に備え、
    前記第１金属は、前記絶縁膜より薄く、
    前記第２レジストの側面は前記第１金属に接することを特徴とする半導体装置の製造方法。
  2. 半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、
    前記開口部と、前記開口部によって露出した前記半導体基板とを避けつつ、前記絶縁膜の上に第１レジストを形成する工程と、
    蒸着法又はスパッタ法により、前記開口部と、前記開口部によって露出した前記半導体基板と、前記第１レジストの上に第１金属を形成する工程と、
    リフトオフ法により前記第１レジストと前記第１レジストの上の前記第１金属を除去する工程と、
    前記絶縁膜の上に、前記第１金属を露出させる第２レジストを形成する工程と、
    無電解メッキ法で前記第１金属に第２金属を成長させる工程と、
    前記第２レジストを除去する工程と、をこの順に備え、
    前記第２レジストの開口幅は、前記半導体基板に近づくほど小さくなり、
    前記第２レジストの側面は前記第１金属に接することを特徴とする半導体装置の製造方法。
  3. 半導体基板の上に、開口が形成された開口部を有する絶縁膜を形成する工程と、
    前記開口部と、前記開口部によって露出した前記半導体基板とを避けつつ、前記絶縁膜の上に第１レジストを形成する工程と、
    蒸着法又はスパッタ法により、前記開口部と、前記開口部によって露出した前記半導体基板と、前記第１レジストの上に第１金属を形成する工程と、
    リフトオフ法により前記第１レジストと前記第１レジストの上の前記第１金属を除去する工程と、
    前記絶縁膜の上に、前記第１金属を露出させる第２レジストを形成する工程と、
    無電解メッキ法で前記第１金属に第２金属を成長させる工程と、
    前記第２レジストを除去する工程と、をこの順に備え、
    前記第２金属は前記第２レジストよりも厚く形成され、
    前記第２レジストの側面は前記第１金属に接することを特徴とする半導体装置の製造方法。
  4. 前記第２レジストの開口幅は、前記半導体基板に近づくほど小さくなることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第２金属は前記第２レジストよりも厚く形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記第２レジストを除去した後に前記第２金属を覆う絶縁保護膜を形成する工程と、
    前記半導体基板上に、前記第２金属の上に形成された前記絶縁保護膜と、前記第２金属の側面に形成された前記絶縁保護膜と、を露出させる第３レジストを形成する工程と、
    前記絶縁保護膜に第３金属を形成する工程と、
    前記第３レジストを除去する工程と、を備え、
    前記絶縁保護膜は、プラズマＣＶＤ法、熱ＣＶＤ法、スパッタリング法又はＡＬＤ法で形成し、
    前記第３金属は、スパッタリング法又は蒸着法で形成することを特徴とする請求項２〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２レジストを除去した後に前記第２金属を覆う絶縁保護膜を形成する工程と、
    前記半導体基板上に、前記第２金属の上に形成された前記絶縁保護膜と、前記第２金属の側面に形成された前記絶縁保護膜と、を露出させる第３レジストを形成する工程と、
    前記絶縁保護膜に第３金属を形成する工程と、
    前記第３レジストを除去する工程と、を備え、
    無電解めっき法により、前記第３金属に接する第４金属を形成する工程を備えたことを特徴とする請求項２〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 無電解めっき法により、前記第３金属に接する第４金属を形成する工程を備えたことを特徴とする請求項６に記載の半導体装置の製造方法。
JP2017552104A 2017-06-07 2017-06-07 半導体装置の製造方法 Active JP6344531B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/021168 WO2018225195A1 (ja) 2017-06-07 2017-06-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6344531B1 true JP6344531B1 (ja) 2018-06-20
JPWO2018225195A1 JPWO2018225195A1 (ja) 2019-06-27

Family

ID=62635762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017552104A Active JP6344531B1 (ja) 2017-06-07 2017-06-07 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US11171005B2 (ja)
JP (1) JP6344531B1 (ja)
CN (1) CN110741461B (ja)
WO (1) WO2018225195A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594038B (zh) * 2021-09-27 2022-03-04 深圳市时代速信科技有限公司 一种半导体器件制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135638A (ja) * 1982-02-05 1983-08-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05315321A (ja) * 1992-05-14 1993-11-26 Nippondenso Co Ltd メッキ配線の製造方法
JPH10154667A (ja) * 1996-11-22 1998-06-09 Denso Corp メッキ配線およびその製造方法
JPH1116925A (ja) * 1997-06-20 1999-01-22 Toshiba Corp 半導体装置の製造方法
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
JP2010135542A (ja) * 2008-12-04 2010-06-17 Sharp Corp 有機薄膜トランジスタ
JP2012023210A (ja) * 2010-07-14 2012-02-02 Sumitomo Electric Ind Ltd 半導体装置
JP2014011350A (ja) * 2012-06-29 2014-01-20 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3074842B2 (ja) * 1991-09-30 2000-08-07 日本電気株式会社 電極形成方法
JP2643812B2 (ja) 1993-12-24 1997-08-20 日本電気株式会社 電界効果型トランジスタのゲート電極形成方法
JP2003142500A (ja) * 2001-10-30 2003-05-16 Fujitsu Ltd 半導体装置の製造方法
JP2005251835A (ja) 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd パターン形成方法
KR101137873B1 (ko) * 2005-04-11 2012-04-20 엘지디스플레이 주식회사 패드전극 형성방법, 그를 이용한 액정표시소자의 제조방법,및 그 방법에 의해 제조된 액정표시소자
TW200710471A (en) * 2005-07-20 2007-03-16 Samsung Electronics Co Ltd Array substrate for display device
JP2007300012A (ja) * 2006-05-02 2007-11-15 Seiko Epson Corp 金属配線形成方法、アクティブマトリクス基板の製造方法、デバイス及び電気光学装置並びに電子機器
US9658111B2 (en) * 2009-10-09 2017-05-23 Flir Systems, Inc. Microbolometer contact systems and methods
KR101583094B1 (ko) * 2010-12-14 2016-01-07 한국전자통신연구원 반도체 소자 및 이의 제조방법
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135638A (ja) * 1982-02-05 1983-08-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05315321A (ja) * 1992-05-14 1993-11-26 Nippondenso Co Ltd メッキ配線の製造方法
JPH10154667A (ja) * 1996-11-22 1998-06-09 Denso Corp メッキ配線およびその製造方法
JPH1116925A (ja) * 1997-06-20 1999-01-22 Toshiba Corp 半導体装置の製造方法
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
JP2010135542A (ja) * 2008-12-04 2010-06-17 Sharp Corp 有機薄膜トランジスタ
JP2012023210A (ja) * 2010-07-14 2012-02-02 Sumitomo Electric Ind Ltd 半導体装置
JP2014011350A (ja) * 2012-06-29 2014-01-20 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2018225195A1 (ja) 2018-12-13
CN110741461B (zh) 2023-09-26
CN110741461A (zh) 2020-01-31
US11171005B2 (en) 2021-11-09
US20200357644A1 (en) 2020-11-12
JPWO2018225195A1 (ja) 2019-06-27

Similar Documents

Publication Publication Date Title
JP6726710B2 (ja) 斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法
CN106486543B (zh) 半导体器件及其制造方法
JP7066778B2 (ja) 高電子移動度トランジスタ（ｈｅｍｔ）
CN105938799B (zh) 半导体器件的制造方法和半导体器件
JP2018037497A (ja) 半導体装置
TWI676293B (zh) 半導體裝置及其製造方法
JP5740356B2 (ja) 半導体装置
US20110057233A1 (en) Semiconductor component and method for manufacturing of the same
JP2010067693A (ja) 半導体装置及び半導体装置の製造方法
JP6344531B1 (ja) 半導体装置の製造方法
JP2010067692A (ja) 半導体装置及び半導体装置の製造方法
JP2017092384A (ja) 半導体装置の製造方法
JP6978151B2 (ja) 半導体装置の製造方法および半導体装置
JP4988703B2 (ja) 改善されたフィールドプレートを備える半導体デバイス
EP3891814A1 (en) Gate metal formation on gallium nitride or aluminum gallium nitride
JP2015133424A (ja) 電子部品の製造方法
CN113906571B (zh) 半导体器件及其制造方法
US20240079485A1 (en) High electron mobility transistor device and manufacturing method thereof
JP2017208379A (ja) 窒化物半導体装置
JP6776501B2 (ja) 半導体装置の製造方法
CN117525118A (zh) 氮化镓器件以及高电子迁移率晶体管的制造方法
JP2016143723A (ja) 半導体装置の製造方法
TWM623644U (zh) 半導體裝置
KR20230028871A (ko) 질화물계 고 전자 이동도 트랜지스터 및 그 제조 방법
CN111758167A (zh) 半导体装置和其制作方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171003

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171003

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20171003

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20171211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180507

R150 Certificate of patent or registration of utility model

Ref document number: 6344531

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250