JP2018037497A - 半導体装置 - Google Patents

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Abstract

【課題】小型化が可能で、かつキャパシタの耐圧低下の抑制が可能な半導体装置を提供すること。【解決手段】本発明は、基板と、基板上に設けられた半導体層と、基板および半導体層を貫いて設けられたビアホールと、ビアホールの内部に設けられた導電層と、前記半導体層上に設けられ、導電層と電気的に接続されるとともに、前記ビアホール全面を被覆して設けられた第１金属層と、第１金属層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、下部電極、上部電極および下部電極と上部電極の間に設けられた第２絶縁膜を含むキャパシタと、第１金属層と、下部電極または上部電極の何れか一方との間を電気的に接続する第２金属層とを備え、前記キャパシタの下部電極、上部電極および第２絶縁膜が互いにオーバーラップする領域は、その全てが第１金属層の領域の内側に位置するとともに、ビアホール全面を被覆する領域を含む半導体装置である。【選択図】図１Ｂ

Description

本件は半導体装置に関する。
例えばモノリシックマイクロ波集積回路（Monolithic Microwave Integrated Circuit：ＭＭＩＣ）のような半導体集積回路に、下部電極、絶縁膜および上部電極を積層したＭＩＭ（Metal Insulator Metal）型キャパシタが形成される。特許文献１には、誘電体層と拡散防止層とを積層したキャパシタを基板に埋め込み、ビアホールを介してキャパシタと配線パターンとを接続する技術が開示されている。
特開２００８−７８５４７号公報
半導体装置の基板を貫通するビアホールを設け、ビアホール内にはビア電極を形成し、基板の表面にはビア電極と接続される電極を設ける。当該電極とキャパシタとを基板上に並べて形成する場合、半導体装置が大型化する恐れがある。一方、半導体装置の小型化のために、ビア電極と重なるようにキャパシタを設けると、ビア電極の変形に伴いキャパシタの絶縁膜が変形することでキャパシタの耐圧が低下することもある。
本願発明は、上記課題に鑑み、小型化が可能で、かつキャパシタの耐圧低下の抑制が可能な半導体装置を提供することを目的とする。
本発明の一形態は、基板と、前記基板上に設けられた半導体層と、前記基板および前記半導体層を貫いて設けられたビアホールと、前記ビアホールの内部に設けられた導電層と、前記半導体層上に設けられ、前記導電層と電気的に接続されるとともに、前記ビアホール全面を被覆して設けられた第１金属層と、前記第１金属層上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ、下部電極、上部電極および前記下部電極と前記上部電極の間に設けられた第２絶縁膜を含むキャパシタと、前記第１金属層と、前記下部電極または上部電極の何れか一方との間を電気的に接続する第２金属層とを備え、前記キャパシタの下部電極、上部電極および第２絶縁膜が互いにオーバーラップする領域は、その全てが前記第１金属層の領域の内側に位置するとともに、前記ビアホール全面を被覆する領域を含む半導体装置である。
上記発明によれば、小型化が可能で、かつキャパシタの耐圧低下の抑制が可能な半導体装置を提供することが可能となる。
図１Ａは実施例１に係る半導体装置を例示する平面図である。 図１Ｂは図１Ａの線Ａ−Ａに沿った断面図である。 図２Ａは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｂは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｃは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｄは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｅは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｆは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｇは実施例１に係る半導体装置の製造方法を示す断面図である。 図２Ｈは実施例１に係る半導体装置の製造方法を示す断面図である。 図３Ａは比較例１に係る半導体装置を例示する平面図である。 図３Ｂは図３Ａの線Ｂ−Ｂに沿った断面図である。 図４Ａは比較例２に係る半導体装置を例示する平面図である。 図４Ｂは図４Ａの線Ｃ−Ｃに沿った断面図である。 図４Ｃはパッドに膨れの発生した例を示す断面図である。 図５Ａは実施例２に係る半導体装置を例示する平面図である。 図５Ｂは図５Ａの線Ｄ−Ｄに沿った断面図である。 図６Ａは実施例３に係る半導体装置を例示する平面図である。 図６Ｂは図６Ａの線Ｅ−Ｅに沿った断面図である。
本発明の一形態は、（１）基板と、前記基板上に設けられた半導体層と、前記基板および前記半導体層を貫いて設けられたビアホールと、前記ビアホールの内部に設けられた導電層と、前記半導体層上に設けられ、前記導電層と電気的に接続されるとともに、前記ビアホール全面を被覆して設けられた第１金属層と、前記第１金属層上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ、下部電極、上部電極および前記下部電極と前記上部電極の間に設けられた第２絶縁膜を含むキャパシタと、前記第１金属層と、前記下部電極または上部電極の何れか一方との間を電気的に接続する第２金属層とを備え、前記キャパシタの下部電極、上部電極および第２絶縁膜が互いにオーバーラップする領域は、その全てが前記第１金属層の領域の内側に位置するとともに、前記ビアホール全面を被覆する領域を含む半導体装置である。第１絶縁膜が第１金属層の上に設けられ、第１金属層を上から押さえるため、第１金属層の膨れが抑制される。このためキャパシタの下部電極および第２絶縁膜の膨れも抑制される。この結果、キャパシタの耐圧の低下が抑制される。またキャパシタは第１金属層と重なるため、キャパシタと第１金属層とを基板内に並べる場合に比べ、半導体装置の小型化が可能である。
（２）前記第１金属層の周縁部から前記第１金属層の外側の領域の前記基板上に延在した第３金属層を具備することが好ましい。第３金属層が第１金属層を押さえるため、第１金属層の膨れを効果的に抑制することができる。
（３）前記第１絶縁膜は、前記第１金属層の周縁部から前記第１金属層の外側の領域の前記基板上に延在した領域を含むことが好ましい。第１絶縁膜が第１金属層を押さえるため、第１金属層の膨れを効果的に抑制することができる。
（４）前記導電層は、前記ビアホールの内部の表面に設けられたシードメタルとその上に設けられたメッキ層からなることが好ましい。これにより、簡単な構成の導電層を形成することができる。
本発明の実施例について説明する。
（半導体装置１００）
図１Ａおよび図１Ｂに示すように、半導体装置１００においては、ビアホール１０ａ、キャパシタ２６、パッド２８（第１金属層）および絶縁膜４０（第１絶縁膜）が厚さ方向（図１Ｂの上下方向）において重なっている。
図１Ｂに示すように、基板１０の上には半導体層１１が形成されている。基板１０は炭化シリコン（ＳｉＣ）またはサファイアなど絶縁体で形成された絶縁基板である。半導体層１１は例えば窒化ガリウム（ＧａＮ）のチャネル層、窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層などを含む。基板１０と半導体層１１を合わせた厚さは例えば１００μｍである。半導体層１１に形成された電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）は、例えばマイクロストリップラインなどの伝送線路と電気的に接続され、キャパシタ２６は伝送線路と例えばグランドパッドとの間に接続されている。
基板１０および半導体層１１に、これらを厚さ方向に貫通する、直径１００μｍのビアホール１０ａが設けられている。ビアホール１０ａの内壁から基板１０の下面にかけて金属層１６が形成されている。金属層１６は、例えばＦＥＴと接続されたマイクロストリップラインの裏面導体であり、厚さ５μｍ〜１０μｍの金（Ａｕ）により形成されている。ビア電極１８（メッキ層）は、ビアホール１０ａを充填するように、金属層１６に接触して設けられている。ビア電極１８と金属層１６との構成を導電層とする。ビア電極１８は、例えば銅（Ｃｕ）などの金属により形成され、基準電位（例えばグランド電位）を有する。
半導体層１１およびビア電極１８の上にはパッド２８が設けられている。パッド２８は、キャパシタ２６の下部電極２０より大きな面積を有しており、ビアホール１０ａを覆う。金属層１６の上面に接触し、金属層１６を介してビア電極１８と電気的に接続されている。パッド２８は例えば基板１０側から厚さ５０ｎｍのニッケル（Ｎｉ）および厚さ５００ｎｍのＡｕを積層した金属層である。パッド２８の上面には、例えば厚さ５０ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）などにより形成された絶縁膜１２が設けられている。
絶縁膜１２の上面に、パッド２８およびビア電極１８と重なるように絶縁膜４０が設けられている。絶縁膜４０は例えば厚さ２００ｎｍの酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、または酸窒化シリコン膜（ＳｉｘＯｙＮｚ、０＜ｘ＜１、０＜ｙ＜１、０＜ｚ＜１）である。
絶縁膜４０の上面に、ビア電極１８と重なるように下部電極２０が設けられている。下部電極２０の上面および側面にはビア電極１８と重なる絶縁膜２２（第２絶縁膜）が設けられている。絶縁膜２２は下部電極２０の上面から絶縁膜４０の上面にかけて設けられている。絶縁膜２２の上に、下部電極２０およびビア電極１８と重なるように上部電極２４が設けられている。下部電極２０、絶縁膜２２および上部電極２４はＭＩＭ型のキャパシタ２６を形成する。下部電極２０、絶縁膜２２および上部電極２４が互いにオーバーラップする領域の全体はパッド２８の内側に位置し、ビアホール１０ａ全体を被覆する。下部電極２０および上部電極２４はそれぞれ、例えば基板１０側から厚さ１０ｎｍのチタン（Ｔｉ）、厚さ２００ｎｍのＡｕ、厚さ５０ｎｍのＴｉを積層した金属層である。下部電極２０の幅は例えば１５５μｍ、上部電極２４の幅は例えば１５０μｍである。絶縁膜２２は例えば厚さ２００ｎｍのＳｉＮにより形成されている。
絶縁膜１２の上面、絶縁膜２２および上部電極２４の表面を覆う絶縁膜１４が設けられている。絶縁膜１４は例えば厚さ５０ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）などにより形成されている。
絶縁膜１４の上部電極２４の上の部分には、絶縁膜１４を貫通する開口部１５が形成されている。開口部１５からは上部電極２４の上面が露出し、露出した上部電極２４の上面に接触する配線層３０が設けられている。上部電極２４は配線層３０を介して、例えば不図示の伝送線路などと電気的に接続される。すなわちキャパシタ２６は、配線層３０を介して外部の伝送線路およびＦＥＴなどと電気的に接続される。
絶縁膜１２および１４には、絶縁膜１２および１４を貫通する開口部１３が設けられている。パッド２８の下部電極２０よりも外側の部分の上面は、開口部１３から露出する。絶縁膜１４および２２には、絶縁膜１４および２２を貫通する開口部２３が設けられている。下部電極２０の上部電極２４よりも外側の部分の上面は開口部２３から露出する。配線層３２（第２金属層）は、開口部２３から露出する下部電極２０の上面、および開口部１３から露出するパッド２８の上面に接触する。配線層３２は下部電極２０とパッド２８とを電気的に接続する。これにより、下部電極２０は配線層３２およびパッド２８を介してビア電極１８と電気的に接続される。配線層３０および３２はそれぞれ例えば厚さ４μｍのＡｕにより形成されている。
（半導体装置１００の製造方法）
図２Ａから図２Ｈは半導体装置１００の製造方法を例示する断面図である。図２Ａに示すように、基板１０の上面に半導体層１１をエピタキシャル成長する。例えば蒸着法およびリフトオフ法、またはスパッタリング法およびエッチング法により、半導体層１１の上面にパッド２８を形成する。例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、パッド２８の上面に絶縁膜１２を形成する。図２Ｂに示すように、例えばＣＶＤ法により絶縁膜１２の上面に絶縁膜４０を形成する。
図２Ｃに示すように、例えば蒸着法およびリフトオフ法、またはスパッタリング法およびエッチング法により、絶縁膜４０の上面に下部電極２０を形成する。例えばＣＶＤ法により下部電極２０の表面および絶縁膜４０の上面を覆う絶縁膜２２を形成する。例えば蒸着法およびリフトオフ法、またはスパッタリング法およびエッチング法により、絶縁膜２２の上面のうち下部電極２０と重なる位置に上部電極２４を形成する。下部電極２０、絶縁膜２２および上部電極２４によりキャパシタ２６が形成される。
図２Ｄに示すように、エッチングにより絶縁膜２２および４０の一部を除去する。絶縁膜２２のうち下部電極２０を覆う部分は残存する。絶縁膜４０のうち下部電極２０および絶縁膜２２下の部分は残存する。図２Ｅに示すように、例えばＣＶＤ法により、絶縁膜１２の上面から上部電極２４の上面にかけて絶縁膜１４を形成する。絶縁膜１４は、絶縁膜１２、４０および２２、ならびに上部電極２４の表面を覆う。
図２Ｆに示すように、例えばエッチングなどにより、絶縁膜１４に開口部１５、絶縁膜１２および１４に開口部１３、絶縁膜２２および１４に開口部２３を形成する。図２Ｇに示すように、例えばメッキ法により、配線層３０および３２を形成する。配線層３０は、開口部１５から露出する上部電極２４の上面に接触する。配線層３２は、開口部１３から露出するパッド２８の上面および開口部２３から露出する下部電極２０の上面に接触する。
図２Ｈに示すように、基板１０を下面側から削り、基板１０と半導体層１１とを合わせた厚さを約１００μｍとする。例えばエッチングにより基板１０および半導体層１１を貫通し、パッド２８の下面が露出するビアホール１０ａを形成する。例えば蒸着法およびリフトオフ法などにより、ビアホール１０ａの内部および基板１０の下面に金属層１６を形成する。例えば金属層１６をシードメタルとするメッキ法により、ビアホール１０ａ内にビア電極１８を形成する。これにより半導体装置１００が形成される。
（比較例１）
図３Ａは比較例１に係る半導体装置１００Ｒを例示する平面図である。図３Ｂは図３Ａの線Ｂ−Ｂに沿った断面図である。図３Ａおよび図３Ｂに示すように、半導体装置１００Ｒにおいては、キャパシタ２６とパッド２８とが平面内に並べて配置されている。パッド２８は基板１０上に、ビア電極１８と重なるように設けられている。絶縁膜４０は設けられていない。比較例１によれば、キャパシタ２６とパッド２８とが、基板１０の平面内の別の箇所に設けられているため、基板１０が大型化し、半導体装置も大型化してしまう。
（比較例２）
図４Ａは比較例２に係る半導体装置２００Ｒを例示する平面図である。図４Ｂは図４Ａの線Ｃ−Ｃに沿った断面図である。図４Ｃはパッド２８に膨れの発生した例を示す断面図である。図４Ａおよび図４Ｂに示すように、比較例２においては、キャパシタ２６がビア電極１８と重なっている。またキャパシタ２６の下部電極２０が金属層１６と接触しており、金属層１６を介してビア電極１８と電気的に接続されている。すなわち下部電極２０はキャパシタ２６の電極であり、かつ比較例１におけるパッド２８の役割も担う。比較例２によれば、キャパシタ２６がビア電極１８と重なっているため、比較例１と比べ基板１０を小型化することができる。
しかし熱処理や半導体装置使用時の温度変化などにより、ビア電極１８が変形することがある。またビア電極１８上に残存する洗浄液およびメッキ液などが膨張することがある。これらにより図４Ｃに示すように、下部電極２０に膨れ２０ａが発生することがある。また、ビアホール１０ａ形成時のオーバーエッチングにより、下部電極２０の平坦性が低下し、膨れ２０ａが発生することもある。基板１０とのエッチング選択性および低い電気抵抗を有するＡｕにより下部電極２０が形成されることもあるが、Ａｕの強度が低いため膨れ２０ａがより発生しやすくなる。配線層３０もＡｕなど強度の低い金属で形成されているため、配線層３０を厚くしても下部電極２０を強く押さえることは難しく、膨れ２０ａが発生してしまう。膨れ２０ａにより、絶縁膜２２にも膨れ２２ａが形成される。このように絶縁膜２２が変形すると、キャパシタ２６の耐圧が低下してしまう。以上のように、半導体装置の小型化とキャパシタ２６の高耐圧化とはトレードオフの関係にあった。
実施例１によれば、図１Ａおよび図１Ｂに示したように、基板１０およびビア電極１８の上にパッド２８が設けられ、パッド２８の上にビア電極１８と重なるように絶縁膜４０が設けられている。パッド２８には、基板１０とのエッチング選択性およびビア電極１８とのコンタクト抵抗の低減化が求められる。このため、パッド２８の金属材料としてはＡｕが用いられる。しかし、Ａｕは柔らかいため、膨れ２２ａを抑制するには不十分である。そのため、パッド２８上には、膨れ２２ａを抑えるため固い材料が必要であり、さらにはパッド２８との密着性が良好な材料が必要となる。
材料としては、酸化シリコン（ＳｉＯ）やチタン（Ｔｉ）などが適しているが、加工性なども考慮するとＳｉＯが好ましい。膨れ２２ａを抑えるためには、厚膜形成される固い材料が好ましく、その場合における膜厚は、５００ｎｍ以上であることが望ましい。Ｔｉの場合、５００ｎｍ以上の成膜は可能であるが、次工程でのエッチング（フッ素系ガスを用いたドライエッチング）が困難（エッチングレートが遅い）である。そのため、Ｔｉを成膜する場合には薄膜化される。以上から、固い材料としては、ＳｉＯが好ましい。絶縁膜４０がパッド２８を上から押さえるため、パッド２８の膨れは抑制される。このため下部電極２０および絶縁膜２２にも膨れは発生しにくい。この結果、絶縁膜２２の平坦性が高くなり、キャパシタ２６の耐圧の低下が抑制される。
下部電極２０とパッド２８とを電気的に接続する配線層３２は、下部電極２０からパッド２８の上まで横方向に張り出す。配線層３２との接続のため、パッド２８を下部電極２０よりも広くする。この結果、実施例１においては比較例２に比べ、基板１０は大型化する。しかしキャパシタ２６は絶縁膜４０の上に、ビア電極１８およびパッド２８と重なるように設けられているため、比較例１に比べて基板１０の小型化が可能である。以上のように、実施例１によれば、半導体装置１００の小型化とキャパシタ２６の耐圧低下の抑制とを両立することができる。したがって小型で、かつ高耐圧のキャパシタ２６を備える半導体装置１００を得ることができる。
絶縁膜４０は例えばＳｉＯ膜、ＳｉＮ膜またはＳｉｘＯｙＮｚ膜など、シリコンを含む絶縁体により形成された膜である。こうした絶縁膜４０は強度が高いため、パッド２８の変形を効果的に抑制することができる。パッド２８の変形を抑制するため、絶縁膜４０の材料はパッド２８より高い強度を有するものであればよく、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ）または酸化タンタル（ＴａＯ）などでもよい。パッド２８の変形を抑制するために十分な強度とするため、絶縁膜４０の厚さは例えば１００ｎｍ以上、２００ｎｍ以上、３００ｎｍ以上とすることが好ましく、また５００ｎｍ以下、６００ｎｍ以下などとすることができる。
パッド２８はＡｕを含む。このためパッド２８は基板１０および半導体層１１とのエッチング選択性を有し、ビアホール１０ａを形成する際にパッド２８がエッチングされにくい。またパッド２８の電気抵抗が低くなる。Ａｕを含むパッド２８の強度は低いが、絶縁膜４０がパッド２８の上に設けられているため、変形は抑制される。パッド２８は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）などの金属により形成されてもよい。
下部電極２０とパッド２８との間には絶縁膜４０が設けられているが、配線層３２が下部電極２０およびパッド２８の上に設けられ、これらを電気的に接続する。具体的には図１Ｂに示すように、配線層３２は、下部電極２０の上部電極２４よりも外側の部分において下部電極２０と接触し、およびパッド２８の下部電極２０よりも外側の部分においてパッド２８と接触し、これらを電気的に接続する。これにより下部電極２０は、配線層３２およびパッド２８を介して、基準電位を有するビア電極１８に接続される。図１Ｂにおいては、下部電極２０とパッド２８とは、配線層３２により電気的に接続され、それ以外では接続されていない。ただし例えば絶縁膜１２および４０に開口部を形成し、その開口部を通じて下部電極２０とパッド２８とが電気的に接続してもよい。
図５Ａは実施例２に係る半導体装置２００を例示する平面図である。図５Ｂは図５Ａの線Ｄ−Ｄに沿った断面図である。実施例１と同じ構成については説明を省略する。
図５Ａおよび図５Ｂに示すように、実施例２においてもパッド２８とキャパシタ２６とは重なる。図５Ａに示すように、キャパシタ２６およびパッド２８を囲む配線層３４（第３金属層）が設けられている。図５Ｂに示すように、配線層３４はパッド２８の上面の周縁部を囲み、当該周縁部からパッド２８の外側の基板１０の上面にかけて設けられている。配線層３４は、パッド２８を介してビア電極１８と電気的に接続され、基準電位を有する。配線層３０は配線層３４の上に重なり、かつ配線層３４と離間している。配線層３２および３４は同一のメッキ処理により形成される。配線層３２および３４が形成された後、再びメッキ処理を行うことで配線層３０を形成する。
実施例２によれば、実施例１と同様に、キャパシタ２６の耐圧の低下を抑制することができ、また半導体装置２００を小型化することが可能である。配線層３４はパッド２８の上面の周縁部から基板１０の上面にかけて設けられている。配線層３４がパッド２８を上から押さえるため、パッド２８の変形が効果的に抑制される。この結果、キャパシタ２６の絶縁膜２２の変形も抑制され、キャパシタ２６の耐圧の低下が抑制される。パッド２８の変形の抑制のため、図５Ａに示すように配線層３４はパッド２８の上面の周縁部を囲み、かつ周縁部から基板１０の上面にかけて設けられていることが好ましい。
図６Ａは実施例３に係る半導体装置を例示する平面図である。図６Ｂは図６Ａの線Ｅ−Ｅに沿った断面図である。実施例１と同様の構成については説明を省略する。
図６Ａおよび図６Ｂに示すように、絶縁膜４０はパッド２８より大きな面積を有する。図６Ｂに示すように絶縁膜４０はパッド２８の上面および側面を覆い、基板１０の上面まで延伸する。つまり、絶縁膜４０は、パッド２８の周縁部から、パッド２８の外側の基板１０の上面にかけて設けられている。絶縁膜４０はパッド２８を囲む。絶縁膜２２は下部電極２０の上面から絶縁膜４０の上面および側面にかけて設けられている。絶縁膜１４は上部電極２４の上面から、絶縁膜２２の上面および側面にかけて設けられている。開口部１３は絶縁膜１２、１４、２２および４０を貫通しており、パッド２８の上面は開口部１３から露出する。
実施例３によれば、実施例１と同様に、キャパシタ２６の耐圧の低下を抑制することができ、また半導体装置３００を小型化することが可能である。絶縁膜４０がパッド２８の上面から基板１０の上面にかけて設けられ、パッド２８を上から押さえるため、パッド２８の変形を効果的に抑制することができる。特に絶縁膜４０はパッド２８を囲み、かつパッド２８の上面から基板１０の上面にかけて設けられていることが好ましい。
実施例１〜３において、配線層３２は下部電極２０とパッド２８とを電気的に接続しているが、下部電極２０および上部電極２４の少なくとも一方とパッド２８とを電気的に接続すればよい。配線層３２が上部電極２４とパッド２８とを電気的に接続する場合、下部電極２０と例えば伝送線路とを電気的に接続する別の配線層を設ける。
実施例１〜３において、ビアホール１０ａは基板１０および半導体層１１を貫通している。ただしビアホール１０ａは基板１０の半導体層１１の設けられていない領域において、基板１０を貫通してもよい。この場合、キャパシタ２６およびパッド２８は基板１０の上面に設けられる。
実施例１〜３において、ビアホール１０ａを埋めるビア電極１８は設けられなくてもよく、金属層１６がビアホール１０ａの内壁に沿うビア電極として機能してもよい。
実施例１〜３において、キャパシタ２６、パッド２８および絶縁膜４０はビア電極１８の全体と重なっているが、例えばビア電極１８の少なくとも一部と重なっていればよい。実施例１〜３において、下部電極２０および上部電極２４の面積はビア電極１８の上面の面積より大きいが、ビア電極１８の上面の面積が下部電極２０および上部電極２４の面積より大きくてもよい。
実施例１〜３において、絶縁膜１２および１４は設けなくてもよい。また、配線層３０および３２に代えて、例えばリボンまたはボンディングワイヤなどを用いてもよい。
半導体層１１は、例えば窒化物半導体または砒素系半導体などの化合物半導体で形成されている。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えばＧａＮ、ＡｌＧａＮ、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。半導体層１１にはＦＥＴ以外のトランジスタなどが形成されていてもよいし、トランジスタ以外の半導体素子が形成されていてもよい。キャパシタ２６、パッド２８およびビア電極１８はＦＥＴ以外の半導体素子と電気的に接続される。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１０ａ ビアホール
１１ 半導体層
１２、１４、２２、４０ 絶縁膜
１３、１５、２３ 開口部
１６ 金属層
１８ ビア電極
２０ 下部電極
２０ａ、２２ａ 膨れ
２４ 上部電極
２６ キャパシタ
３０、３２、３４ 配線層
１００、２００、３００ 半導体装置

Claims (4)

  1. 基板と、
    前記基板上に設けられた半導体層と、
    前記基板および前記半導体層を貫いて設けられたビアホールと、
    前記ビアホールの内部に設けられた導電層と、
    前記半導体層上に設けられ、前記導電層と電気的に接続されるとともに、前記ビアホール全面を被覆して設けられた第１金属層と、
    前記第１金属層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、下部電極、上部電極および前記下部電極と前記上部電極の間に設けられた第２絶縁膜を含むキャパシタと、
    前記第１金属層と、前記下部電極または上部電極の何れか一方との間を電気的に接続する第２金属層とを備え、
    前記キャパシタの下部電極、上部電極および第２絶縁膜が互いにオーバーラップする領域は、その全てが前記第１金属層の領域の内側に位置するとともに、前記ビアホール全面を被覆する領域を含む半導体装置。
  2. 前記第１金属層の周縁部から前記第１金属層の外側の領域の前記基板上に延在した第３金属層を具備する請求項１に記載の半導体装置。
  3. 前記第１絶縁膜は、前記第１金属層の周縁部から前記第１金属層の外側の領域の前記基板上に延在した領域を含む請求項１から２のいずれか一項に記載の半導体装置。
  4. 前記導電層は、前記ビアホールの内部の表面に設けられたシードメタルとその上に設けられたメッキ層からなる請求項１記載の半導体装置。
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