CN118103990A - 氮化物基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体器件，包括第一氮化物基半导体层，第二氮化物基半导体层，栅极和第一介电层。第二氮化物基半导体层设置在第一氮化物基半导体层上。第二氮化物基半导体层的带隙高于第一氮化物基半导体层的带隙。栅极设置在第二氮化物基半导体层上。第一介电层设置在栅极上并具有顶表面，侧表面和倾斜表面。所述倾斜表面连接所述顶表面和所述侧表面，并且所述倾斜表面和所述侧表面之间的连接界面在所述栅极上方。

Description

氮化物基半导体器件及其制造方法
技术领域
一般地，本发明涉及氮化物基半导体器件。更具体地，本公开涉及具有带倒角结构的介电层的氮化物基半导体器件。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的研究越来越盛行，特别是对于高功率开关和高频应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面以形成量子阱状结构，其容纳二维电子气(2DEG)区域，满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的例子还包括异质结双极晶体管(HBT)，异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
发明内容
在一个方面，本发明提供了一种氮化物基半导体器件，其包括第一氮化物基半导体层，第二氮化物基半导体层，栅极和第一介电层。第二氮化物基半导体层设置在第一氮化物基半导体层上。第二氮化物基半导体层的带隙高于第一氮化物基半导体层的带隙。栅极设置在第二氮化物基半导体层上方。第一介电层设置在栅极上方并具有顶表面，侧表面和倾斜表面。所述倾斜表面连接所述顶表面和所述侧表面，并且所述倾斜表面和所述侧表面之间的连接界面在所述栅极上方。
在另一个方面，本发明提供了一种氮化物基半导体器件，其包括第一氮化物基半导体层，第二氮化物基半导体层，栅极和第一介电层。第二氮化物基半导体层设置在第一氮化物基半导体层上。第二氮化物基半导体层的带隙高于第一氮化物基半导体层的带隙。栅极设置在第二氮化物基半导体层上方。第一介电层设置在栅极上方，并具有紧挨在栅极上方的倒角结构。
在再一个方面，本发明提供了一种用于制造半导体器件的方法。该方法包括如下步骤。形成第一氮化物基半导体层。在第一氮化物基半导体层上形成第二氮化物基半导体层。在第二氮化物基半导体层上形成栅极。形成第一介电层以覆盖栅极和第二氮化物基半导体层，其中该步骤进一步包括如下的子步骤。形成毯覆式介电层以覆盖栅极和第二氮化物基半导体层。形成毯覆式介电层以覆盖栅极和第二氮化物基半导体层。图案化毯覆式介电层以在栅极上方形成通孔。对与通孔相邻的毯覆式介电层的部分执行离子轰击工艺，使得所述部分具有倾斜表面，从而形成第一介电层。
通过上述构造，在本公开的实施例中，在介电层的顶表面和侧表面之间形成倾斜表面，使得由顶表面，侧表面和倾斜表面限定的容纳空间具有漏斗形状。接触通孔可以设置在漏斗形容纳空间中，因此可以减轻由接触通孔和介电层之间的材料差异而产生的应力，从而避免开路问题。此外，由于减轻了应力，半导体器件的接触电阻可以减小。这样，半导体器件可以具有良好的可靠性和良好的电气性能。
附图说明
当结合附图阅读时，可以根据以下详细描述容易理解本发明的各个方面。应当注意的是，各种特征可以不按比例绘制。即，为清楚起见，可以任意增加或减小各种特征的尺寸。在下文中参考附图更详细地描述本发明的实施例，其中：
图1A是根据本公开的一些实施例的半导体器件的顶视图；
图1B是沿图1A中的线I-I'的半导体器件的垂直截面图；
图1C是半导体器件1A的放大区域A的垂直截面图；
图2A，图2B，图2C和图2D示出了根据本公开的一些实施例的用于制造氮化物基半导体器件的方法的不同阶段；
图3是根据本公开的一些实施例的半导体器件的放大区域的垂直截面图；以及
图4是根据本公开的一些实施例的半导体器件的放大区域的垂直截面图。
具体实施方式
在附图和详细描述中使用相同的附图标记来表示相同或相似的部件。根据以下详细描述并结合附图将容易理解本发明的实施例。
诸如“上”，“下”，“左”，“右”，“顶”，“底”，“垂直”，“水平”，“侧”，“较高”，“较低”等的空间描述是相对于某一部件或某一组部件，或一个部件或一组部件的某一平面来指定的，以用于图中所示部件的定向。应当理解的是，这里使用的空间描述仅用于说明的目的，并且这里描述的结构的具体实现可以以任何取向或方式在空间上布置，只要这种布置不偏离本发明的精神。
此外，应注意的是，受限于器件制造条件，在实际器件中，描绘为近似矩形的各种结构的实际形状可以是弯曲的，或具有圆角，或具有稍微不均匀的厚度等。直线和直角仅用于方便表示层和特征。
在下面的描述中，半导体器件/晶粒/封装以及用于制造其的方法被阐述为优选示例。显而易见的是，在不脱离本发明的范围和精神的情况下，可以进行修改，包括添加和/或替换。可以省略具体细节以免出现混淆。然而，撰写本发明的目的是为了使本领域技术人员能够实践其教导而无需过多的实验。
图1A是根据本公开的一些实施例的半导体器件1A的顶视图。图1B是半导体器件1A沿图1A中的线I-I'的垂直截面图。图1A和1B中的方向D1，D2和D3彼此不同，且方向D1至D3彼此垂直。
半导体器件1A包括衬底10，氮化物基半导体层12，14，电极20，22，掺杂的氮化物基层30，栅极32，多个介电层40，42，多个接触通孔50A和电路层52。
衬底10可以是半导体衬底。衬底10的示例性材料可以包括但不限于Si，SiGe，SiC，砷化镓，p掺杂的Si，n掺杂的Si，蓝宝石，绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可包括(但不限于)III族元素，IV族元素，V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包括(但不限于)一个或多个其它特征，例如掺杂区，掩埋层，外延(epi)层或其组合。
缓冲层(未示出)可以设置在衬底10上。缓冲层可以设置在衬底10和氮化物基半导体层12之间。缓冲层可以被配置为减少衬底10和氮化物基半导体层12之间的晶格和热失配，从而克服由失配/差异引起的缺陷。缓冲层可以包括III-V化合物。III-V化合物可包括但不限于铝，镓，铟，氮或其组合。因此，缓冲层的示例性材料可以进一步包括但不限于GaN，AlN，AlGaN，InAlGaN或其组合。
在一些实施例中，半导体器件1A还可以包括成核层(未示出)。成核层可以形成在衬底10和缓冲层之间。成核层可以被配置为提供过渡以适应衬底10和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可以包括但不限于AlN或任何其合金。
氮化物基半导体层12可设置在衬底10上。氮化物基半导体层14可设置在氮化物基半导体层12上。氮化物基半导体层12的示例性材料可包括但不限于氮化物或III-V族化合物，例如GaN，AlN，InN，InxAlyGa(1-x-y)N(其中x+y≤1)，AlxGa(1-x)N(其中x≤1)。氮化物基半导体层14的示例性材料可包括但不限于氮化物或III-V族化合物，例如GaN，AlN，InxAlyGa(1-x-y)N(其中x+y≤1)，AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层12和14的示例性材料，使得氮化物基半导体层14的带隙(即，禁带宽度)大于氮化物基半导体层12的带隙，从而使其电子亲和力彼此不同并在其间形成异质结。例如，当氮化物基半导体层14是具有大约4.0eV的带隙的AlGaN层时，氮化物基半导体层12可以被选择为具有大约3.4eV的带隙的未掺杂的GaN层。这样，氮化物基半导体层12和14可以分别用作沟道层和阻挡层。在沟道和阻挡层之间的键合界面处产生三角形阱电位，使得电子在三角形阱中累积，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件1A可用于包括至少一个基于GaN的高电子迁移率晶体管(HEMT)。
电极20和22可以设置在氮化物基半导体层14上。电极20和22直接与氮化物基半导体层14接触。参考图1A，电极20和22可以沿方向D3延伸，使得电极20和22中的每一个都具有带状轮廓。在一些实施例中，电极20可以用作源电极。在一些实施例中，电极20可以用作漏电极。在一些实施例中，电极22可以用作源电极。在一些实施例中，电极22可以用作漏电极。电极20和22的作用取决于器件设计。
在一些实施例中，电极20和22可以包括，但不限于，金属，合金，掺杂的半导体材料(例如掺杂的晶体硅)，诸如硅化物和氮化物的化合物，其它导体材料，或其组合。电极20和22的示例性材料可包括但不限于Ti，AlSi，TiN或其组合。
每个电极20和22都可以是单层，或相同或不同组成的多层。电极20和22与氮化物基半导体层14形成欧姆接触。此外，可以通过向电极20和22施加Ti，Al或其它合适的材料来实现欧姆接触。在一些实施例中，每个电极20和22由至少一个共形层和导电填充物形成。共形层可以包裹导电填充物。共形层的示例性材料可以包括但不限于Ti，Ta，TiN，Al，Au，AlSi，Ni，Pt或其组合。导电填充物的示例性材料可以包括但不限于AlSi，AlCu，或其组合。
掺杂的氮化物基半导体层30设置在氮化物基半导体层14上。掺杂的氮化物基半导体层30与氮化物基半导体层14接触。栅极32设置在掺杂的氮化物基半导体层30和氮化物基半导体层14上。栅极32与掺杂的氮化物基半导体层30接触。掺杂的氮化物基半导体层30设置在栅极32和氮化物基半导体层14之间。每个氮化物基层20和22沿方向D3延伸以具有条带状轮廓。
栅极32比掺杂的氮化物基半导体层30窄。在一些实施例中，掺杂的氮化物基半导体层30的宽度基本上与栅极32的宽度相同。掺杂的氮化物基半导体层30和栅极32的轮廓相同，例如，都是矩形轮廓。在其他实施例中，掺杂的氮化物基半导体层30和栅极32的轮廓可以彼此不同。例如，掺杂的氮化物基半导体层30的轮廓可以是梯形轮廓，栅极32的轮廓可以是矩形轮廓。
在图1B的示例性说明中，半导体器件1A是增强型器件，其在栅极32处于近似零偏压时处于常关状态。具体地，掺杂的氮化物基半导体层30可以与氮化物基半导体层14产生至少一个p-n结以耗尽2DEG区域，使得对应于栅极32下方的位置的2DEG区域的至少一个区带具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，并且因此被阻断。由于这种机制，半导体器件1A具有常关特性。换言之，当没有电压施加到栅极32或施加到栅极32的电压小于阈值电压(即，在栅极32下方形成反型层所需的最小电压)时，栅极32下方的2DEG区域的区带保持被阻断，因此没有电流流过。
在一些实施例中，可以省略掺杂的氮化物基半导体层30，使得半导体器件1A是耗尽型器件，这意味着半导体器件1A在零栅源电压下处于常开状态。
掺杂的氮化物基半导体层30可以是p型掺杂的III-V半导体层。掺杂的氮化物基半导体层30的示例性材料可以包括但不限于p掺杂的III-V族氮化物基半导体材料，例如p型GaN，p型AlGaN，p型InN，p型AlInN，p型InGaN，p型AlInGaN或其组合。在一些实施例中，通过使用p型杂质(例如Be，Zn，Cd和Mg)来实现p掺杂材料。在一些实施例中，氮化物基半导体层14包括未掺杂的GaN，氮化物基半导体层12包括AlGaN，并且掺杂的氮化物基半导体层30是p型GaN层，其可以向上弯曲其下方的能带结构并耗尽2DEG区域的相应区带，从而使半导体器件1A置于关断状态。
栅极32的示例性材料可以包括金属或金属化合物。栅极32可以形成为单层，或相同或不同组成的多层。金属或金属化合物的示例性材料可包括但不限于W，Au，Pd，Ti，Ta，Co，Ni，Pt，Mo，TiN，TaN，金属合金或其化合物，或其它金属化合物。
介电层40设置在氮化物基半导体层14，掺杂的氮化物基半导体层30和栅极32上。介电层40覆盖掺杂的氮化物基半导体层30和栅极32以形成突出部分。介电层40具有多个通孔TH。电极20和22可经由通孔TH穿透介电层40以与氮化物基半导体层14接触。
通常，对于半导体器件而言，导电材料填充介电层内的通孔以实现层之间的电连接。然而，由于导电材料和介电材料的热膨胀系数不同，在它们之间的界面处可能产生热应力，导致导电材料中不均匀的应力分布。在介电层具有用于限定通孔的直角的情况下，这种影响更加明显。因此，在导电材料内部会产生裂纹，导致开路问题。
至少为了避免上述问题，本发明提供了一种用于氮化物基半导体器件的新颖结构。
图1C是半导体器件1A的放大区域A的俯视图。参考图1B和图1C，在形成介电层42的过程中，首先，在毯覆式介电层上执行图案化工艺，用于形成具有直角的通孔。图案化工艺可以包括干法蚀刻工艺。此后，在与通孔相邻的毯覆式介电层的部分上执行离子轰击工艺，使所述部分具有倾斜表面(即，倒角结构)。
介电层42设置在栅极32上，且设置在电极20和22上。介电层42覆盖介电层40。介电层40位于介电层42和氮化物基半导体层14之间。
介电层42具有侧表面420，倾斜表面422，顶表面424和底表面426。倾斜表面422紧挨在栅极32上方。倾斜表面422和侧表面420位于顶表面424和底表面426之间。倾斜表面422连接顶表面424和侧表面420。侧表面420连接倾斜表面422和底表面426。由于其不同的制造工艺(即，干蚀刻工艺和离子轰击工艺)，侧表面420和倾斜表面422具有不同的表面粗糙度。在一些实施例中，侧表面420通过蚀刻工艺形成，而倾斜表面422通过蚀刻工艺结合离子轰击工艺形成。
连接界面CI1形成在倾斜表面422和侧表面420之间，且紧挨在栅极32上方。侧表面420和倾斜表面422在氮化物基半导体层14上的正交投影在栅极32在氮化物基半导体层14上的正交投影内。
侧表面420限定了副容纳空间AS1，而倾斜表面422限定了容纳空间AS2。容纳空间AS2与副容纳空间AS1连通。侧表面420和倾斜表面422具有不同的延伸深度。具体地，侧表面420的延伸深度大于倾斜表面422的延伸深度，使得副容纳空间AS1的深度大于容纳空间AS2的深度。容纳空间AS2的宽度沿着从介电层42的顶表面424朝向底表面426的方向逐渐减小。副容纳空间AS1的宽度是恒定的。
总之，两个容纳空间AS1和AS2可以被视为容纳空间AS。由介电层42的顶表面424，侧表面420和倾斜表面422限定的容纳空间AS可以具有漏斗形状(即，Y形)。
介电层42的容纳空间AS的轮廓可用作缓冲器以适应导电材料和介电材料的热膨胀系数之间的差异，从而改善开路问题。
导电通孔50A可以设置在上述漏斗形容纳空间AS中以穿透介电层42。导电通孔50A可以进一步穿透介电层40，从而与栅极32形成接触。导电通孔50A覆盖介电层42的侧表面420。导电通孔50A覆盖介电层42的倾斜表面422。导电通孔50A覆盖介电层42的顶表面424。
导电通孔50A包括两个导电层502A，504A和导电填充物506A。导电层502A，504A与由介电层42的顶表面424，倾斜表面422和侧表面420构造的轮廓共形。每个导电层502A和504A都沿着倾斜表面422从顶表面424延伸到侧表面420。
由于共形配置，导电层502A和504A中的每一个也可具有对应于介电层42的倾斜表面422的倾斜表面(即，倒角结构)。导电层502A和504A的倾斜表面在栅极32上方。导电填充物506A被导电层502A，504A包裹。导电填充物506A位于比导电层504A的倾斜表面低的位置。
利用介电层42的轮廓，即使由于介电层42和导电通孔50A之间的材料差异而产生了应力，应力也可以沿倾斜表面422的延伸方向分散。这样，可以减小导电通孔50A和介电层42之间的界面处的应力强度，从而可以减轻应力分布不均匀的现象。这样，可以降低在导电通路50A中产生裂纹的可能性，从而避免开路问题。因此，可以提高半导体器件1A的可靠性，并且可以降低其接触电阻。
此外，对于导电通孔50A的配置，导电层502A/504A中的至少一个与由介电层42的顶表面420，倾斜表面422和侧表面424构造的轮廓共形。因此，由导电层502A/504A本身产生的应力可适应介电层42的形态。因此，可以进一步减小应力的负面影响。这样，在形成更多层时增强了应力积累。对于导电通孔50A，作为多层结构，由于由不同材料形成的层可能使应力累积变得更差，所以倾斜表面422可以用作减轻应力分布的关键。
介电层40和42的材料可包括但不限于介电材料。例如，介电层40和42可以包括，但不限于，SiNx，SiOx，Si3N4，SiON，SiC，SiBN，SiCBN，氧化物，氮化物，等离子体增强氧化物(PEOX)或其组合。在一些实施例中，介电层40和42中的每一个都可为多层结构，例如Al2O3/SiN，Al2O3/SiO2，AlN/SiN，AlN/SiO2或其组合的复合介电层。
导电层502A，504A及导电填充物506A的示范性材料可包括(但不限于)导电材料，例如金属或合金。在一些实施例中，导电层502A的材料可包括(但不限于)钛(Ti)，氮化钛(TiN)或其组合。在一些实施例中，导电层504A的材料可以包括但不限于钛(Ti)，氮化钛(TiN)。在一些实施例中，导电填充物506A的材料可以包括但不限于钨(Wu)，钼(Mo)，铜(Cu)或其组合。
电路层52可以设置在导电通孔50A上方。电路层52与导电层504A的倾斜表面接触。电路层52具有与导电填充物506A接触的底部。电路层52的底部具有与导电通孔50A的导电层504A和导电填充物506A接触的一对倾斜表面。形成在电路层52的底部和导电填充物506A之间的接触界面CI2位于比导电层504A的倾斜表面低的位置。在一些实施例中，接触界面CI2可以形成为弯曲表面，从而均匀地分散来自电路层52的应力。
电路层52可以具有金属线，焊盘，迹线或其组合，使得电路层52可以形成至少一个电路。电路层52可以通过接触通孔50A与栅极32，电极20和22连接。外部电子器件可以通过电路层52向半导体器件1A发送至少一个电子信号，反之亦然。
电路层52的示例性材料可以包括但不限于导电材料。电路层52可以包括具有Ag，Al，Cu，Mo，Ni，Ti，其合金，其氧化物，其氮化物或其组合的单层膜或多层膜。
如下所述，在图2A，图2B，图2C和图2D中示出了用于制造半导体器件1A的方法的不同阶段。在下文中，沉积技术可包括(但不限于)原子层沉积(ALD)，物理气相沉积(PVD)，化学气相沉积(CVD)，金属有机CVD(MOCVD)，等离子体增强CVD(PECVD)，低压CVD(LPCVD)，等离子体辅助气相沉积，外延生长或其它工艺。
参考图2A，通过使用沉积技术在衬底10上形成氮化物基半导体层12。通过沉积技术在氮化物基半导体层12上形成氮化物基半导体层14，使得在其间形成异质结。可以在氮化物基半导体层14上形成掺杂的氮化物基半导体层30。栅极32可以形成在掺杂的氮化物基半导体层30上。
形成毯覆式介电层(未示出)以覆盖氮化物基半导体层14，掺杂的氮化物基半导体层30和栅极32。在毯覆式介电层上执行图案化工艺以形成具有多个通孔TH的中间介电层52以暴露氮化物基半导体层14。电极20和22可以形成在通孔TH中以与氮化物基半导体层14接触。毯覆式介电层54形成于氮化物基半导体层14上。形成覆盖介电层54以覆盖电极20，22，栅极32和中间介电层52。
掺杂的氮化物基半导体层30，栅极32，电极20，22和中间介电层52的形成包括沉积技术和图案化工艺。在一些实施例中，可执行沉积技术以形成毯覆层，且可执行图案化工艺以移除其多余部分。在一些实施例中，图案化工艺可包括光刻，曝光和显影，蚀刻，其它合适的工艺或其组合。
参照图2B，对毯覆式介电层54和中间介电层52执行图案化工艺，从而形成多个通孔以暴露电极20，22和栅极32。在该阶段中形成的通孔位于电极20，22和栅极30的上方。在形成通孔之后，形成中间介电层56和介电层40。
参照图2C，对邻近通孔的中间介电层56的部分P执行离子轰击工艺，使得每个部分P具有倾斜表面，从而形成介电层42。离子轰击工艺的步骤包括发射惰性元素离子，例如氩(Ar)离子。
参考图2D，形成多个导电层502A和504A以共形地覆盖介电层42的部分P。在一些实施例中，导电层502A和504A的材料可以如上所述彼此不同。导电填充物506A形成在导电层502A和504A上，使得导电填充物506A被导电层502A和504A包裹。此后，可以形成电路层52，从而获得如图1A，1B和1C所示的半导体器件1A的结构。
图3是根据本公开的一些实施例的半导体器件的放大区域的垂直截面图。半导体器件1B类似于参考图1A，1B和1C描述和说明的半导体器件1A，不同之处在于，介电层42被介电层42B代替。介电层42B具有侧表面420B，倾斜表面422B和顶表面424B。倾斜表面422B连接侧表面420B和顶表面424B。介电层42B的侧表面420B是倾斜的。侧表面420B的倾斜度不同于倾斜表面422B的倾斜度。侧表面420B的倾斜度大于倾斜表面422B的倾斜度。介电层40的侧表面402B的倾斜度大于介电层42的侧表面420B的倾斜度。利用多级倾斜度设计，导电层502B和介电层42B之间的界面处的应力可以更均匀地分布。
图4是根据本公开的一些实施例的半导体器件1C的放大区域的垂直截面图。半导体器件1C类似于参考图1A，1B和1C描述和说明的半导体器件1A，不同之处在于，导电填充物506A由导电填充物506C代替。导电填充物506C位于比导电层42C的倾斜表面422C高的位置。即，导电层42C的倾斜表面422C的至少一部分位于比导电填充物506C低的位置。
基于以上描述，在本发明的实施例中，介电层的一部分形成为具有倒角结构。倒角结构可以是导电的，以减轻介电层和导电通孔之间的界面处的应力。这样，导电通孔中的应力分布可以更均匀，并且可以降低产生裂纹的可能性。因此，可以提高半导体器件的可靠性，并且可以降低其接触电阻。
选择和描述这些实施例是为了最好地解释本发明的原理及其实际应用，由此使得本领域的其他技术人员能够理解本发明的各种实施例以及适合于预期的特定用途的各种修改。
如本文所用且未另外定义，术语“基本上”，“实质上”，“大约”和“约”用于描述和说明小的变化。当结合某个事件或情况使用时，该术语可以包括事件或情况精确发生的情况以及事件或情况近似发生的情况。例如，当与数值结合使用时，这些术语可以涵盖小于或等于该数值的±10％的变化范围，如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可指沿同一平面放置的微米级距离内的两个表面，如沿同一平面放置的40μm、30μm、20μm、10μm或1μm内的两个表面。
如本文所用，单数术语“一个”，“一种”和“该”可包括复数指示物，除非上下文另外明确指出。在一些实施例的描述中，“在另一组件上”或“在另一组件上方”设置的组件可涵盖前一组件直接设置在后一组件上(例如，与后一组件物理接触)的情况，以及一个或一个以上中间组件位于前一组件与后一组件之间的情况。
虽然已经参考本发明的具体实施例描述和说明了本发明，但是这些描述和说明不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的真实精神和范围的情况下，可以进行各种改变并且可以替代等同物。图示未必按比例绘制。由于制造工艺和公差，本发明中的艺术再现与实际装置之间可能存在区别。此外，应当理解的是，由于诸如共形沉积，蚀刻等的制造工艺，实际的器件和层可以偏离附图的矩形层描绘，并且可以包括角表面或边缘，圆角等。可能存在未具体示出的本发明的其它实施例。说明书和附图被认为是说明性的而不是限制性的。可进行修改以使特定情况、材料、物质组成、方法或过程适应本发明的目标、精神和范围。所有这些修改都包括在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但应当理解的是，在不脱离本发明的教导的情况下，这些操作可以被组合、细分或重新排序以形成等同的方法。因此，除非在此特别指出，操作的顺序和分组不是限制性的。

Claims (25)

1.一种氮化物基半导体器件，其特征在于，包括：
第一氮化物基半导体层；
设置在所述第一氮化物基半导体层上的第二氮化物基半导体层，其中所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙；
设置在所述第二氮化物基半导体层上的栅极；以及
第一介电层，其设置在所述栅极上方且具有顶表面，侧表面和倾斜表面，其中所述倾斜表面连接所述顶表面和所述侧表面，且所述倾斜表面与所述侧表面之间的连接界面在所述栅极上方。
2.根据权利要求1所述的氮化物基半导体器件，其特征在于，还包括：
穿过第一介电层与栅极接触的导电通孔，其中导电通孔覆盖第一介电层的倾斜表面。
3.根据权利要求2所述的氮化物基半导体器件，其特征在于，所述导电通孔包括与由所述第一介电层的所述顶表面，所述倾斜表面和所述侧表面构造的轮廓共形的至少一个导电层。
4.根据权利要求3所述的氮化物基半导体器件，其特征在于，所述导电层在所述栅极上方具有倾斜表面。
5.根据权利要求4所述的氮化物基半导体器件，其特征在于，所述导电通孔进一步包括导电填充物，所述导电填充物由所述导电层包裹且位于比所述导电层的所述倾斜表面低的位置。
6.根据权利要求5所述的氮化物基半导体器件，其特征在于，还包括电路层，其中所述电路层设置在所述导电通孔上方且与所述导电层的所述倾斜表面形成接触。
7.根据权利要求6所述的氮化物基半导体器件，其特征在于，所述电路层与所述导电填充物之间的接触界面位于比所述导电层的所述倾斜表面低的位置。
8.根据权利要求3所述的氮化物基半导体器件，其特征在于，所述导电通孔进一步包括由所述导电层包裹的导电填充物，其中所述半导体器件进一步包括电路层，所述电路层设置在所述导电通孔上方且具有与所述导电填充物接触的底部。
9.根据权利要求8所述的氮化物基半导体器件，其特征在于，所述底部具有与所述导电通孔接触的一对倾斜表面。
10.根据权利要求9所述的氮化物基半导体器件，其特征在于，所述侧表面和所述倾斜表面具有不同的延伸深度。
11.根据权利要求9所述的氮化物基半导体器件，其特征在于，所述侧表面和所述倾斜表面具有不同的表面粗糙度。
12.根据权利要求1所述的氮化物基半导体器件，其特征在于，还一步包括：
第二介电层，设置在所述第二氮化物基半导体层和所述栅极上并位于所述第一介电层和所述第二氮化物基半导体层之间。
13.根据权利要求9所述的氮化物基半导体器件，其特征在于，所述侧表面和所述倾斜表面在所述第二氮化物基半导体层上的正交投影在所述栅极在所述第二氮化物基半导体层上的正交投影内。
14.根据权利要求9所述的氮化物基半导体器件，其特征在于，所述倾斜表面限定第一容纳空间，且所述第一容纳空间的宽度沿从所述第一介电层的所述顶表面朝向底表面的方向逐渐减小。
15.根据权利要求14所述的氮化物基半导体器件，其特征在于，所述侧表面限定与所述第一容纳空间连通的第二容纳空间，并且所述第二容纳空间的宽度是恒定的。
16.一种用于制造半导体器件的方法，其特征在于，包括：
形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上形成栅极；以及
形成第一介电层以覆盖所述栅极和所述第二氮化物基半导体层，
其中，形成所述第一介电层包括：
形成毯覆式介电层以覆盖栅极和第二氮化物基半导体层；
图案化所述毯覆式介电层以在所述栅极上方形成通孔；以及
对与通孔相邻的毯覆式介电层的部分执行离子轰击工艺，使得所述部分具有倾斜表面，从而形成第一介电层。
17.根据权利要求16所述的方法，其特征在于，进行离子轰击工艺包括发射氩离子。
18.根据权利要求16所述的方法，其特征在于，还包括：
形成多个导电层以共形地覆盖所述第一介电层的所述部分。
19.根据权利要求18所述的方法，其特征在于，第一导电层和第二导电层的材料彼此不同。
20.根据权利要求18所述的方法，其特征在于，第一导电层包括钛，且第二导电层包括氮化钛。
21.一种氮化物基半导体器件，其特征在于，包括：
第一氮化物基半导体层；
设置在所述第一氮化物基半导体层上的第二氮化物基半导体层，其中所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙；
设置在所述第二氮化物基半导体层上方且位于源电极与漏电极之间的栅极；以及
第一介电层，其设置在所述栅极上方并具有位于所述栅极上方的倒角结构。
22.根据权利要求21所述的氮化物基半导体器件，其特征在于，还包括：
导电通孔，其穿透所述第一介电层以与所述栅极接触，其中所述导电通孔覆盖所述第一介电层的所述倒角结构。
23.根据权利要求22所述的氮化物基半导体器件，其特征在于，所述导电通孔包括与所述第一介电层的所述倒角结构的轮廓共形的至少一个导电层，使得所述导电层具有倒角结构。
24.根据权利要求23所述的氮化物基半导体器件，其特征在于，所述导电层沿着所述第一介电层的所述倒角结构从所述第一介电层的顶表面延伸到侧表面。
25.根据权利要求23所述的氮化物基半导体器件，其特征在于，所述导电通孔进一步包括由所述导电层包裹且位于比所述导电层的所述倒角结构低的位置处的至少一个导电填充。
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