JP5649355B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
基板材料に炭化珪素(SiC)を用いた半導体装置が知られている。例えば、基板上に窒化物系の半導体層(例えば、GaN系半導体層)を積層することで、高出力の高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)を形成することができる。SiC基板は通常のシリコン基板に比べて硬いため、SiC基板へのビアホール(貫通孔)の形成は、例えば反応性イオンエッチング(RIE:Reactive Ion Etching)方式のドライエッチング等により行われる。エッチングのガスとしては、例えばSFを用いることができる(例えば、特許文献1を参照)。
特開2005−322811号公報
基板にビアホールを形成する場合、従来のエッチング条件では、ビアホールの内壁面が基板表面に対して垂直な形状となってしまう。その結果、ビアホールの内部に施されるメタライズが悪化し、基板表面の配線との間で断線が生じてしまう場合がある。このような現象は、ビアホールのアスペクト比を高くするほど(ビアホールの開口部の面積が小さくなるほど)発生しやすい。
本発明は、上記課題に鑑みなされたものであり、基板に形成されるビアホール内のメタライズを改善することのできる半導体装置及びその製造方法を提供することを目的とする。
本半導体装置の製造方法は、SiCを材料とする基板を備える半導体装置の製造方法であって、フッ化炭素を含むエッチングガス及びマスクを用いて前記基板の裏面をエッチングし、前記基板の裏面から表面に向かって開口面積が次第に小さくなるテーパ形状を有する第1領域を形成する第1工程と、次いで、フッ化硫黄を含むエッチングガス及び前記マスクを用いて前記第1領域の内側をエッチングし、第2領域を形成する第2工程とを有し、前記基板の表面に対する前記第2領域の内壁面の傾斜角は、前記基板の表面に対する前記第1領域の内壁面の傾斜角より大きいことを特徴とする。
上記構成において、前記第1工程は、エッチングガスとして前記フッ化炭素を用いる誘導結合プラズマ(ICP:Inductively Coupled Plasma)方式のドライエッチングを含み、エッチング条件は、ガス流量が、フッ化炭素=10〜200sccm、ガス圧力が、Press=0.1〜10.0Pa、誘導結合プラズマパワーが、ICP=100〜5000W、バイアスパワーが、Bias=10〜1000W、であり、前記第2工程は、エッチングガスとして前記フッ化硫黄あるいは前記フッ化硫黄及び酸素の混合ガスを用いる誘導結合プラズマ方式のドライエッチングを含み、前記フッ化硫黄を用いる場合のエッチング条件は、ガス流量が、フッ化硫黄=10〜200sccm、エッチングの圧力が、Press=0.1〜10.0Pa、誘導結合プラズマパワーが、ICP=100〜5000W、バイアスパワーが、Bias=10〜1000W、であり、あるいはフッ化硫黄及び酸素の混合ガスを用いる場合のエッチング条件は、ガス流量が、フッ化硫黄/酸素=10〜200sccm/1〜150sccm、エッチングの圧力が、Press=0.1〜10.0Pa、誘導結合プラズマパワーが、ICP=100〜5000W、バイアスパワーが、Bias=10〜1000W、である構成とすることができる。
上記構成において、前記マスクは、Niを含む構成とすることができる。
上記構成において、前記マスクの開口幅は、前記第2領域の開口幅よりも大きい構成とすることができる。
本半導体装置の製造方法は、SiCを材料とする基板を備える半導体装置の製造方法であって、フッ化炭素及び酸素を含むエッチングガス並びにメタルマスクを用いて前記基板の裏面をエッチングし、前記基板の裏面から表面に向かって開口面積が次第に小さくなるテーパ形状を有する第1領域及び前記第1領域の内側をエッチングした第2領域を形成する工程とを有し、前記基板の表面に対する前記第2領域の内壁面の傾斜角は、前記基板の表面に対する前記第1領域の内壁面の傾斜角より大きいことを特徴とする。
上記構成において、前記第1領域及び前記第2領域を形成する工程は、エッチングガスとしてフッ化炭素及び酸素の混合ガスを用いる誘導結合プラズマ方式のドライエッチングを含み、エッチング条件は、ガス流量が、フッ化炭素/酸素=10〜200sccm/1〜150sccm、ガス圧力が、Press=0.1〜10.0Pa、誘導結合プラズマパワーが、ICP=100〜5000W、バイアスパワーが、Bias=10〜1000W、である構成とすることができる。
上記構成において、前記メタルマスクは、Niを含む構成とすることができる。
上記構成において、前記マスクの開口幅は、前記第2領域の開口幅よりも大きい構成とすることができる。
上記構成において、前記基板の裏面、前記第1領域及び前記第2領域の内壁面に金属層を形成する工程を有する構成とすることができる。
上記構成において、前記金属層を形成する工程は、前記基板の裏面、前記第1領域及び前記第2領域の内壁面にスパッタ成膜によりシード層を形成する工程と、前記シード層上にめっき層を形成する工程とを含む構成とすることができる。
本発明によれば、基板に形成されるビアホール内のメタライズを改善することができる。
図1は、比較例に係る半導体装置の構成を示す図である。 図2は、実施例1に係る半導体装置の製造方法を示す図である。 図3は、実施例1に係る半導体装置の構成を示す図である。
(比較例)
最初に、比較例に係る半導体装置について説明する。
図1(a)は、比較例に係る半導体装置80の構成を示す図である。SiCを材料とする基板10の表面に、窒化物半導体層12が形成されている。基板10及び窒化物半導体層12を貫通するビアホール20が設けられており、窒化物半導体層12の表面におけるビアホール20の開口部には、ビアパッド40が設けられている。以下の説明において、基板10の2つの主面のうち窒化物半導体層12が設けられている側の主面を表面、反対側の主面を裏面と称する。また、基板10の厚みAは例えば100μmとすることができ、ビアホール20の開口部の直径Bは例えば50μmとすることができる。
ビアホール20は、例えばエッチングガスとしてSF(フッ化硫黄)を用いたRIE方式のドライエッチングにより形成される。このとき、ビアホール20の断面形状は、内壁面が基板10の表面に対して垂直な形状となる。
図1(b)は、基板10の裏面及びビアホール20の内壁面にメタライズを施し、金属層30を形成した例である。金属層30により、基板10の表面と裏面が電気的に接続される。しかし、前述のように、ビアホール20の内壁面が基板10の表面に対し垂直である場合、ビアホール20内におけるメタライズが悪化し、断線が発生してしまう場合がある(例えば、図中の符号50で示す箇所を参照)。
図2は、実施例1に係る半導体装置100の製造方法を示す図である。図2(a)に示すように、SiCを材料とする基板10の表面に、窒化物半導体層12が形成されている。窒化物半導体層12は、例えば、AlNを材料とする300nmのバッファ層、i−GaNを材料とする1000nmのチャネル層(電子走行層)、n−AlGaNを材料とする20nmの電子供給層、及びn−GaNを材料とする5nmのキャップ層が順に積層された構造を有する。窒化物半導体層12としては、GaN、AlN、InN、InGaN、AlGaN、InAlN、InAlGaN等を用いることができる。窒化物半導体層12の表面におけるビアホールの形成予定領域には、ビアパッド40が設けられている。ビアパッド40には、例えばNi及びAuの積層体を用いることができる。
最初に、図2(a)に示すように、基板10の裏面にNiメタルマスク14を形成する(Ni以外には、NiCrでもよい)。次に、図2(b)に示すように、ビアエッチングの第1工程を行う。エッチングの方法にはICP方式によるドライエッチングを採用し、エッチングガスにはCF(フッ化炭素)を用いる。以下の説明では、エッチングの際のガス圧力をPress、誘導結合プラズマのアンテナパワーをICP、バイアスパワーをBiasで示す。エッチング条件は、CF=100sccm(ガス流量)、Press=5.0Pa、ICP/Bias=2000/500Wとする。本工程により、基板10の裏面に凹部(ビアホールの第1領域22)が形成される。第1領域22は、基板10の裏面に開口し、基板10の裏面から表面に向かって開口断面積が次第に小さくなるテーパ形状を有する。
次に、図2(c)に示すように、ビアエッチングの第2工程を行う。エッチングは引き続きICP方式により行い、エッチングガスにはSFを用いる。エッチング条件は、SF=100sccm、Press=5.0Pa、ICP/Bias=2000/500Wとする。本工程により、ビアホールの第2領域24が形成される。第2領域24は、第1領域22及び基板10の表面に開口しており、ビアパッド40に到達している。第2領域24の内壁面の傾斜角は、第1領域22に比べて大きい。本実施例では、第2領域24の断面形状は、内壁面が基板10の表面に対し略垂直となっているが、第2領域24の内壁面は垂直でなくともよい。
以上までの工程により、基板10にビアホール20が形成される。ビアホール20の形状は、裏面の開口部が最も広く、徐々にテーパ状に開口断面積が小さくなり、途中から開口断面積がほぼ一定となるろうと形状となっている。
次に、図2(d)に示すように、メタルマスク14を除去する。最後に、図2(e)に示すように、基板10の裏面及びビアホール20の内部に金属層30を形成する。金属層30の形成は、例えば、最初にTi及びAuからなるシード層32をスパッタ成膜により形成した後に、Auからなるめっき層34をめっきにより形成する。金属層30は、ビアパッド40と電気的に接続される。
図3は、実施例1に係る半導体装置100の構成を示す図である。図3(a)はメタライズ前の状態を、図3(b)はメタライズ後の状態をそれぞれ示す。図3(a)に示すように、基板10の厚みAは100μm、第1領域22の開口部の直径Bは100μm、第2領域24の開口部の直径Cは50μmとすることができるが、各部の寸法はこれに限定されるものではない。また、図3(b)に示すように、ビアホール20の形状がろうと形状であり、第1領域22にテーパ部が形成されているため、スパッタ成膜によるシード層32の付着がしやすく、めっき層30の厚みも大きくしやすい。その結果、金属層30(シード層32及びめっき層34)のメタライズが比較例よりも良好となっている。
実施例1に係る半導体装置によれば、第1工程においてエッチングガスをCFとし、第2工程においてエッチングガスをSFとしたICP方式のドライエッチングを行うことにより、SiCを材料とする基板10にろうと形状のビアホール20を形成することができる。CFを用いたエッチングの際に生じるC系の残渣物(C、Si、Niの混合物及び化合物)は、デポジットの成長速度が早く、SiCとの選択比が高い。このため、デポジットの成長に伴いエッチングが斜めに進行し、テーパ形状のビアホール(第1領域22)が形成されると考えられる。また、第1領域22の形成後は、SFによるエッチングを行うことで、断面形状が略垂直なビアホール(第2領域24)が形成され、第1領域22と合わせてろうと形状のビアホール20を形成することができる。
ビアホール20をろうと形状とすることにより、ビアホール20内のメタライズを改善することができる。また、基板10の裏面の開口部に比べて表面の開口部が小さくなるため、表面側のビア用の開口寸法を小さくすることができる。また、半導体装置100をパッケージ等にダイ付けする場合、基板10の裏面側におけるビアホール20の傾斜が90°よりも小さいため、パッケージの熱膨張に起因するビアホール20の端部への応力集中を軽減することができる。また、CFによるエッチングとSFによるエッチングを併用することにより、CFのみでエッチングを行う場合に比べてビアホール20の形成に要する時間を短縮することができる。
また、実施例1では、エッチングの方法としてICP方式によるドライエッチングを用いているが、フッ化炭素のプラズマ及びメタルマスクを用いたドライエッチングであれば、他の方式を用いてもよい。ただし、ICP方式によれば、プラズマパワーとバイアスパワーを独立して制御することができるため、高密度プラズマ且つ低バイアス環境下でのエッチングが可能となる。また、低圧力(例えば、Press≦10Pa)でのエッチングが可能となる。その結果、ビアホール側壁へのデポジットの堆積が促進されるため、テーパ形状の断面を形成することが可能となる。また、ICP方式ではプラズマとウェハ(基板10)との距離を小さくすることができるため、エッチングが途中で止まってしまうことを抑制する。以上のことから、ICP方式のドライエッチングは、ろうと形状のビアホール20を形成するのに適している。また、デポジットの速度及び傾斜角の調整も容易である。
実施例1にて示したエッチング条件は一例であり、上記の形態に限定されるものではない。例えば、第2工程は、SFのみを用いるのではなく、SFとOとの混合ガスを用いても良い。この場合には、SFのみを用いた場合よりも、エッチングレートが向上する。好ましいエッチング条件を以下に示す。
図2(b)に示す第1工程において、CF=10〜200sccm、Press=0.1〜10.0Pa、ICP/Bias=100〜5000W/10〜1000Wであることが好ましい。また、CF=50〜150sccm、Press=3.0〜7.0Pa、ICP/Bias=1500〜3000W/300〜700Wであることが更に好ましい。
図2(c)に示す第2工程において、SF=10〜200sccm、Press=0.1〜10.0Pa、ICP/Bias=100〜5000W/10〜1000Wであることが好ましい。また、SF=70〜100sccm、Press=3.0〜7.0Pa、ICP/Bias=1500〜3000W/300〜700Wであることが更に好ましい。
さらに、図2(c)に示す第2工程において、SF/O=10〜200sccm/1〜150sccm、Press=0.1〜10.0Pa、ICP/Bias=100〜5000W/10〜1000Wであることが好ましい。また、SF/O=70〜100sccm/0〜30sccm、Press=3.0〜7.0Pa、ICP/Bias=1500〜3000W/300〜700Wであることが更に好ましい。
また、実施例1では、エッチングの際のメタルマスク14としてNiを用いたが、他にもCu、Al、Cr等を用いることができる。ただし、メタルマスク14としてNiを用いる(デポジットにNiが含まれるようにする)ことにより、ビアホール20のテーパ部の表面が滑らかになるため、より良好なビア形状を得ることができる。
また、実施例1では、第1工程のエッチングガスとしてCFを用いたが、CFの代わりに他のフッ化炭素系のガス(例えば、C)を用いてもよい。また、第2工程でエッチングガスとして用いたSFの代わりに他のフッ化硫黄系のガスを用いてもよい。
実施例2は、ろうと形状のビアホールを一工程で形成する例である。実施例2に係る半導体装置の構成は、実施例1(図3)と同様であり、説明を省略する。
実施例2に係る半導体装置の製造方法は、最初に基板10の裏面にメタルマスク14を形成するまでは実施例1(図2(a))と同様である。次に、実施例1と同様にICP方式によるドライエッチングを行うが、実施例2ではエッチングガスとしてCF及びOの混合ガスを用いる。エッチング条件は、CF/O=90/10sccm、Press=5.0Pa、ICP/Bias=2000/500Wとする。また、メタルマスク14にはNiを用いる
CF及びOの混合ガスによるエッチングは、CFガスを単体で用いる場合に比べてエッチングレートが高い。エッチングの初期には、実施例1と同じくテーパ形状にエッチングが進み、第1領域22が形成される(図2(b))。エッチングが深くなるにつれ、メタルマスク14から飛散するNiの供給量は減少する。基板の深さ方向へのエッチング速度がデポジットの堆積速度より大きくなると、エッチングは略垂直方向へと進むようになり、内壁面の傾斜角が大きい第2領域24が形成される(図2(c))。以上の工程により、基板10にろうと形状のビアホール20が形成される。
ビアホールの形成後は、実施例1と同様に、メタルマスク14の除去(図2(d))及び金属層30の形成(図2(e))を行う。これにより、実施例2に係る半導体装置100が完成する。
実施例2によれば、実施例1と同様に、ビアホール20内のメタライズを改善することができる。また、ビアホール20を一工程で形成することにより、実施例1に比べて工程数を削減することができる。
実施例2にて示したエッチング条件は一例であり、上記の形態に限定されるものではないが、好ましいエッチング条件を以下に示す。
エッチング条件は、CF/O=10〜200sccm/1〜150sccm、Press=0.1〜10.0Pa、ICP/Bias=100〜5000W/10〜1000Wであることが好ましい。また、CF/O=70〜100sccm/1〜30sccm、Press=3.0〜7.0Pa、ICP/Bias=1500〜3000W/300〜700Wであることが更に好ましい。
また、エッチングガスの種類、エッチング方式、及びメタルマスク14の材料については、実施例1にて示した他の方法を用いてもよい。ただし、実施例1にて説明したように、エッチングガスはCF、エッチング方式はICP、メタルマスク14の材料はNiとすることが好ましい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
12 窒化物半導体層
20 ビアホール
22 第1領域
24 第2領域
30 金属層
32 シード層
34 めっき層
40 ビアパッド

Claims (10)

  1. SiCを材料とする基板を備える半導体装置の製造方法であって、
    フッ化炭素を含むエッチングガス及びマスクを用いて前記基板の裏面をエッチングし、前記基板の裏面から表面に向かって開口面積が次第に小さくなるテーパ形状を有する第1領域を形成する第1工程と、
    次いで、フッ化硫黄を含むエッチングガス及び前記マスクを用いて前記第1領域の内側をエッチングし、第2領域を形成する第2工程とを有し、
    前記基板の表面に対する前記第2領域の内壁面の傾斜角は、前記基板の表面に対する前記第1領域の内壁面の傾斜角より大きいことを特徴とする半導体装置の製造方法。
  2. 前記第1工程は、エッチングガスとして前記フッ化炭素を用いる誘導結合プラズマ方式のドライエッチングを含み、エッチング条件は、
    ガス流量が、フッ化炭素=10〜200sccm、
    ガス圧力が、Press=0.1〜10.0Pa、
    誘導結合プラズマパワーが、ICP=100〜5000W、
    バイアスパワーが、Bias=10〜1000W、であり、
    前記第2工程は、エッチングガスとして前記フッ化硫黄あるいは前記フッ化硫黄及び酸素の混合ガスを用いる誘導結合プラズマ方式のドライエッチングを含み、前記フッ化硫黄を用いる場合のエッチング条件は、
    ガス流量が、フッ化硫黄=10〜200sccm、
    エッチングの圧力が、Press=0.1〜10.0Pa、
    誘導結合プラズマパワーが、ICP=100〜5000W、
    バイアスパワーが、Bias=10〜1000W、であり、
    あるいはフッ化硫黄及び酸素の混合ガスを用いる場合のエッチング条件は、
    ガス流量が、フッ化硫黄/酸素=10〜200sccm/1〜150sccm、
    エッチングの圧力が、Press=0.1〜10.0Pa、
    誘導結合プラズマパワーが、ICP=100〜5000W、
    バイアスパワーが、Bias=10〜1000W、
    であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記マスクは、Niを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記マスクの開口幅は、前記第2領域の開口幅よりも大きいことを特徴とする請求項1に記載の半導体装置の製造方法。
  5. SiCを材料とする基板を備える半導体装置の製造方法であって、
    フッ化炭素及び酸素を含むエッチングガス並びにメタルマスクを用いて前記基板の裏面をエッチングし、前記基板の裏面から表面に向かって開口面積が次第に小さくなるテーパ形状を有する第1領域及び前記第1領域の内側をエッチングした第2領域を形成する工程とを有し、
    前記基板の表面に対する前記第2領域の内壁面の傾斜角は、前記基板の表面に対する前記第1領域の内壁面の傾斜角より大きいことを特徴とする半導体装置の製造方法。
  6. 前記第1領域及び前記第2領域を形成する工程は、エッチングガスとしてフッ化炭素及び酸素の混合ガスを用いる誘導結合プラズマ方式のドライエッチングを含み、エッチング条件は、
    ガス流量が、フッ化炭素/酸素=10〜200sccm/1〜150sccm、
    ガス圧力が、Press=0.1〜10.0Pa、
    誘導結合プラズマパワーが、ICP=100〜5000W、
    バイアスパワーが、Bias=10〜1000W、
    であることを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記メタルマスクは、Niを含むことを特徴とする請求項5に記載の半導体装置の製造方法。
  8. 前記マスクの開口幅は、前記第2領域の開口幅よりも大きいことを特徴とする請求項5に記載の半導体装置の製造方法。
  9. 前記基板の裏面、前記第1領域及び前記第2領域の内壁面に金属層を形成する工程を有することを特徴とする請求項1または5に記載の半導体装置の製造方法。
  10. 前記金属層を形成する工程は、
    前記基板の裏面、前記第1領域及び前記第2領域の内壁面にスパッタ成膜によりシード層を形成する工程と、
    前記シード層上にめっき層を形成する工程とを含むことを特徴とする請求項9に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105984831B (zh) * 2015-02-02 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
CN106276770A (zh) * 2016-09-29 2017-01-04 苏州工业园区纳米产业技术研究院有限公司 用于微机电系统芯片的基片、微机电系统芯片及制备方法
JP2019160893A (ja) 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法
CN118103990A (zh) * 2022-09-21 2024-05-28 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5571374A (en) * 1995-10-02 1996-11-05 Motorola Method of etching silicon carbide
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
JP4612534B2 (ja) * 2005-12-01 2011-01-12 三菱電機株式会社 半導体装置の製造方法
EP2264741B1 (en) * 2006-01-10 2021-03-10 Cree, Inc. Silicon carbide dimpled substrate
JP5022683B2 (ja) * 2006-11-30 2012-09-12 株式会社東芝 半導体装置の製造方法
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
JP5169152B2 (ja) * 2007-11-05 2013-03-27 住友電気工業株式会社 半導体装置の製造方法

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