JP2008306083A - Ｉｉｉ−ｖ族窒化物半導体電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】電流コラプスを抑制し、かつ、ゲートのドレイン側エッジに生じる電界を緩和し、高電圧で動作可能なＦＥＴを提供。
【解決手段】基板１０１上にＧａＮバッファ層１０２、ＡｌＧａＮ層１０３が形成され、ＡｌＧａＮ層１０３の表面上には、ソース電極１０４とドレイン電極１０５とが形成され、ソース電極１０４とドレイン電極１０５との間はＳｉＮ膜１０６に覆われる。ＳｉＮ膜１０５には開口が、ＡｌＧａＮ層１０３にはリセスが形成されており、その開口とリセスを埋めてゲート電極１０７が形成されている。ゲート電極１０７の底面部は、ＡｌＧａＮ層/ＧａＮ層界面に平行な底部平坦部２０１と、界面に平行ではない傾斜変化部２０２とを有する。傾斜変化部２０２の曲線は、接線の勾配が連続的に変化し、かつ下に凸となっている。
【選択図】図１

Description

本発明は、III-Ｖ族窒化物半導体電界効果トランジスタとその製造方法に関し、特に、電流コラプスの低減と高電圧動作を両立できるようにしたIII-Ｖ族窒化物半導体電界効果トランジスタおよびその製造方法に関するものである。

近年の技術の発展に伴い、III-Ｖ族窒化物半導体用いた電界効果トランジスタ（ＦＥＴ）の実用化にむけた研究・開発が活発に行われている。III-Ｖ族窒化物半導体は、ＧａＡｓを中心とした非窒化物化合物半導体に比べ、広いバンドギャップを有し、破壊電界強度が高い。また、ＧａＮでは電子の飽和速度もＧａＡｓに比べ大きいという特徴も有する。これらの特徴から、III-Ｖ族窒化物半導体ＦＥＴは高周波高出力電子デバイスへの利用が検討されている。

III-Ｖ族窒化物半導体ＦＥＴは、例えば、ＳｉＣ基板上にＧａＮ層とＡｌＧａＮ層とを結晶成長により形成し、ＡｌＧａＮ層上にショットキ電極であるゲート電極、およびオーミック電極であるソースおよびドレイン電極を形成して製作される。このようなＡｌＧａＮ/ＧａＮ-ＦＥＴにおいては、ＧａＮ層中のＡｌＧａＮ層との界面近傍に二次元電子ガス層が形成されて、ＨＥＭＴ（High Electron Mobility Transistor）構造となり、不純物散乱による電子速度劣化が抑制されたチャネル領域が形成される。

このような、III-Ｖ族窒化物半導体ＦＥＴにおいては、表面には高密度のトラップ準位が存在し、高電圧印加時には、ゲートから注入された電子がＡｌＧａＮ層の表面トラップに捕獲され、その領域の空乏層が広がるためにチャネルが狭窄され、ドレイン電流が減少するという電流コラプスが問題になっている。
この電流コラプスを抑制するために、ＡｌＧａＮ層表面のゲート電極とソース電極間、および、ゲート電極とドレイン電極間の、各領域を窒化シリコン（ＳｉＮ）膜で保護することにより表面トラップ密度を低減する方法が知られている（例えば、特許文献１参照）。しかし、この構造は、表面トラップ発生面とゲート電極底面とが同一面となっているため、表面トラップの影響を十分に低減することは困難である。そこで、ゲート電極底面が表面トラップ生成面より低くなるリセス構造のＦＥＴが提案されている（例えば、非特許文献１、特許文献２参照）。

図１０は、非特許文献１にて開示されたIII-Ｖ族窒化物半導体ＦＥＴの構造を示す断面図である。これは、同図に示されるように、半絶縁性のＳｉＣからなる基板１０１上に、ＧａＮバッファ層１０２とＡｌＧａＮ層１０３とをエピタキシャル成長させてヘテロ接合を形成し、ＡｌＧａＮ層１０３にリセス構造のゲート電極１０７を設けると共にその表面にソース電極１０４とドレイン電極１０５を設けたものである。そして、ＡｌＧａＮ層１０３表面は、表面保護膜としてのＳｉＮ膜１０６により被覆されている。
一方、特許文献２には、キャリア供給層であるＡｌＧａＮ層に断面Ｖ字状ないし半円形状の凹部を設け、その凹部内を充填するようにゲート電極を形成することが開示されている。
これらリセス構造を採用したIII-Ｖ族窒化物半導体ＦＥＴにおいては、表面からチャネルまでの距離を長くすることで、表面トラップのチャネルへの影響を実効的に低減することが可能である。また、非特許文献１には、リセス構造とゲート電極がドレイン側のＳｉＮ膜上にせり出した構造とを併せた構造に表面コラプスを抑制すると共にゲート電極のドレイン側エッジに生じる電界を緩和する効果があることが報告されている。
特開２００２−３５９２５６ 特開２００５−２１０１０５ Ｙ．Ａｎｄｏ他、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００３ Ｄｉｇｅｓｔ ｐｐ．５６３−５６６

しかし、非特許文献１にて報告されたIII-Ｖ族窒化物半導体ＦＥＴにおいては、ゲート電極底面端部の断面形状が直角となっているため、その部分に電界が集中し、ＦＥＴの高電圧動作がせげんされるという問題が生じる。
また、特許文献２にて開示されたＦＥＴおいては、ゲート形状がＶ字形ないし半円であるため、一般にゲート長として規定される半導体結晶層に平行にゲート電極が接する部分がゼロかもしくは極めて短く、ショートチャネル効果によりドレインコンダクタンスが増加してしまい、高電圧動作素子に必要な高電圧印加時にドレインコンダクタンスが小さいという条件を満足しないという問題が生じてしまう。

本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、電流コラプスを抑制すると共にゲート端部近傍での電界集中が緩和された、高電圧印加時でのドレインコンダクタンスの小さいIII-Ｖ族窒化物半導体電界効果トランジスタを実現し、マイクロ波増幅器ＦＥＴとして高い性能つまり、高耐圧かつ高出力電力密度特性を有するIII-Ｖ族窒化物半導体電界効果トランジスタを提供できるようにすることである。

上記の目的を達成するため、本発明によれば、凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタにおいて、前記ゲート電極と前記III-Ｖ族窒化物半導体層との接触面は、前記III-Ｖ族窒化物半導体層の底面に平行な底部平坦部と前記III-Ｖ族窒化物半導体層の底面に平行ではない傾斜変化部とを有し、該傾斜変化部においては、ソース電極またはドレイン電極方向に向って、前記接触面に接する、ゲート長方向に平行な縦断面での接線の傾斜が連続的に変化していることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタ、が提供される。
そして、望ましくは、前記凹部の周囲の前記III-Ｖ族窒化物半導体層の表面は表面保護膜に被覆されており、前記ゲート電極の延長部が前記表面保護膜上に延在している。
また、一層望ましくは、前記接触面に接する接線の傾斜角度（前記III-Ｖ族窒化物半導体層の底面を基準とした）が、前記底部平坦部からソース電極またはドレイン電極方向に向って、徐々に増大した後徐々に低下する。

また、上記の目的を達成するため、本発明によれば、凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
（１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
（２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
（３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
を有し、前記第（３）の工程においては、初期においては等方性の高いエッチングを行い終期においては異方性の高いエッチングを行うことを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法、が提供される。

また、上記の目的を達成するため、本発明によれば、凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
（１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
（２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
（３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
を有し、前記第（３）の工程においては、等方性の高いエッチングから始めて異方性の高いエッチングに移行しその後再び等方性の高いエッチングを行うことを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法、が提供される。

また、上記の目的を達成するため、本発明によれば、凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
（１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
（２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
（３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
を有し、前記III-Ｖ族窒化物半導体層の組成が、前記第（３）の工程のエッチングにおいて、下層より上層の方がエッチングレートが低くなるように設定されていることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法、が提供される。

また、上記の目的を達成するため、本発明によれば、凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
（１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
（２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
（３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
を有し、前記III-Ｖ族窒化物半導体層の組成が、前記第（３）の工程のエッチングにおいて、下層および上層のエッチングレートが中間層のそれより高くなるように設定されていることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法、が提供される。

本発明によれば、ゲートのリセス底面と側面との接続部が滑らかな曲面をなしているので（従来例のようにリセス底面と側面との接続部が角張っていないので）、ゲートのドレイン端において電界集中が生じることがなく、高電圧動作が可能となる。また、リセス開口部分にヘテロ接合界面と平行な部分を有することで、高電圧下におけるドレインコンダクタンスを低減でき、断面Ｖ字形ないし半円形のリセス構造のトランジスタに比較して高電圧動作が可能になる。
また、上記のリセス構造において、リセス側面の傾斜角度がソースまたはドレイン電極に向かって徐々に増大した後徐々に低下する実施例によれば、２番目に電界が集中しているドレイン側のリセス開口上部においても、電界を緩和することが可能であり、さらに高電圧動作が可能となる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態のIII-Ｖ族窒化物半導体電界効果トランジスタの断面図である。図１に示されるように、ＳｉＣ、サファイヤ、Ｓｉなどからなる基板１０１上にＧａＮバッファ層１０２、ＡｌＧａＮ層１０３が形成され、ＡｌＧａＮ層１０３の表面上には、ＡｌＧａＮ層１０３とオーミック接触するソース電極１０４とドレイン電極１０５とが形成され、ソース電極１０４とドレイン電極１０５との間は表面保護膜であるＳｉＮ膜１０６に覆われている。ＳｉＮ膜１０５にはゲート開口が、ＡｌＧａＮ層１０３にはリセスが形成されており、そのゲート開口とリセスを埋めて半導体層とショットキ接触するゲート電極１０７が形成されている。ゲート電極の延長部がＳｉＮ膜１０６上に延在しているが、その延長部はソース側よりドレイン側の方が長くなっている。ゲート電極１０７とＡｌＧａＮ層１０３との接触部は、ＧａＮバッファ層１０２とＡｌＧａＮ層１０３との界面に平行な底部平坦部２０１と、界面に平行ではない傾斜変化部２０２とを有する。傾斜変化部２０２においてゲート電極１０７とＡｌＧａＮ層１０３との接触部に接する接線（チャネル方向に平行でＧａＮバッファ層１０２とＡｌＧａＮ層１０３との界面に垂直な平面上で引いた接線）の勾配は、ソース電極またはドレイン電極に向って連続的に変化している。本実施の形態では、接線の傾斜角（ＡｌＧａＮ/ＧａＮ界面を基準とした）はソース電極またはドレイン電極に向って徐々に急峻になっている。

次に、本実施の形態の製造方法を簡単に説明する。ＳｉＣなどからなる基板１０１上にＧａＮバッファ層１０２、ＡｌＧａＮ層１０３を順次結晶成長させる。次に、結晶成長半導体層表面にオーミック接触する金属を選択的に堆積してソース電極１０４とドレイン電極１０５を形成する。そして、ＡｌＧａＮ層１０３表面に表面保護膜としてのＳｉＮ膜１０６を成膜する。ゲート電極を形成する領域のＳｉＮ膜１０６をエッチング除去してゲート開口を形成する。そして、そのゲート開口の形成されたＳｉＮ膜１０６をマスクにＡｌＧａＮ層１０３をドライエッチングにより掘り込んでゲートリセスを形成する。このドライエッチング時において、ガス流量、もしくは、混合ガス比、もしくは、パワーを時間に対して連続的に変化させ、等方性エッチングから異方性のつよいエッチングに変えることで、エッチング底面が、結晶層界面に平行な底部平端部と、側面の、ゲート長方向に平行な縦断面での接線の勾配が連続的に変化する下に凸の滑らかな曲線の傾斜変化部とを有するリセス形状を得る。次に、ＳｉＮ膜のゲート開口より広い開口を有するレジストパターンを形成し、リフトオフ法を用いてショットキ用金属からなるゲート電極１０７を形成する。形成されたゲート電極のリセス底面部での形状は、ＡｌＧａＮ/ＧａＮ界面に平行な底部平坦部２０１と、接線の勾配が連続的に変化する下に凸の曲線の傾斜変化部２０２とを有するものとなる。

このように形成されたＦＥＴにおいては、ゲート電極のドレイン側端部での電界集中は、図２（ａ）に示される等電位線３０１から分かるように、緩和される。このように、従来のゲート底面端部に角部のあるリセス形状において生じていた電界集中を緩和することができるので、図２（ｂ）に示されるように、ブレークダウン電圧がＶ１からＶ２へと向上し、より高いドレイン電圧での動作が可能になる。図２（ｂ）は、ドレイン電圧(Ｖｇｄ)とリーク電流(Ｉｇｄ)との関係を示すグラフであって、実線は本発明の第１の実施の形態の特性を、また点線は従来例の特性を示す。また、ＡｌＧａＮ表面が露出することがなく、ゲート電極がＳｉＮ膜上にせり出した構造を実現することが可能であるので、表面コラプスの影響を低減することが可能である。

ここでは、一例としてＡｌＧａＮ/ＧａＮへテロ構造ＦＥＴの場合を挙げたが、これに限るものではなく、ＡｌＧａＮ層の代わりにＩｎＡｌＧａＮ層を用い、ＧａＮ層の代わりにＩｎＧａＮ層を用いた構造など、一般にIII−Ｖ族窒化物半導体と呼ばれる材料を用いたＦＥＴの場合には適応可能である。
本発明において、上記リセス開口部において、エッチング底面が結晶層界面（ＡｌＧａＮ層底面）に平行としている構造は、２ｎｍ以下の凹凸を含んでいても、差し支えない。また、上記のリセス開口部において、エッチング底面が、結晶層界面に平行な底部平坦部とここから結晶層表面に向かって滑らかに変化する傾斜変化部とを有する開口形状としている構造は、２ｎｍ以下の段差を含んでいても、差し支えない。

開口底面の平坦部(底部平坦部２０１)の長さ（ゲート長：Lg）と、開口底面部とＡｌＧａＮ/ＧａＮ界面の距離（Ｄ０）（図３参照）との関係は、ショートチャネル効果によるドレインコンダクタンスが増加することを抑制するために、
Ｌｇ＞１０＊Ｄ０
とすることが望ましい。
また、接線の傾斜が連続的に変化する下に凸の曲線の部分（傾斜変化部２０２）が長すぎると、実効的ゲート部(底部平坦部２０１の部分)での容量に対し、実効的にゲート作用を有しない部分（傾斜変化部２０２）での容量が無視できなくなってしまい、動作の高速性が犠牲となる。そのため、傾斜変化部２０２の曲線とＡｌＧａＮ/ＧａＮ界面との距離を、ゲート長方向をｘ軸にとってＤ１(ｘ)で定義すると（図４参照）、
∫1/Ｄ１(ｘ)ｄｘ＜1/１０＊Ｌｇ/Ｄ０
である必要がある。ただし、接線の傾斜が連続に変化する下に凸の曲線部分で傾斜変化部２０２端部からドレイン側に向かって少なくともＬｇ/１０までの領域においては、接線の傾きが水平方向に対し４５度を超えないことが望ましい。これは、これ以上、急な角度を有すると、電界緩和効果が著しく低下するためである。

〔第２の実施の形態〕
図５は、本発明の第２の実施の形態のIII-Ｖ族窒化物半導体電界効果トランジスタの構造を示す断面図である。図５に示されるように、ＳｉＣ、サファイヤ、Ｓｉなどからなる基板１０１上に、ＧａＮバッファ層１０２、ＡｌＧａＮ層１０３が結晶成長により形成される。次に、結晶成長層表面にオーミック用金属からなるソース電極１０４とドレイン電極１０５が形成され、ソース電極とドレイン電極との間には、表面保護膜としてのＳｉＮ膜１０６が成膜される。ゲート電極を形成する領域のＳｉＮ膜１０６にゲート開口を形成し、この開口を有するＳｉＮ膜１０６をマスクにＡｌＧａＮ層をドライエッチングにより掘り込む。このドライエッチング時において、ガス流量、もしくは、混合ガス比、もしくは、パワーを時間に対して連続的に変化させ、等方性エッチングから異方性のつよいエッチングにかえ、再度、等方性エッチング条件にする。これにより、エッチング底面が、結晶層界面に平行な底部平坦部と、ゲート長方向に平行な縦断面での接線の勾配が滑らかに変化する傾斜変化部とを有するリセス形状を得る。傾斜変化部は、底部平坦部寄りの下に凸の曲線部とソース・ドレイン寄りの上に凸の曲線部とを有する。次に、ＳｉＮ膜に形成されたゲート開口より広い開口を有するレジストパターンを形成し、リフトオフ法を用いてショットキ用金属からなるゲート電極１０７を形成する。形成されたゲート電極のリセス底面部での形状は、ＡｌＧａＮ/ＧａＮ界面に平行な底部平坦部２０１と、ゲート長方向に平行な縦断面での接線の勾配が連続的に変化する、底部平坦部２０１寄りの下に凸の曲線部とソース・ドレイン寄りの上に凸の曲線部とを有する傾斜変化部２０３と、を有するものとなる。

このように形成されたＦＥＴにおいては、リセス開口上部での電界集中を緩和することができる。第１の実施の形態では、リセス開口上部がゲート底面角部に続く次の電界集中部になるが、本実施の形態によると図６（ａ）に示される等電位線３０２から分かるように、この部分の電界を緩和することができる。このように、従来のリセス形状においてゲート底面端部の角部およびリセス開口上部で生じていた電界集中を緩和することができるので、図６（ｂ）に示されるように、ブレークダウン電圧は第１の実施の形態のＶ２からＶ３へと一層向上し、より高いドレイン電圧での動作が可能になる。図６（ｂ）は、ドレイン電圧(Ｖｇｄ)とリーク電流(Ｉｇｄ)との関係を示すグラフであって、太い実線は本実施の形態の特性を、細い実線は第１の実施の形態の特性を、また点線は従来例の特性を示す。また、ＡｌＧａＮ表面が露出することがなく、ゲート電極がＳｉＮ膜上にせり出した構造を実現することが可能であるので、表面コラプスの影響を低減することが可能である。

ここでは、一例としてＡｌＧａＮ/ＧａＮへテロ構造ＦＥＴの場合を挙げたが、これに限るものではなく、ＡｌＧａＮ層の代わりにＩｎＡｌＧａＮ層を用い、ＧａＮ層の代わりにＩｎＧａＮ層を用いた構造など、一般にIII−Ｖ族窒化物半導体と呼ばれる材料を用いたＦＥＴの場合には適応可能である。
本発明において、上記リセス開口部において、エッチング底面が結晶層界面（ＡｌＧａＮ層底面）に平行としている構造は、２ｎｍ以下の凹凸を含んでいても、差し支えない。また、上記のリセス開口部において、エッチング底面が、結晶層界面に平行な底部平坦部とここから結晶層表面に向かって底面の傾きが滑らかに変化する傾斜変化部とを有する開口形状としている構造は、２ｎｍ以下の段差を含んでいても、差し支えない。

開口底面の平坦部(底部平坦部２０１)の長さ（ゲート長：Ｌｇ）と、開口底面部とＡｌＧａＮ/ＧａＮ界面の距離（Ｄ０）（図７参照）との関係は、ショートチャネル効果によるドレインコンダクタンスが増加することを抑制するために、
Ｌｇ＞１０＊Ｄ０
とすることが望ましい。
また、ゲート長方向に平行な縦断面での接線の傾斜が連続的に変化する、底部平坦部寄りの下に凸の曲線の部分とソース・ドレイン寄りの上に凸の曲線の部分とを有する傾斜部（傾斜変化部２０３）が大きすぎると、実効的ゲート部(底部平坦部２０１の部分)でのゲート容量に対し、実効的にゲート作用を有しない部分（傾斜変化部２０３）での容量が無視できなくなってしまい、動作高速性が妨げられる。そのため、傾斜変化部２０３の曲線とＡｌＧａＮ/ＧａＮ界面との距離を、ゲート長方向をｘ軸にとってＤ２(ｘ)で定義すると（図７参照）、
∫1/Ｄ２(ｘ)ｄｘ＜1/１０＊Ｌｇ/Ｄ０
とする必要がある。ただし、ゲート長方向に平行な縦断面での接線の傾斜が連続に変化する曲線部分で傾斜変化部２０３端部からドレイン側に向かって少なくともＬｇ/１０までの領域においては、接線の傾きが水平方向に対し４５度を超えないことが望ましい。これは、これ以上、急な角度を有すると、電界緩和効果が著しく低下するためである。

〔第３の実施の形態〕
図８は、本発明の第３の実施の形態のIII-Ｖ族窒化物半導体電界効果トランジスタの構造を示す断面図である。図８において、図１に示される第１の実施の形態の電界効果トランジスタの部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図８に示す本実施の形態おいて、ＧａＮバッファ層１０２上に結晶成長したＡｌＧａＮ層１１１は、結晶成長時に、そのＡｌ組成がＧａＮバッファ層側から例えば０．２→０．１と連続的に変化するように形成される。その後、ＡｌＧａＮ層１１１は、ゲート開口の形成されたＳｉＮ膜１０６をマスクとしてドライエッチングされるが、そのドライエッチング時においては第１の実施の形態や第２の実施の形態などのように、ガス流量、もしくは、混合ガス比、もしくは、パワーを時間に対して連続的に変化させる必要はなく、エッチング中、同一の条件でのエッチングが行なわれる。ＡｌＧａＮ層１１１のＡｌ組成の違いによるエッチングレートの違いにより、エッチング底面が、結晶層界面に平行な底部平坦部と、ゲート長方向に平行な縦断面での接線の傾斜が連続的に変化する、下に凸の曲線の傾斜変化部とを有する開口形状を得ることができる。その結果、形成されたゲート電極のリセス底面部での形状は、ＡｌＧａＮ/ＧａＮ界面に平行な底部平坦部２０１と、接線の勾配が連続的に変化する下に凸の曲線の傾斜変化部２０２とを有するものとなる。
このように形成された電界効果トランジスタによると、第１の実施の形態と同様に、耐圧向上と、表面コラプスの影響の低減を実現することができる。

〔第４の実施の形態〕
図９は、本発明の第４の実施の形態のIII-Ｖ族窒化物半導体電界効果トランジスタの構造を示す断面図である。図９において、図５に示される第２の実施の形態の電界効果トランジスタの部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図９に示す本実施の形態おいて、ＧａＮバッファ層１０２上に結晶成長したＡｌＧａＮ層１１２は、結晶成長時に、そのＡｌ組成がＧａＮバッファ層側から例えば０．２→０．１→０．２と連続的に変化するように形成される。その後、ＡｌＧａＮ層１１２は、ゲート開口の形成されたＳｉＮ膜１０６をマスクとしてドライエッチングされるが、そのドライエッチング時においては第１の実施の形態や第２の実施の形態などのように、ガス流量、もしくは、混合ガス比、もしくは、パワーを時間に対して連続的に変化させる必要はなく、エッチング中、同一の条件でのエッチングが行なわれる。ＡｌＧａＮ層１１２のＡｌ組成の違いによるエッチングレートの違いにより、エッチング開口断面形状が、結晶層界面に平行な底部平坦部と、ソース・ドレインに向かって接線の傾斜が連続的に変化する、底部平坦部寄りの下に凸の曲線部およびソース・ドレイン寄りの上に凸の曲線部を備えた傾斜変化部とを有するものとすることができる。その結果、形成されたゲート電極のリセス底面部での断面形状は、ＡｌＧａＮ/ＧａＮ界面に平行な底部平坦部２０１と、接線の勾配が連続的に変化する、底部平坦部寄りの下に凸の曲線部およびソース・ドレイン寄りの上に凸の曲線部を備えた傾斜変化部２０３とを有するものとなる。
このように形成された電界効果トランジスタによると、第２の実施の形態の場合と同様に、耐圧向上と、表面コラプスの影響の低減を実現することができる。

以下に、図１を参照して、第１の実施の形態の実施例について説明する。ＳｉＣからなる基板１０１を用い、その上に５μｍ厚のＧａＮバッファ層１０２、５０ｎｍ厚のＡｌＧａＮ層（Ａｌ組成０．２）１０３を、Metal Organic Chemical Vapor Deposition法（MOCVD法）により結晶成長させる。次に、成長基板表面にオーミック用金属であるＴｉ（５０ｎｍ）とＡｌ（３００ｎｍ）からなるソース電極１０４およびドレイン電極１０５をレジストリフトオフ法により形成する。その後、Rapid Thermal Annealing(RTA)法により基板を８００℃にて１分間加熱し、上記Ｔｉ/Ａｌ電極が半導体とオーミック性接触特性を示すようにする。その後、ソースおよびドレイン電極の間に、表面保護膜としてＳｉＮ膜（２００ｎｍ）１０６をプラズマＣＶＤ法により成膜する。ゲート電極を形成する部分のＳｉＮ膜をレジストをマスクに、ＩＣＰ(Inductively Coupled Plasma)プラズマエッチング（ＳＦ₆の分圧０．２Ｐａ、バイアスパワー＝１０Ｗ、アンテナパワー＝２００Ｗ）してゲート開口を形成する。次に、ゲート開口が形成されたＳｉＮ膜１０６をマスクにして、ＡｌＧａＮ層をＩＣＰプラズマエッチングにて掘り込む。このＡｌＧａＮ層のエッチングにおいて、アンテナパワーは２００Ｗに固定し、エッチング開始時のエッチング条件をＣｌ₂の分圧を１Ｐａ、ＢＣｌ₃ の分圧を０Ｐａ、バイアスパワー＝２Ｗとし、エッチング終了までにＣｌ₂の分圧を０Ｐａに、ＢＣｌ₃の分圧を０．２Ｐａ、バイアスパワーを１０Ｗに連続的に変化させる。このエッチング手法により、、エッチング初期には等方性のエッチングを行い、エッチング終了時には異方性エッチングに連続的に変化させることが可能で、エッチング底面の断面形状が、結晶層界面に平行な底部平坦部と、傾斜が連続的に変化する下に凸の曲線の傾斜変化部とを有する開口を得る。このＡｌＧａＮ層のエッチングに続いて、ＳｉＮ膜に形成されたゲート開口より広い開口を有するレジストパターンを形成し、ショットキ用金属からなるＮｉ（５０ｎｍ）と良導電性材料であるＡｕ（２００ｎｍ）とを成膜してゲート電極１０７を形成した。

本発明の第１の実施の形態の電界効果トランジスタを示す断面図。 本発明の第１の実施の形態の電界効果トランジスタの効果を示す断面図と特性図。 本発明の第１の実施の形態の電界効果トランジスタにおいて、効果を顕著にするための断面形状を定義するための断面図(その１)。 本発明の第１の実施の形態の電界効果トランジスタにおいて、効果を顕著にするための断面形状を定義するための断面図(その２)。 本発明の第２の実施の形態の電界効果トランジスタを示す断面図。 本発明の第２の実施の形態の電界効果トランジスタの効果を示す断面図と特性図。 本発明の第２の実施の形態の電界効果トランジスタにおいて、効果を顕著にするための断面形状を定義するための断面図。 本発明の電界効果トランジスタの第３の実施の形態を示す断面図。 本発明の第４の実施の形態の電界効果トランジスタを示す断面図。 従来の電界効果トランジスタを示す断面図。

符号の説明

１０１ 基板
１０２ ＧａＮバッファ層
１０３ ＡｌＧａＮ層
１０４ ソース電極
１０５ ドレイン電極
１０６ ＳｉＮ膜
１０７ ゲート電極
１１１ ＡｌＧａＮ層（Ａｌ組成が０．２→０．１へ変化している層）
１１２ ＡｌＧａＮ層（Ａｌ組成が０．２→０．１→０．２へ変化している層）
２０１ 底部平坦部
２０２、２０３ 傾斜変化部
３０１、３０２ 等電位線

Claims (10)

1. 凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタにおいて、前記ゲート電極と前記III-Ｖ族窒化物半導体層との接触面は、前記III-Ｖ族窒化物半導体層の底面に平行な底部平坦部と前記III-Ｖ族窒化物半導体層の底面に平行ではない傾斜変化部とを有し、該傾斜変化部においては、ソース電極またはドレイン電極方向に向って、前記接触面に接する、ゲート長方向に平行な縦断面での接線の傾斜が連続的に変化していることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタ。
2. 前記凹部の周囲の前記III-Ｖ族窒化物半導体層の表面は表面保護膜に被覆されており、前記ゲート電極の延長部が前記表面保護膜上に延在していることを特徴とする請求項１に記載のIII-Ｖ族窒化物半導体電界効果型トランジスタ。
3. 前記接触面に接する、ゲート長方向に平行な縦断面での接線の傾斜角度（前記III-Ｖ族窒化物半導体層の底面を基準とした）が、前記底部平坦部からソース電極またはドレイン電極方向に向って、徐々に増大した後徐々に低下することを特徴とする請求項１または２に記載のIII-Ｖ族窒化物半導体電界効果型トランジスタ。
4. 前記底部平坦部のゲート長方向の長さをＬｇ、前記ゲート電極底面から前記III-Ｖ族窒化物半導体層底面までの距離をＤ０として、Ｌｇ＞１０＊Ｄ０の関係が成立することを特徴とする請求項１から３のいずれかに記載のIII-Ｖ族窒化物半導体電界効果型トランジスタ。
5. ｘ軸をゲート長方向にとり、前記傾斜変化部における前記ゲート電極底面から前記III-Ｖ族窒化物半導体層底面までの距離をＤ(ｘ)、前記底部平坦部のゲート長方向の長さをＬｇ、底部平坦部における前記ゲート電極底面から前記III-Ｖ族窒化物半導体層底面までの距離をＤ０として、∫1/Ｄ (ｘ)ｄｘ＜1/１０＊Ｌｇ/Ｄ０の関係が成立することを特徴とする請求項１から４のいずれかに記載のIII-Ｖ族窒化物半導体電界効果型トランジスタ。
6. 傾斜変化部における前記ゲート電極と前記III-Ｖ族窒化物半導体との接触面に接する、ゲート長方向に平行な縦断面での接線の傾斜角度（前記III-Ｖ族窒化物半導体層の底面を基準とした）は、前記底部平坦部のゲート長方向の長さをLgとして、前記底部平坦部のドレイン側端部からドレイン側に向かってＬｇ/１０までの範囲においては、４５度を超えないことを特徴とする請求項１から５のいずれかに記載のIII-Ｖ族窒化物半導体電界効果型トランジスタ。
7. 凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
   （１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
   （２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
   （３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
   を有し、前記第（３）の工程においては、初期においては等方性の高いエッチングを行い終期においては異方性の高いエッチングを行うことを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法。
8. 凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
   （１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
   （２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
   （３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
   を有し、前記第（３）の工程においては、等方性の高いエッチングから始めて異方性の高いエッチングに移行しその後再び等方性の高いエッチングを行うことを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法。
9. 凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
   （１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
   （２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
   （３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
   を有し、前記III-Ｖ族窒化物半導体層の組成が、前記第（３）の工程のエッチングにおいて、下層より上層の方がエッチングレートが低くなるように設定されていることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法。
10. 凹部が形成されたIII-Ｖ族窒化物半導体層と、該III-Ｖ族窒化物半導体層と前記凹部において接触するゲート電極とを有するIII-Ｖ族窒化物半導体電界効果型トランジスタ製造方法において、
    （１）前記III-Ｖ族窒化物半導体層上に表面保護膜を形成する工程と、
    （２）前記表面保護膜を選択的にエッチング除去して前記表面保護膜にゲート開口を形成する工程と、
    （３）前記ゲート開口が形成された前記表面保護膜をマスクとして前記III-Ｖ族窒化物半導体層に対してエッチングを行い該III-Ｖ族窒化物半導体層に前記凹部を形成する工程と、
    を有し、前記III-Ｖ族窒化物半導体層の組成が、前記第（３）の工程のエッチングにおいて、下層および上層のエッチングレートが中間層のそれより高くなるように設定されていることを特徴とするIII-Ｖ族窒化物半導体電界効果型トランジスタの製造方法。

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