CN117916866A - 基于氮化物的半导体器件及其制造方法 - Google Patents

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Abstract

基于氮化物的半导体器件包括第一基于氮化物的半导体层，第二基于氮化物的半导体层，第一电极和第二电极，栅电极，钝化层和场板。第二基于氮化物的半导体层设置在第一基于氮化物的半导体层上，并且具有比第一基于氮化物的半导体层的带隙大的带隙。第一电极和第二电极设置在第二基于氮化物的半导体层上方。栅电极设置在第二基于氮化物的半导体层上方以及第一电极和第二电极之间。钝化层覆盖第二基于氮化物的半导体层和栅电极，以形成与栅电极的轮廓共形的凸起部。场板设置在第二基于氮化物的半导体层上。场板与栅极沿竖直方向不重叠。

Description

基于氮化物的半导体器件及其制造方法
技术领域
本发明一般涉及半导体器件。更具体地，本发明涉及在栅极电极上具有与提高性能有关的多个场板的高电子迁移率晶体管(HEMT)半导体器件。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的密集研究已经普遍，特别是对于高功率开关和高频应用。HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱状结构，适应了二维电子气(2DEG)区域，满足了高功率/高频率器件的需求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂的FET(MODFET)。目前，需要提高HMET器件的成品率，从而使它们适合大规模生产。
发明内容
根据本公开的一个方面，提供了一种基于氮化物的半导体器件。基于氮化物的半导体器件包括第一基于氮化物的半导体层，第二基于氮化物的半导体层，第一电极和第二电极，栅电极，钝化层和场板。第二基于氮化物的半导体层设置在第一基于氮化物的半导体层上，并且具有比第一基于氮化物的半导体层的带隙大的带隙。所述第一电极和所述第二电极设置在所述第二基于氮化物的半导体层上方。栅电极设置在第二基于氮化物的半导体层上方以及第一电极和第二电极之间。钝化层覆盖所述第二基于氮化物的半导体层和栅电极，以形成与栅电极的轮廓共形的凸起部。场板设置在第二基于氮化物的半导体层上并位于栅电极和第一电极之间。所述场板与所述钝化层的所述凸起部的侧壁抵接，且与所述栅极沿竖直方向不重叠。
根据本公开的一个方面，提供了一种用于制造半导体器件的方法。该方法包括如下步骤。形成第一基于氮化物的半导体层。在第一基于氮化物的半导体层上形成第二基于氮化物的半导体层。在第二基于氮化物的半导体层上形成栅电极。形成第一钝化层以覆盖栅电极。在第一钝化层上形成导电层。在导电层上形成第二钝化层。执行第一蚀刻工艺以使第二钝化层变薄，以暴露导电层的位于所述栅电极上方的部分。执行第二蚀刻工艺以移除所述导电层的暴露部分，以暴露所述第一钝化层。在执行所述第一蚀刻工艺之后，对所述导电层进行图案化。
根据本公开的一个方面，提供了一种基于氮化物的半导体器件。基于氮化物的半导体器件包括第一基于氮化物的半导体层、第二基于氮化物的半导体层、第一电极和第二电极、栅电极、钝化层和场板。第二基于氮化物的半导体层设置在第一基于氮化物的半导体层上，并且具有比第一基于氮化物的半导体层的带隙大的带隙。所述第一电极和所述第二电极设置在所述第二基于氮化物的半导体层上。栅电极设置在第二基于氮化物的半导体层上并且在第一和第二电极之间。钝化层覆盖第二基于氮化物的半导体层和栅电极，以形成与栅电极的轮廓共形的凸起部。场板设置在第二基于氮化物的半导体层上并位于栅电极和第一电极之间。场板横向延伸以具有均匀的厚度。
通过应用上述配置，场板不与栅电极重叠，因此场板没有直接在栅电极之上或上方的部分。这种结构的原因是为了减小场板和栅电极之间的寄生电容。这种结构有利于通过应用自对准工艺形成场板。
附图说明
当结合附图阅读本公开的各个方面时，从以下详细描述中容易理解本公开的各方面。应当注意，各种特征可以不按比例绘制。也就是说，为了讨论的清楚，各种特征的尺寸可以任意增加或减小。下面将参照附图更详细地描述本公开的实施例，其中：
图1A是根据本公开的一些实施例的半导体器件1A的截面图；
图1B是根据本公开的一些实施例的图1A中的区域1B的放大图；
图2A、图2B、图2C、图2d、图2E、图2F、图2G、图2H和图2I示出了根据本公开的一些实施例的用于制造半导体器件的方法的不同阶段；
图3是根据本公开的一些实施例的半导体器件的截面图；
图4是根据本公开的一些实施例的半导体器件的截面图；
图5是根据本公开的一些实施例的半导体器件的截面图；以及
图6是根据本公开的一些实施例的半导体器件的截面图。
具体实施方式
在所有附图和详细描述中使用共同的附图标记来指示相同或相似的部件。通过下面结合附图做出的详细描述中，可以容易理解本公开的实施例。
空间描述语，例如"上方"、"下方"、"上"、"左"、"右"、"下"、"顶"、"底"、"垂直"、"水平"、"侧"、"更高"、"更低"、"较高"、"上面"，"下面"等，如相关附图中所示，是相对于特定部件或一组部件规定的，或是相对于部件或一组部件的某一平面来规定，以描述这个部件或一组部件的防卫。应当理解，本文所使用的空间描述仅用于说明的目的，并且本文描述的结构的实际实现可以以任何方向或方式在空间上布置，前提是本公开的实施例的优点并不偏离这样的设置
此外，应注意，归因于装置的制造条件，所描绘为大致矩形的各种结构的实际形状可在实际装置中为弯曲的，具有圆形边缘，具有稍微不均匀的厚度等。直线和直角仅用于方便表示层和特征。
在下面的描述中，半导体器件/管芯/封装，用于制造半导体器件/管芯/封装的方法，以及类似的示例是作为优选示例描述的。显然，本领域的技术人员可以进行各种改动和变型而不脱离本发明的精神和范围。可以省略具体细节以便不模糊本公开；然而，本公开内容被写为使得本领域技术人员能够实践本文的教导而无需过度的实验。
图1A是根据本公开的一些实施例的半导体器件1A的截面图。半导体器件1A是双栅极器件。半导体器件1A包括衬底10，基于氮化物的半导体层14和16，电极20、22、24，掺杂的基于氮化物的半导体层30、40，栅电极32、42，钝化层50、52、70、76，场板60、62，接触通孔72、78，图案化导电层74、80和保护层82。
衬底10可以是半导体衬底。衬底10的示例性材料可以包括例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))、或其它合适的半导体材料。在一些实施例中，衬底10例如可以包括但不限于III族元素、IV族元素、V族元素、或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包括(例如但不限于)一个或一个以上其它特征，例如掺杂区，掩埋层，外延(epi)层，或其组合。
在一些实施例中，双向开关器件1还可以包括缓冲层，成核层或其组合(未示出)。缓冲层可以设置在衬底10和基于氮化物的半导体层14之间。缓冲层可以配置为减少衬底10和基于氮化物的半导体层14之间的晶格和热失配，从而消除因失配/误差引起的缺陷。缓冲层可以包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可进一步包括例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。成核层可以形成在衬底10和缓冲层之间。成核层可以配置为提供过渡，以适应衬底10与缓冲层的III族氮化物层之间的失配/误差。成核层的示例性材料可包括例如但不限于AlN或其任何合金。
基于氮化物的半导体层14设置在衬底10上。基于氮化物的半导体层14的示例性材料可以包括例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N，其中x+y≤1，AlyGa(1-y)N，其中y≤1。基于氮化物的半导体层16设置在基于氮化物的半导体层14上。基于氮化物的半导体层16的示例性材料可以包括例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N，其中x+y≤1，AlyGa(1-y)N，其中y≤1
选择基于氮化物的半导体层14和16的示例性材料，使得基于氮化物的半导体层16具有的带隙(即，禁带宽度)大于基于氮化物的半导体层14的带隙，这导致其电子亲和性彼此不同并且在其间形成异质结。例如，当基于氮化物的半导体层14是具有约3.4eV的带隙的未掺杂GaN层时，基于氮化物的半导体层16可以选择为具有约4.0eV的带隙的AlGaN层。这样，基于氮化物的半导体层14和16可以分别用作沟道层和势垒层。在沟道层和势垒层之间的键合界面处产生三角形阱电势，使得电子在三角形阱电势中积累，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件1A可用于包括至少一个基于GaN的高电子迁移率晶体管(HEMT)。
掺杂的基于氮化物的半导体层30和栅电极32堆叠在基于氮化物的半导体层16上。掺杂的基于氮化物的半导体层30在基于氮化物的半导体层16和栅电极32之间。在一些实施例中，栅电极32比掺杂的基于氮化物的半导体层30窄。
掺杂的基于氮化物的半导体层40和栅电极42堆叠在基于氮化物的半导体层16上。掺杂的基于氮化物的半导体层40在基于氮化物的半导体层16与栅极电极42之间。在一些实施例中，栅电极42比掺杂的基于氮化物的半导体层40窄。
在图1A的示例性图示中，半导体器件1A是增强模式器件；当栅电极32和42处于近似零偏置时，增强模式器件处于常关状态。具体地，掺杂的基于氮化物的半导体层30和40可以与基于氮化物的半导体层16形成至少一个p-n结，以耗尽2DEG区域，使得与相应栅极结构110下方的位置对应的2DEG区域中的至少一个区域具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)且因此被阻挡。由于这种机制，半导体器件100a具有常关特性。换句话说，当没有电压施加到栅电极32和42或施加到栅电极32和42的电压小于阈值电压时(即，形成栅极电极32和42下方的反型层所需的最小电压)，栅极电极32和42下方的2DEG区域的区(部分)被保持阻挡，因此没有电流流过其中。而且，通过提供掺杂的基于氮化物的半导体层30和40，栅极漏电流被减小，并且实现了在关断状态期间阈值电压的增加。
在一些实施例中，可以省略掺杂的基于氮化物的半导体层30和40，使得半导体器件1A是耗尽型器件，这意味着半导体器件1A在零栅源电压下处于常开状态。
掺杂的基于氮化物的半导体层30和40的示例性材料可以包括例如但不限于p掺杂的III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN或其组合。在一些实施例中，p掺杂的材料通过使用p型杂质，例如Be、Mg、Zn、Cd和Mg来实现。
在一些实施例中，栅电极32和42可以包括金属或金属化合物。栅电极32和42可形成为单层，或相同或不同组合物的多个层。金属或金属化合物的示例性材料可包括，例如但不限于，W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、金属合金或其化合物，或其它金属化合物。在一些实施例中，栅电极32和42的示例性材料可包括例如但不限于氮化物、氧化物、硅化物、掺杂的半导体或其组合。
电极20，22，24设置在基于氮化物的半导体层16上。电极20、22、24中的每一个可以用作源电极或漏电极。在一些实施例中，电极20、22、24中的每一个可称为源/漏(S/D)电极，其意味着其可视装置设计而充当源极或漏极。
电极20和22可以位于栅电极32的相对两侧。掺杂的基于氮化物的半导体层30和栅电极32位于电极20和22之间。电极22和24可以位于栅电极42的相对两侧。掺杂的基于氮化物的半导体层40和栅电极42位于电极22和24之间。
电极20、22、24和栅电极32和42可以共同作为具有2DEG区域的至少一个基于氮化物/基于GaN的双栅HEMT，其可以被称为基于氮化物/基于GaN的双栅半导体器件。在图1A的示例性图示中，电极20、22、24相对于其间的栅电极32或42对称。在一些实施例中，电极20、22、24可选地相对于其间的栅电极32或42是不对称的。
在一些实施例中，电极20、22、24可包括例如但不限于金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、诸如硅化物和氮化物的化合物、其它导体材料、或它们的组合。电极20、22、24的示例性材料可包括例如但不限于Ti、AlSi、TiN或其组合。电极20、22、24可以是单层，或相同或不同组成的多个层。在一些实施例中，电极20、22、24与基于氮化物的半导体层16形成欧姆接触。欧姆接触可通过向电极20、22、24施加Ti、Al或其它合适的材料来实现。在一些实施例中，电极20、22、24中的每一个由至少一个保形层和导电填充形成。保形层可以包裹导电填充。保形层的示例性材料可以包括例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充的示例性材料可包括例如但不限于AlSi、AlCu或其组合。
钝化层50设置在基于氮化物的半导体层16上。钝化层50覆盖掺杂的基于氮化物的半导体层30、40和栅电极32、42。钝化层50可以形成与掺杂的基于氮化物的半导体层30、40和栅电极32、42的轮廓共形的凸起部分。钝化层50的凸起部分分别与栅电极32和42对准。
钝化层52设置在钝化层50上。钝化层52覆盖钝化层50，钝化层52可以形成与钝化层50的轮廓共形的凸起部分。电极20、22、24可以穿透钝化层50和52，以与基于氮化物的半导体层16接触。
钝化层50和52的示例性材料可包括例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物或其组合。在一些实施例中，钝化层50或52是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合构成的复合介电层。
钝化层70设置在电极20、22、24和钝化层52的上方。钝化层70覆盖电极20、22、24和钝化层52。钝化层70可用作平坦化层，其具有平坦的上表面以支撑其它层/元件。在一些实施例中，钝化层70可以形成为更厚，并且对钝化层70上进行平坦化工艺，如化学机械抛光(CMP)工艺，以去除多余的部分，从而形成平坦的上表面。钝化层70的示例性材料可包括例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SIBN、SiCBN、氧化物或其组合。在一些实施例中，钝化层70是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合构成的复合介电层。
场板60和62设置在基于氮化物的半导体层16和钝化层50上。场板60和62位于钝化层50和52之间。
图1B是根据本公开的一些实施例的图1A中的区域1B的放大图。场板60、掺杂的基于氮化物的半导体层30、栅电极32以及钝化层50和52的配置也可以应用于相对于场板62的配置。
场板60与钝化层50的凸起部分的侧壁抵接。场板60与栅电极32相邻，且不与栅电极32沿竖直方向重叠。这里，短语“不与栅电极32重叠的场板60”意味着场板60没有直接在栅电极32之上或上方的部分。这种结构的原因是减小场板60和栅电极32之间的寄生电容，具体地，场板60具有端部602(例如，最顶端部分)，端部602位于栅电极32上方并且比钝化层50的凸起部分的顶表面低。相应地，场板60具有L形轮廓。这种结构有利于通过应用自对准工艺形成场板60。
场板60位于比掺杂的基于氮化物的半导体层30高的位置。场板60与掺杂的基于氮化物的半导体层30至少垂直重叠。这样，场板60仍然可以调制掺杂的基于氮化物的半导体层30和栅电极32的边缘侧附近的电场分布。
场板60比栅电极32薄，这将有利于通过自对准工艺形成场板60。场板60可具有一个纵向延伸的部分和一个横向延伸的部分，该横向延伸部分连接到纵向延伸部分，使得整个场板60呈L形轮廓。具有L形轮廓的场板60可以通过促进自对准工艺形成场板60。
场板60的示例性材料可包括例如但不限于导电材料，例如Ti、Ta、TiN、TaN或其组合。在一些实施例中，也可使用其它导电材料，例如Al、Cu、掺杂的Si和包括这些材料的合金。
回到图1A，接触通孔72设置在钝化层70内。接触通孔72穿透钝化层70。接触通孔72纵向延伸以分别与电极20、22、24电耦合。接触通孔72的上表面没有钝化层70的覆盖。接触通孔72的示例性材料可包括例如但不限于导电材料，例如金属或合金。
图案化的导电层74设置在钝化层70和接触通孔72上。图案化导电层74与接触通孔72接触。图案化的导电层74可具有金属线、垫、迹线或其组合，使得图案化导电层74可形成至少一个电路。图案化导电层74的示例性材料可包括，例如但不限于，导电材料。图案化导电层74可包括单个膜或多层膜，该单个膜或多层膜具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合。
钝化层76设置在钝化层70和图案化导电层74的上方。钝化层76覆盖钝化层70和图案化导电层74。钝化层76的示例性材料可包括例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物或其组合。在一些实施例中，钝化层76是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合构成的复合介电层。
接触通孔78设置在钝化层76内。接触通孔78贯穿钝化层76。接触通孔78纵向延伸以与图案化导电层74电耦合。接触通孔78的上表面没有钝化层76的覆盖。接触通孔78的示例性材料可以包括例如但不限于导电材料，例如金属或合金。
图案化导电层80设置在钝化层76和接触通孔78上。图案化导电层80与接触通孔78接触。图案化导电层80可具有金属线、垫、迹线或其组合，使得图案化导电层80可形成至少一个电路。图案化导电层80的示例性材料可包括，例如但不限于，导电材料。图案化导电层80可包括单个膜或多层膜，该单个膜或多层膜具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合。
图案化导电层74或80的电路可以连接不同的层/元件，使得这些层或元件具有相同的电势。
保护层82设置在钝化层76和图案化导电层80的上方。保护层82覆盖钝化层76和图案化导电层80。保护层82可防止图案化导电层80氧化。图案化导电层80的一些部分可通过保护层82中的开口暴露，这些开口被配置为电连接到外部元件(例如，外部电路)
在下面描述的图2A、图2B、图2C、图2d、图2E、图2F、图2G、图2H和图2I中示出了用于制造半导体器件100a的方法的不同阶段。在下文中，沉积技术可包括，例如但不限于，原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECFD)、低压CVD(LPCFD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
请参照图2A，提供一基板10。通过使用上述沉积技术，可以在衬底10上依次形成基于氮化物的半导体层14和16。可以在基于氮化物的半导体层14上形成和构图掺杂的基于氮化物的半导体层30和栅电极32。可以在基于氮化物的半导体层14上形成和构图掺杂的基于氮化物的半导体层40和栅电极42。可以在基于氮化物的半导体层14上形成钝化层，以覆盖掺杂的基于氮化物的半导体层30和栅电极32。可以在基于氮化物的半导体层14上形成钝化层，以覆盖掺杂的基于氮化物的半导体层40和栅电极42。可以在钝化层50上形成导电层84。
参考图2B，钝化层86可以形成在导电层84上，钝化层86与导电层84接触，导电层84完全被钝化层86覆盖。钝化层86与导电层84共形，因此具有突起。
参照图2C，执行蚀刻工艺以使钝化层86变薄。在图2C的示例性图示中，减薄包括使钝化层86具有平坦的上表面。
参考图2D，仍然进行刻蚀工艺，使钝化层86变薄，直至暴露出位于栅电极上方的导电层84的一部分。在一些实施例中，进行蚀刻工艺，以使导电层84从钝化层86中暴露出来。在一些实施例中，导电层84和钝化层86相对于蚀刻工艺中使用的相同蚀刻剂具有不同的蚀刻速率。如关于图2C及图2D所提及的，导电层84的蚀刻速率可小于钝化层86在蚀刻工艺中的蚀刻速率。在一些实施例中，在关于图2C和2D的蚀刻阶段期间，蚀刻工艺在导电层84和钝化层86之间具有高的刻蚀选择性。
在一些实施例中，通过使用回蚀刻工艺来施加/执行关于图2C和图2D的蚀刻阶段。由于导电层84的移除可通过回蚀刻工艺来执行，回蚀刻工艺由高蚀刻选择性产生，这样的蚀刻阶段用作自对准工艺。
请参照图2E，进行另一蚀刻工艺。在本文中，另一蚀刻工艺是指在此阶段中的蚀刻工艺可使用与先前的蚀刻剂不同的蚀刻剂。在此蚀刻阶段中，导电层84和钝化层86也相对于相同的蚀刻剂具有不同的蚀刻速率。在此蚀刻阶段，导电层84的蚀刻速率可大于钝化层86的蚀刻速率。因此，在蚀刻工艺期间，移除导电层84的暴露部分，接着从导电层84及钝化层86中暴露钝化层50。在一些实施例中，在刻蚀工艺之后，导电层84的位置低于钝化层50的位置。在图2E的蚀刻阶段之后，导电层可以被划分为多个子导电层。也就是说，导电层84可以从连续的轮廓变为不连续的轮廓。
参考图2F，去除钝化层86。然后，在导电层84和钝化层50上形成掩模层88。从掩模层88露出导电层84的一些部分。掩模层88可以在随后的蚀刻工艺中限定导电层84的轮廓。
参考图2G，对导电层84进行图案化，从而形成场板60和62。场板60和62的轮廓由掩模层88限定。场板60和62的轮廓可以被限定为L形。在一些实施例中，可以采用刻蚀工艺对导电层84进行构图。
参考图2H，去除掩模层88，使得场板60和62没有覆盖。场板60和62中的每一个都具有L形轮廓。
参考图2I，形成电极20、22和24以及钝化层52和70。因此，实现了场板的自对准工艺。这种自对准工艺可用于获得所需的场板轮廓。
图3是根据本公开的一些实施例的半导体器件1B的截面图。半导体器件1B类似于参考图1A和1B所描述和示出的半导体器件1A，除了场板60被场板60B代替之外。
场板60B板的左端部602B的位置高于栅电极32的位置。场板60B的左端部602B与钝化层50的凸起部相邻。场板60B的左端部602B与钝化层50的凸起部接触。场板60B的左端部602B具有面向上方的弯曲端面。场板60B的弯曲端面可以接收钝化层52的一部分。场板60B的弯曲端面可以很好地从钝化层52的一部分分散应力，以避免它们之间的空隙或裂纹。场板60B的弯曲端面可以通过在蚀刻阶段中调整配方来形成。
图4是根据本公开的一些实施例的半导体器件1C的截面图。半导体器件1C类似于参考图1A和图1B所描述和示出的半导体器件1A，除了场板60由场板60C代替以外。
整个场板60C在栅电极的厚度以内。更具体地，场板60C的相对端部602C和604C位于栅电极32的上表面和钝化层50的凸起部下方。场板60C的左端部602C与钝化层50的凸起部接触。场板60C的左端部602C与钝化层50的凸起部抵接。场板60c的右端部604C被钝化层52覆盖。整个场板60C为线性形状的轮廓。在一些实施例中，场板60C横向延伸以具有均匀的厚度。这样，可以进一步减小栅电极32和场板60之间的寄生电容。
图5是根据本公开的一些实施例的半导体器件1D的截面图。半导体器件1D类似于参考图4所描述和示出的半导体器件1C，除了场板60C被场板60D代替之外。
场板60D板具有左端部602D。场板60D的左端部602D与钝化层50的凸起部接触。场板60D的左端部602D与钝化层50的凸起部抵接。场板60C的左端部602D具有与钝化层50的凸起部相邻的凹陷区域R。场板60D的凹陷区域R可以接收钝化层52的一部分。场板60D的凹陷区域R可以很好地从钝化层52的部分分散应力，以避免二者之间的空洞或裂纹。场板60B的凹陷区域R可通过在蚀刻阶段中调整配方来形成。
图6是根据本公开的一些实施例的半导体器件1E的截面图。半导体器件1E类似于参考图1A和1B所描述和示出的半导体器件1，除了场板60被场板60E代替之外。
场板60E板具有左端部602E。场板60E的左端部602E位于栅电极32和钝化层50的凸起部上方。场板60E的左端部602E沿一段距离横向延伸，但仍保持与栅电极32垂直重叠。
本实施例示出了应用于场板形成的自对准工艺是柔性的，这意味着可以实现场板的各种剖面，以满足不同的器件需求。
选择和描述实施例是为了最好地解释本发明的原理及其实际应用，从而使本领域的技术人员能够理解本发明的各种实施例，以及适于预期的特定用途的各种修改。
如本文中所使用且未以其它方式界定的，术语"大体上"、"实质"、"约"、"及"、"约"用于描述及解决小变化。当结合事件或情况使用时，术语可以包括事件或环境精确地发生的实例，以及事件或情况发生到接近近似的实例。例如，当与数值结合使用时，术语可涵盖小于或等于该数值的±10％的变化范围，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。术语"基本共面"可以指位于沿同一平面位于数个微米内的两个表面，例如在沿同一平面在40μm内、在30μm内、在20μm内、在10μm内或在1μm内。
如本文所使用的，除非上下文另有明确规定，否则单数术语"一个"、"该"，和"所述"可包括复数指示物。在一些实施例的描述中，在另一组件上方或上面提供的组件可以包括前一组件直接在后一组件上方的情况(例如，物理接触)，以及在前一组件和在后一组件之间还存在一个或多个中间组件的情况。
虽然已经参考本公开的特定实施例描述和示出了本公开，但是这些描述和说明不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求限定的本公开的真实精神和范围的情况下，可以进行各种改变并且等同物可以替换。这些图示不一定按比例绘制。由于制造工艺和公差，在本公开中的艺术再现和实际装置之间可能存在区别。此外，应当理解，实际器件和层可以偏离图中的矩形层描述，并且由于保形沉积、蚀刻等这样的制造工艺，可以包括角度表面或边缘，圆角等。可能有未具体示出的本公开的其他实施例。说明书和附图应被认为是说明性的而非限制性的。可以进行修改以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有这些修改都在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但是应当理解，这些操作可以在不脱离本公开的教导的情况下组合，细分，或者重新排序，以形成等效方法。因此，除非本文中特别指出，否则操作的顺序和分组不是限制性的。

Claims (25)

1.一种基于氮化物的半导体器件，包括：
第一基于氮化物的半导体层；
第二基于氮化物的半导体层，设置在所述第一基于氮化物的半导体层上并且具有比所述第一基于氮化物的半导体层的带隙大的带隙；
第一电极和第二电极，设置在所述第二基于氮化物的半导体层上；
栅电极，设置在所述第二基于氮化物的半导体层上以及所述第一电极和所述第二电极之间；
钝化层，覆盖所述第二基于氮化物的半导体层和所述栅电极，以形成与所述栅电极的轮廓共形的凸起部；以及
场板，设置在所述第二基于氮化物的半导体层上并位于所述栅电极和所述第一电极之间，其中，所述场板与所述钝化层的所述凸起部的侧壁抵接，且与所述栅极沿竖直方向不重叠。
2.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有位于所述栅电极和所述钝化层的所述凸起部上方的端部。
3.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有位于所述栅电极上方且位于所述钝化层的所述凸起部的上表面下方的端部。
4.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有位于所述栅电极的上表面和所述钝化层的所述凸起部下方的端部，所述端部与所述钝化层的所述凸起部接触。
5.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有L形轮廓。
6.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中整个所述场板呈L形轮廓。
7.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有与所述钝化层的所述凸起部接触并具有弯曲端面的端部。
8.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中整个所述场板呈线型轮廓。
9.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有上表面，所述上表面具有与所述钝化层的所述凸起部相邻的凹陷区域。
10.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板比所述栅电极薄。
11.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中整个所述场板处于所述栅电极的厚度内。
12.根据前述权利要求中任一项所述的基于氮化物的半导体器件，还包括设置在所述第二基于氮化物的半导体层和所述栅电极之间的掺杂的基于氮化物的半导体层。
13.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板的位置高于所述掺杂的基于氮化物的半导体层的位置。
14.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板与所述掺杂的基于氮化物的半导体层至少垂直重叠。
15.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述掺杂的基于氮化物的半导体层宽于所述栅电极。
16.一种基于氮化物的半导体器件的制造方法，包括：
形成第一基于氮化物的半导体层；
在所述第一基于氮化物的半导体层上形成第二基于氮化物的半导体层；
在所述第二基于氮化物的半导体层上形成栅电极；
形成覆盖所述栅电极的第一钝化层；
在所述第一钝化层上形成导电层；
在所述导电层上形成第二钝化层；
对所述第二钝化层进行第一刻蚀工艺，以露出所述导电层的位于所述栅极上方的部分；
进行第二刻蚀工艺，以去除所述导电层的被暴露部分，以暴露所述第一钝化层；以及
在执行所述第一刻蚀工艺之后，对所述导电层进行图案化。
17.根据前述权利要求中任一项所述的方法，其中通过回蚀工艺执行所述第一蚀刻工艺。
18.根据前述权利要求中任一项所述的方法，其中所述第一蚀刻工艺在所述导电层与所述第二钝化层之间具有高蚀刻选择性。
19.根据前述权利要求中任一项所述的方法，其中在所述第二蚀刻工艺之后，将所述导电层划分为多个子导电层。
20.根据前述权利要求中任一项所述的方法，其中通过使用第三蚀刻工艺来执行对所述导电层的图案化。
21.一种基于氮化物的半导体器件，包括：
第一基于氮化物的半导体层；
第二基于氮化物的半导体层，设置在所述第一基于氮化物的半导体层上并且具有比所述第一基于氮化物的半导体层的带隙更大的带隙；
第一电极和第二电极，设置在所述第二基于氮化物的半导体层上；
栅电极，设置在所述第二基于氮化物的半导体层上以及所述第一电极和所述第二电极之间；
钝化层，覆盖所述第二基于氮化物的半导体层和所述栅电极，以形成与所述栅电极的轮廓共形的凸起部；以及
场板，设置在所述第二基于氮化物的半导体层上并位于所述栅电极和所述第一电极之间，其中所述场板横向延伸以具有均匀的厚度。
22.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中整个所述场板呈线型轮廓。
23.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中所述场板具有位于所述栅电极的上表面和所述钝化层的所述凸起部下方的端部。
24.根据前述权利要求中任一项所述的基于氮化物的半导体器件，其中，所述端部与所述钝化层的所述凸起部抵接。
25.根据前述权利要求中任一项所述的基于氮化物的半导体器件，还包括：
掺杂的基于氮化物的半导体层，设置在所述第二基于氮化物的半导体层和所述栅电极之间，其中所述场板处于比所述掺杂的基于氮化物的半导体层的位置更高的位置，且所述场板与所述掺杂的基于氮化物的半导体层垂直重叠。
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