KR20150030283A - 전력 반도체 소자 - Google Patents
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Abstract
실시 예의 전력 반도체 소자는 소자 분리 영역과 활성 영역을 포함하는 기판과, 기판의 활성 영역 위에 배치된 에피층과, 기판의 소자 분리 영역과 에피층 위에 배치된 패시베이션층과, 패시베이션층을 관통하여 에피층 위에 배치된 게이트 전극 및 패시베이션층을 관통하여 에피층과 접하며, 게이트 전극으로부터 이격되어 배치된 소스 콘택 및 드레인 콘택을 포함할 수 있다.
Description
실시 예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
이러한 전력 반도체 소자의 경우 누설 전류의 변동 폭이 불균일하여 항복 전압이 낮고 소자의 특성을 예측할 수 없어 신뢰성이 떨어지는 문제가 있다.
실시 예는 누설 전류의 변동 폭이 균일한 전력 반도체 소자를 제공한다.
실시 예의 전력 반도체 소자는, 소자 분리 영역과 활성 영역을 포함하는 기판; 상기 기판의 상기 활성 영역 위에 배치된 에피층; 상기 기판의 상기 소자 분리 영역과 상기 에피층 위에 배치된 패시베이션층; 상기 패시베이션층을 관통하여 상기 에피층 위에 배치된 게이트 전극; 및 상기 패시베이션층을 관통하여 상기 에피층과 접하며, 상기 게이트 전극으로부터 이격되어 배치된 소스 콘택 및 드레인 콘택을 포함할 수 있다.
상기 패시베이션층은 상기 소자 분리 영역에서 상기 기판과 접하여 배치된다.
상기 전력 반도체 소자는 상기 게이트 전극을 덮으면서, 상기 패시베이션층 위에 배치된 중간 유전층; 및 상기 중간 유전층을 관통하여 상기 소스 콘택 및 상기 드레인 콘택과 각각 전기적으로 연결되는 소스 패드 및 드레인 패드를 더 포함할 수 있다.
상기 패시베이션층은 상기 소스 콘택의 측벽의 상부를 노출시키면서 상기 소스 콘택의 측벽과 접하고 상기 드레인 콘택의 측벽의 상부를 노출시키면서 상기 드레인 콘택의 측벽과 접하도록 배치될 수 있다.
상기 패시베이션층의 두께는 100 Å 내지 2000 Å이고, LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 형성되고, SiNX, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극은 상기 패시베이션층을 관통하는 관통부; 및 상기 관통부로부터 수평 방향으로 연장되어 상기 패시베이션층 위에 배치되며 상기 에피층과 대향하여 배치된 날개부를 포함할 수 있다.
상기 전력 반도체 소자는, 상기 게이트 전극과 상기 에피층 사이에 배치된 게이트 절연층을 더 포함할 수 있다.
실시 예에 따른 전력 반도체 소자는 소자 분리 영역에 패시베이션층을 배치하기 때문에 누설 전류의 변동 폭이 균일함으로써 항복 전압이 증가하고 소자의 특성이 예측 가능하여 개선된 신뢰성을 갖고, 고온에서 증착된 패시베이션층에 의해 오믹 형성을 위한 열처리시에 2차원 전가 가스의 면저항 증가를 막을 수 있다.
도 1은 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 2는 도 1의 에피층의 실시 예에 의한 단면도를 나타낸다.
도 3은 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.
도 4a 내지 도 4n은 도 1에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 및 도 5b는 전력 반도체 소자가 소자 분리 영역과 활성 영역에 패시베이션층을 포함하지 않은 경우에, 누설 전류의 변동 폭을 나타내는 그래프이다.
도 6a 및 도 6b는 전력 반도체 소자가 활성 영역에만 패시베이션층을 포함하고, 소자 분리 영역에는 패시베이션층을 포함하지 않은 경우에 누설 전류의 변동 폭을 나타내는 그래프이다.
도 7a 및 도 7b는 도 1에 예시된 바와 같이 실시 예의 전력 반도체 소자가 활성 영역과 소자 분리 영역에 모두 패시베이션층을 포함하는 경우의 누설 전류의 변동 폭을 나타내는 그래프이다.
도 2는 도 1의 에피층의 실시 예에 의한 단면도를 나타낸다.
도 3은 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.
도 4a 내지 도 4n은 도 1에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 및 도 5b는 전력 반도체 소자가 소자 분리 영역과 활성 영역에 패시베이션층을 포함하지 않은 경우에, 누설 전류의 변동 폭을 나타내는 그래프이다.
도 6a 및 도 6b는 전력 반도체 소자가 활성 영역에만 패시베이션층을 포함하고, 소자 분리 영역에는 패시베이션층을 포함하지 않은 경우에 누설 전류의 변동 폭을 나타내는 그래프이다.
도 7a 및 도 7b는 도 1에 예시된 바와 같이 실시 예의 전력 반도체 소자가 활성 영역과 소자 분리 영역에 모두 패시베이션층을 포함하는 경우의 누설 전류의 변동 폭을 나타내는 그래프이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 1에 예시된 전력 반도체 소자는 기판(110), 에피(epi)층(120), 패시베이션(passivation)층(130), 중간 유전층(140), 소스(source) 패드(pad)(152), 드레인(drain) 패드(154), 소스 콘택(contact)(160), 게이트 전극(170), 드레인 콘택(180) 및 게이트 절연층(190)을 포함한다.
도 1을 참조하면, 기판(110) 위에 에피층(120)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.
또한, 기판(110)은 예를 들어, 소자 분리 영역(IA:Isolation Area)과 활성 영역(AA:Active Area)을 포함할 수 있다. 기판(110)의 활성 영역(AA)은 에피층(120)이 배치되는 영역이고, 소자 분리 영역(IA)은 인접하는 전력 반도체 소자를 서로 전기적으로 분리시키는 영역이다.
도 2는 도 1의 에피층(120)의 실시 예(120A)에 의한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 기판(110)의 활성 영역(AA) 위에 배치된 에피층(120)은 전이층(122), 버퍼(buffer)층(또는, 제1 질화물 반도체층)(124) 및 배리어(barrier)층(또는, 제2 질화물 반도체층)(126)을 포함한다.
버퍼층(124)은 기판(110) 위에 배치된다. 버퍼층(124)은 언도프된(undoped) 반도체층일 수 있다. 버퍼층(124)은 반도체 화합물로 형성될 수 있다. 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 버퍼층(124)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다.
채널층(124A)은 배리어층(126)에 인접하여 버퍼층(124)의 상부에 형성될 수 있다. 즉, 채널층(124A)은 배리어층(126)과 버퍼층(124)의 경계면 아래의 버퍼층(124) 상부에 배치된다.
또한, 기판(110)과 버퍼층(124) 사이에 전이층(122)이 더 배치될 수도 있다. 전이층(122)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않으며 전이층(122)은 생략될 수도 있다.
배리어층(126)은 버퍼층(124) 위에 배치된다. 배리어층(126)은 채널층(124A)의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 배리어층(126)은 채널층(124A)보다 밴드 폭이 큰 층으로써, 층 전체에서 균일한 분극밀도를 가질 수 있으며, 배리어층(126)과 버퍼층(124)의 상이한 밴드갭(band gap) 에너지를 갖는 이종 접합에 의하여 채널층(124A)에 2차원 전자가스(2DEG:2-Dimensional Electron Gas)가 발생되도록 할 수 있다.
예를 들어, 배리어층(126)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 배리어층(126)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
배리어층(126)의 두께는 20 ㎚ 이하일 수 있지만, 실시 예는 이러한 배리어층(126)의 두께에 국한되지 않는다.
실시 예에 의하면, 도 1에 예시된 바와 같이, 패시베이션층(130)은 활성 영역(AA)의 에피층(120) 위에 배치될 뿐만 아니라 기판(110)의 소자 분리 영역(IA) 위에 배치된다. 특히, 패시베이션층(130)은 소자 분리 영역(IA)에서 기판(110)과 접하여 배치된다.
패시베이션층(130)은 일종의 식각 방지층으로서 게이트 전극(170)과 소스 콘택(160) 및 드레인 콘택(180)을 금속 에칭법에 의해 형성하는 과정에서 에피층(120)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다. 만일, 패시베이션층(130)의 두께(t)가 100 Å 보다 작다면 식각으로부터 에피층(120)을 보호하기에 충분하지 않을 수 있고, 패시베이션층(130)의 두께(t)가 2000 Å보다 크면 후술되는 바와 같이 필드 플레이트의 역할을 제대로 수행할 수 없을 수도 있다. 따라서, 패시베이션층(130)의 두께(t)는 100 Å ~ 2000 Å일 수 있다.
전술한 패시베이션층(130)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다. 실시 예에 의하면 후술되는 바와 같이, 패시베이션층(130)은 다양한 방법으로 형성될 수 있다. 500 ℃보다 적은 저온에서 플라즈마 화학 증착법(PECVD:Plasma Enhanced Chemical Vapor Deposition)에 의해 패시베이션층(130)을 형성하는 경우와 비교할 때, 700 ℃ 보다 큰 고온에서 저압(LP:Low Pressure) CVD에 의해 패시베이션층(130)을 형성하는 경우에 상대적으로 스텝 커버리지(step coverage)가 우수하고 균일도가 향상되며 플라즈마 데미지(damage)가 없어질 수 있다.
또한, 소자 분리 영역(IA)에 패시베이션층(130)을 형성하지 않는 경우와 비교할 때, 실시 예에 의하면 소자 분리 영역(IA)에 패시베이션층(130)을 형성하기 때문에, 누설 전류의 변동 폭이 줄어들 수 있어, 전력 반도체 소자의 특성이 예측 가능하여 신뢰성이 개선될 수 있다. 이에 대해서는 도 5a 내지 도 7b를 이용하여 보다 상세히 후술된다.
한편, 게이트 전극(170)은 패시베이션층(130)을 관통하여 에피층(120) 위에 배치된다. 게이트 전극(170)은 날개부(172, 176) 및 관통부(174)를 포함한다. 관통부(174)는 패시베이션층(130)을 관통하고, 날개부(172, 174)는 관통부(174)로부터 수평 방향으로 연장되어 패시베이션층(130) 위에 배치되며 에피층(120)과 대향하도록 배치된다.
게이트 전극(170)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(170)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(170)은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
게이트 절연층(190)은 도 1에 예시된 바와 같이 게이트 전극(170)과 에피층(120) 사이 및 게이트 전극(170)과 패시베이션층(130) 사이에 배치된다. 게다가, 도 1에 예시된 바와 같이, 게이트 절연층(190)은 소자 분리 영역(IA)과 활성 영역(AA)에서 중간 유전층(140)과 패시베이션층(130) 사이에 배치될 수도 있지만, 실시 예는 이에 국한되지 않는다. 즉, 소자 분리 영역(IA)에서 중간 유전층(140)과 패시베이션층(130) 사이에 배치된 게이트 절연층(190)은 생략될 수 있다. 또한, 활성 영역(AA)에서 게이트 전극(170)의 주변의 중간 유전층(140)과 패시베이션층(130) 사이에 배치된 게이트 절연층(190) 역시 생략될 수도 있다.
게이트 절연층(170)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 예를 들면 100 Å 내지 300 Å의 두께를 가질 수 있으나, 실시 예는 이에 국한되지 않는다.
소스 콘택 및 드레인 콘택(160, 180)은 패시베이션층(130)과 게이트 절연층(190)을 관통하여 에피층(120)과 접촉하며, 게이트 전극(170)을 사이에 두고 서로 이격되어 배치된다. 즉, 소스 콘택 및 드레인 콘택(160, 180)은 게이트 전극(170)으로부터 이격되어 배치된다. 소스 및 드레인 콘택(160, 180) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(160, 180)은 게이트 전극(170)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(160, 180)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(160, 180) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
도 3은 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.
실시 예에 의하면, 도 3에 예시된 바와 같이, 패시베이션층(130)은 소스 콘택(160)의 측벽의 상부(161)를 노출시키면서 소스 콘택(160)과 접하도록 배치되고, 비록 도시되지는 않았지만, 이와 동일한 모습으로 패시베이션층(130)은 드레인 콘택(180)의 측벽의 상부를 노출시키면서 드레인 콘택(180)의 측벽과 접하도록 배치된다. 즉, 실시 예에 의하면, 패시베이션층(130)은 소스 콘택(160)과 드레인 콘택(180)의 측벽 전체를 감싸지 않는다.
일반적으로 GaN 기반 전력 반도체 소자의 누설 전류를 억제하기 위한 방법으로서, 플로팅 게이트(floating gate), 필드-모듈레이팅 플레이트(field-modulating plate), 오버랩 게이트(overlapping gate structure), 소스 확장 필드 플레이트(source extended field palte), 다중 필드 플레이트(multiple field plates) 등의 다양한 전계 집중 완화 구조가 개발되고 있다. 예를 들어, 게이트 전극(170)의 모서리의 전계 집중을 완화시키기 위해 필드 플레이트(미도시)가 배치된다.
그러나, 실시 예에 의한 전력 반도체 소자의 경우, 게이트 전극(170)의 날개부(172, 176)가 필드 플레이트의 역할을 수행하므로 별도의 필드 플레이트를 형성할 필요가 없다. 이와 같이, 게이트 전극(170)의 날개부(172, 176)가 필드 플레이트의 역할을 함으로써, 전계의 집중이 완화되어 전력 반도체 소자의 항복 전압이 향상될 수 있다. 즉, 관통부(174)의 모서리에 집중되는 전계가 날개부(172, 176)에 의해 분산될 수 있다.
한편, 중간 유전층(140)은 게이트 전극(170)을 덮으면서 패시베이션층(130) 위에 배치된다. 이러한 중간 유전층(140)은 패시베이션층(130)과 동일한 물질을 포함할 수 있으나 이에 국한되지 않는다. 중간 유전층(140)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다.
소스 패드 및 드레인 패드(152, 154)는 중간 유전층(140)을 관통하여 소스 콘택(160) 및 드레인 콘택(180)과 각각 전기적으로 연결된다. 소스 및 드레인 패드(152, 154)는 금(Au), 알루미늄(Al) 또는 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 소스 및 드레인 패드(152, 154)의 재질에 국한되지 않는다.
이하, 전술한 도 1에 예시된 전력 반도체 소자의 제조 방법을 첨부된 도 4a 내지 도 4n을 참조하여 다음과 같이 설명한다. 그러나, 이하에서 설명되는 제조 방법은 일 례에 불과하며 도 1에 예시된 전력 반도체 소자는 다른 방법에 의해서도 제조될 수 있음은 물론이다.
도 4a 내지 도 4n은 도 1에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 기판(110) 위에 에피층(120A)을 형성한다. 기판(110)은 실리콘, 실리콘 카바이드, GaN 또는 사파이어 등을 이용하여 형성될 수 있다. 도 2에 예시된 바와 같이, 기판(110) 위에 전이층(122), 버퍼층(124) 및 배리어층(126)을 순차적으로 적층하여 에피층(120A)을 형성할 수 있다.
전이층(122)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 이용하여 형성될 수 있다. 버퍼층(124)은 언도프된(undoped) 반도체층일 수 있다.
버퍼층(124)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 버퍼층(124)을 형성할 수 있다. 버퍼층(124)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다.
배리어층(126)은 3족-5족 또는 2족-6족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하거나, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 배리어층(126)을 형성할 수 있다.
다음, 도 4b를 참조하면, 에피층(120A) 위에 소자 분리 영역(IA)을 노출시키고 활성 영역(AA)을 덮는 포토 레지스트 패턴(210)을 형성한다.
다음, 도 4c를 참조하면, 포토 레지스트 패턴(210)을 식각 마스크로 이용하여 에피층(120A)을 식각하여, 기판(110)의 소자 분리 영역(IA)을 노출시킨다. 예를 들어, 에피층(120A)의 식각은 건식 식각을 이용할 수 있다.
다음, 도 4d를 참조하면, 식각 마스크로 이용된 포토 레지스트 패턴(210A)을 애슁(ashing) 및/또는 스트립(strip)에 의해 제거한 이후, 노출된 소자 분리 영역(IA)의 기판(110) 위와 에피층(120) 위에 패시베이션층(130A)을 형성한다. 패시베이션층(130A)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), PECVD, LPCVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
특히, 패시베이션층(130)을 500 ℃보다 적은 저온에서 PECVD에 의해 형성하는 경우와 비교할 때, 700 ℃ 보다 큰 고온에서 LPCVD에 의해 형성할 경우 상대적으로 스텝 커버리지가 우수해지고 균일도 또한 향상되며 플라즈마 데미지가 없어질 수 있다. 또한, 고온에서 증착된 SiN으로 이루어진 패시베이션층(130)은 오믹 형성을 위한 열처리시에 2DEG의 면저항(sheet resistasnce) 증가를 막는 역할을 한다.
다음, 도 4e를 참조하면, 게이트 절연층(190)이 매립되고 게이트 전극(170)의 관통부(174)가 형성될 부분(OA:Open Area)을 노출시키는 포토 레지스트 패턴(220)을 패시베이션층(130A) 위에 형성한다.
다음, 도 4f를 참조하면, 포토 레지스트 패턴(220)을 식각 마스크로 이용하여, 부분(OA)에 노출된 패시베이션층(130A)을 식각하여 에피층(120)이 드러나도록 한다. 이후, 식각 마스크로 이용된 포토 레지스트 패턴(220)을 애싱 및/또는 스트립에 의해 제거한다.
다음, 도 4g를 참조하면, 에피층(120)의 노출된 부분(OA)을 포함하여 패시베이션층(130B)의 위에 게이트 절연층(190A)을 형성한다. 게이트 절연층(190A)은 알루미늄 산화층, 실리콘 산화층 또는 실리콘 질화층 등에 의해 예를 들면 15 ㎚의 두께로 형성될 수 있지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 원자층 증착법(Atomic Layer Deposition)에 의해 알루미늄 산화막(Al2O3)으로 게이트 절연층(190A)을 형성할 수 있다.
다음, 도 4h를 참조하면, 소스 콘택 및 드레인 콘택(160, 180)이 형성될 부분을 노출시키고 다른 부분은 덮는 포토 레지스트 패턴(230)을 게이트 절연층(190A) 위에 형성한다.
다음, 도 4i를 참조하면, 포토 레지스트 패턴(230)을 식각 마스크로 이용하여 패시베이션층(130B)을 식각하여 소스 콘택(160) 및 드레인 콘택(180)이 접촉할 에피층(120)의 부분을 노출시킨 후, 포토 레지스트 패턴(230)을 제거한다.
다음, 도 4j를 참조하면, 에피층(120)을 노출시키는 게이트 절연층(190)의 상부에 금속층(240)을 형성한다. 금속층(240)은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 형성될 수 있다. 금속 스퍼터에 의해 금속층(240)을 게이트 절연층(190)의 상부에 형성할 경우, 전자 빔 증착법에 의할 경우보다 금속층(240)이 더 잘 매립될 수 있다. 금속층(240)이 매립된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있다.
계속해서, 도 4j를 참조하면, 소스 콘택(160), 게이트 전극(170) 및 드레인 콘택(180)이 형성될 부분만을 덮고 다른 부분은 노출시키는 포토 레지스트 패턴(250)을 금속층(240) 위에 형성한다.
다음, 도 4k를 참조하면, 포토 레지스트 패턴(250)을 식각 마스크로 이용하여 금속층(240)을 에치 백(etch back)하여 식각한다. 이때, 게이트 절연층(190)도 함께 식각될 수도 있고 잔류할 수도 있다. 또한, 포토 레지스트 패턴(250)을 식각 마스크로 이용하여 금속층(250)을 식각하는 동안 게이트 절연층(190)이 식각된 후 에피층(120) 대신에 패시베이션층(130)이 식각되므로, 에피층(120)이 금속층(240)의 식각으로부터 보호될 수 있다. 이와 같이, 패시베이션층(130)은 금속층(240)의 식각으로부터 에피층(120)을 보호하는 역할을 한다.
만일, 패시베이션층(130)의 두께(t)가 100 Å보다 작다면, 금속층(240)이 식각되는 동안 에피층(120)이 식각될 수도 있고, 두께(t)가 2000 Å보다 크면 게이트 전극(170)의 모서리에 유기되는 전계를 날개부(172, 176)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 패시베이션층(130)의 두께(t)는 100 Å 내지 2000 Å 일 수 있다.
다음, 도 4l을 참조하면, 포토 레지스트 패턴(250)을 제거하여 게이트 전극(170)의 관통부(174)와 날개부(172, 176)와 소스 콘택(160)과 드레인 콘택(180)을 노출시킨다.
계속해서, 도 4l을 참조하면, 소스 및 드레인 콘택(160, 180)과 게이트 전극(170)을 포함하여 게이트 절연층(190)의 상부에 중간 유전층(140A)을 형성한다. 패시베이션층(130)과 동일한 물질로 중간 유전층(140A)을 형성할 수 있지만, 실시 예는 이에 국한되지 않는다. 이후, 소스 및 드레인 콘택(160, 180)과 소스 및 드레인 패드(152, 154) 각각이 접촉될 영역의 상부를 노출시키는 포토 레지스트 패턴(260)을 중간 유전층(140A) 위에 형성한다.
다음, 도 4m을 참조하면, 포토 레지스트 패턴(260)을 식각 마스크로 이용하여 중간 유전층(140A)을 식각하여 소스 및 드레인 콘택(160, 180)의 상부면을 노출시키는 중간 유전층(140)을 형성한다. 이후, 포토 레지스트 패턴(260)을 제거한다.
다음, 도 4n을 참조하면, 소스 및 드레인 패드층(150A)을 중간 유전층(140)의 상부 및 노출된 소스 및 드레인 콘택(160, 180) 위에 형성한다. 이후, 소스 및 드레인 패드층(150)에서 소스 및 드레인 패드(152, 154)가 배치될 영역을 덮는 포토 레지스트 패턴(270)을 소스 및 드레인 패드층(150A)의 상부에 형성한다. 이후, 포토 레지스트 패턴(270)을 식각 마스크로 이용하여 소스 및 드레인 패드층(150A)을 식각하여, 소스 및 드레인 패드(152, 154)를 완성한다. 이후, 포토 레지스트 패턴(270)을 제거하면, 도 1에 도시된 전력 반도체 소자가 완성된다.
전술한 실시 예에서 식각 공정을 위해 포토 리소그라피(photolithography)법을 예로 하여 설명하였으나, 실시 예는 이에 국한되지 않으며 e-bem 리소그라피법 또는 nano-imprinted 리소그라피법에 의해서도 식각 공정을 수행할 수 있음은 물론이다.
이하, 전력 반도체 소자가 패시베이션층(130)을 소자 분리 영역(IA)에 포함하는 경우와 그렇지 않은 경우의 누설 전류의 변동 폭에 대해 다음과 같이 살펴본다.
도 5a 및 도 5b는 전력 반도체 소자가 소자 분리 영역(IA)과 활성 영역(AA)에 패시베이션층(130)을 포함하지 않은 경우에, 누설 전류의 변동 폭을 나타내는 그래프이다.
도 5a에서 횡축은 게이트 전압(Gate voltage)(Vg)을 나타내고, 종축은 전류(current)를 나타낸다. 도 5a에서, 참조부호 '300'은 드레인 전류(Drain current)를 나타내고, 참조부호 '302'는 게이트 누설 전류(Gate leakage)를 나타낸다.
도 5b에서 횡축은 드레인 전압(Drain voltage)(Vd)을 나타내고, 종축은 누설 전류(Leakage current)를 나타낸다. 도 5b에서, 참조부호 '304'은 드레인 누설 전류(Drain leakage)를 나타내고, 참조부호 '306'은 게이트 누설 전류를 나타낸다.
도 6a 및 도 6b는 전력 반도체 소자가 활성 영역(AA)에만 패시베이션층(130)을 포함하고, 소자 분리 영역(IA)에는 패시베이션층(130)을 포함하지 않은 경우에 누설 전류의 변동 폭을 나타내는 그래프이다.
도 6a에서 횡축은 게이트 전압(Vg)을 나타내고, 종축은 전류를 나타낸다. 도 6a에서, 참조부호 '310'은 드레인 전류를 나타내고, 참조부호 '312'는 게이트 누설 전류를 나타낸다.
도 6b에서 횡축은 드레인 전압(Vd)을 나타내고, 종축은 누설 전류를 나타낸다. 도 6b에서, 참조부호 '314'은 드레인 누설 전류를 나타내고, 참조부호 '316'은 게이트 누설 전류를 나타낸다.
도 7a 및 도 7b는 도 1에 예시된 바와 같이 실시 예의 전력 반도체 소자가 활성 영역(AA)과 소자 분리 영역(IA)에 모두 패시베이션층(130)을 포함하는 경우의 누설 전류의 변동 폭을 나타내는 그래프이다.
도 7a에서 횡축은 게이트 전압(Vg)을 나타내고, 종축은 전류를 나타낸다. 도 7a에서, 참조부호 '320'은 드레인 전류를 나타내고, 참조부호 '322'는 게이트 누설 전류를 나타낸다.
도 7b에서 횡축은 드레인 전압(Vd)을 나타내고, 종축은 누설 전류를 나타낸다. 도 7b에서, 참조부호 '324'은 드레인 누설 전류를 나타내고, 참조부호 '326'은 게이트 누설 전류를 나타낸다.
도 5a 내지 도 6b의 경우 누설 전류의 변동 폭이 균일하지 않고 큼을 알 수 있다. 반면에, 도 7a 및 도 7b의 경우 누설 전류의 변동 폭이 균일함을 알 수 있다. 이와 같이, 누설 전류의 변동 폭이 균일할 경우 항복 전압이 증가하여 소자의 특성이 예측 가능하여 신뢰성이 향상된다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 에피층
122: 전이층 124: 버퍼층(또는, 제1 질화물 반도체층)
126: 배리어층(또는, 제2 질화물 반도체층)
130: 패시베이션층 140: 중간 유전층
152: 소스 패드 154: 드레인 패드
160: 소스 콘택 170: 게이트 전극
172, 176: 날개부 174: 관통부
180: 드레인 콘택 190: 게이트 절연층
122: 전이층 124: 버퍼층(또는, 제1 질화물 반도체층)
126: 배리어층(또는, 제2 질화물 반도체층)
130: 패시베이션층 140: 중간 유전층
152: 소스 패드 154: 드레인 패드
160: 소스 콘택 170: 게이트 전극
172, 176: 날개부 174: 관통부
180: 드레인 콘택 190: 게이트 절연층
Claims (9)
- 소자 분리 영역과 활성 영역을 포함하는 기판;
상기 기판의 상기 활성 영역 위에 배치된 에피층;
상기 기판의 상기 소자 분리 영역과 상기 에피층 위에 배치된 패시베이션층;
상기 패시베이션층을 관통하여 상기 에피층 위에 배치된 게이트 전극; 및
상기 패시베이션층을 관통하여 상기 에피층과 접하며, 상기 게이트 전극으로부터 이격되어 배치된 소스 콘택 및 드레인 콘택을 포함하는 전력 반도체 소자. - 제1 항에 있어서, 상기 패시베이션층은 상기 소자 분리 영역에서 상기 기판과 접하여 배치된 전력 반도체 소자.
- 제1 항에 있어서, 상기 전력 반도체 소자는
상기 게이트 전극을 덮으면서, 상기 패시베이션층 위에 배치된 중간 유전층; 및
상기 중간 유전층을 관통하여 상기 소스 콘택 및 상기 드레인 콘택과 각각 전기적으로 연결되는 소스 패드 및 드레인 패드를 더 포함하는 전력 반도체 소자. - 제1 항에 있어서, 상기 패시베이션층은 상기 소스 콘택의 측벽의 상부를 노출시키면서 상기 소스 콘택의 측벽과 접하고 상기 드레인 콘택의 측벽의 상부를 노출시키면서 상기 드레인 콘택의 측벽과 접하도록 배치된 전력 반도체 소자.
- 제1 항에 있어서, 상기 패시베이션층의 두께는 100 Å 내지 2000 Å인 전력 반도체 소자.
- 제1 항에 있어서, 상기 패시베이션층은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 형성된 전력 반도체 소자.
- 제1 항에 있어서, 상기 패시베이션층은 SiNX, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함하는 전력 반도체 소자.
- 제1 항에 있어서, 상기 게이트 전극은
상기 패시베이션층을 관통하는 관통부; 및
상기 관통부로부터 수평 방향으로 연장되어 상기 패시베이션층 위에 배치되며 상기 에피층과 대향하여 배치된 날개부를 포함하는 전력 반도체 소자. - 제1 항에 있어서, 상기 전력 반도체 소자는
상기 게이트 전극과 상기 에피층 사이에 배치된 게이트 절연층을 더 포함하는 전력 반도체 소자.
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