JPH0897234A - 半導体装置の電極,及びその製造方法 - Google Patents

半導体装置の電極,及びその製造方法

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JPH0897234A
JPH0897234A JP22773594A JP22773594A JPH0897234A JP H0897234 A JPH0897234 A JP H0897234A JP 22773594 A JP22773594 A JP 22773594A JP 22773594 A JP22773594 A JP 22773594A JP H0897234 A JPH0897234 A JP H0897234A
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electrode
semiconductor device
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Minoru Noda
実 野田
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Abstract

(57)【要約】 【目的】 ゲート電極上層であるAu層からゲート電極
の側面を介してGaAs層に達するAuの拡散を抑制す
ることにより、GaAsFETの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
る。 【構成】 ゲート電極4におけるAu層3は、その底面
のみでなく、その側面もPt層2で覆われているため、
Auのゲート電極4の側面を介してのn型GaAs層6
への拡散は、このPt層2によって阻止される。 【効果】 Auとn型GaAs層との反応によるn型G
aAs層の侵食及びゲート電極とn型GaAs層のショ
ットキー接合の劣化を防止することができ、このゲート
電極が設けられたFETの信頼性を向上させることがで
きる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は半導体装置の電極及び
その製造方法、特に電界効果トランジスタのゲート電極
及びその製造方法に関するものである。
【0002】
【従来の技術】GaAs電界効果トランジスタ(以後、
GaAsFETと略記する)の金属ゲート電極として、
Ti/Pt/AuまたはTi/Mo/Auからなる電極
が良く用いられる。図15に、このような従来のGaA
sFETのゲート電極の断面図を示す。図において、4
はゲート電極、6はFETの動作層であるn型GaAs
層、7はGaAs基板、51はTi層、52はPt層あ
るいはMo層、53はAu層である。
【0003】次に動作について説明する。ゲート電極4
の最下層であるTi層51は、n型GaAs層と接触し
て良好なショットキー接合を形成する。GaAsFET
の高周波特性を向上させるためには、ゲート電極の低抵
抗化が必要である。このため、通常低抵抗であるAuが
ゲートの上層金属として良く用いられる。AuはTi層
の上に形成される。
【0004】しかし、Auは拡散し易く、Ti/Auの
みでゲートが構成されている場合、AuはTi層を通っ
てGaAs層まで拡散してしまう。AuはGaAsと接
触すると反応し、特にゲート直下のチャネル層(n型G
aAs層)において、この反応が起こった部分はチャネ
ル層としての機能を失う。すなわち、チャネル層がAu
によって侵食されてしまう(いわゆるgate sinking) 。
また、この反応によって、ゲート電極とGaAs層との
ショットキー接合が劣化し、障壁ポテンシャルの低下、
リーク電流の増大等の現象が発生する。
【0005】このようなAuの拡散を防止するため、通
常金属ゲート電極においては、膜質の緻密なPt,Mo
等のバリアメタルからなる層を上記のTi層とAu層の
間に挿入した図15に示したような構造が用いられてい
る。
【0006】
【発明が解決しようとする課題】従来の図15に示した
ゲート電極の構造は、Ti層とAu層の間にAuの拡散
を阻止するPt層あるいはMo層が存在するために、常
温で短時間のFET動作においては上記のAuとGaA
sの反応による不良は問題とならなかった。しかしなが
ら、信頼性試験における長時間の各種ストレス印加の環
境下においては、ゲート電極最上層のAu層の側面から
Auがゲート電極の側面を伝わってGaAs層に達する
現象が存在し、上記のAuとGaAsの反応が発生する
という問題があった。
【0007】この発明は上記の問題点に鑑みなされたも
のであり、ゲート電極上層であるAu層からゲート電極
の側面を介してGaAs層に達するAuの拡散を抑制す
ることにより、GaAsFETの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
ることを目的とするものである。
【0008】
【課題を解決するための手段】この発明(請求項1)に
係わる半導体装置の電極は、半導体層表面上に導電性材
料からなる複数の層を積み重ねてなる積層体と、該積層
体の側面に形成された、上記半導体層に接している最下
層以外の上記積層体を構成するある層の上記半導体層の
半導体と反応する導電性材料が上記積層体の側面を介し
て上記半導体層に拡散することを阻止できる導電性材料
からなる側面バリア層とを備えたものである。
【0009】この発明(請求項2)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項1)におい
て、上記積層体は、上記最下層以外の層にAuからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Auからなる層から上記半導体層へのAuの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Auからなる層の側面を
含む領域に形成されているものである。
【0010】この発明(請求項3)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記積層体を構成する層であり、上記Auからなる
層から上記半導体層へのAuの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のAuを含む層より下、かつ上記最下層より上に位
置するものである。
【0011】この発明(請求項4)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3)におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものである。
【0012】この発明(請求項5)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項4)におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものである。
【0013】この発明(請求項6)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2ないし5
のいずれか)において、上記最下層は、Ti,WSix
またはWSix Nからなるものである。
【0014】この発明(請求項7)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2または
3)において、上記側面バリア層は、Pt,Mo,Ti
N,W,WSix またはWSix Nからなるものであ
る。
【0015】この発明(請求項8)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3ないし5
のいずれか)において、上記中間バリア層は、Pt,M
o,TiN,W,WSix またはWSix Nからなるも
のである。
【0016】この発明(請求項9)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記最下層は、上記Auからなる層から上記半導体
層へのAuの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものである。
【0017】この発明(請求項10)に係わる半導体装
置の電極は、上記の半導体装置の電極(請求項9)にお
いて、上記最下層及び上記側面バリア層は、WSix ま
たはWSix Nからなるものである。
【0018】この発明(請求項11)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第2の
工程と、上記側面被覆層及び上記最下層の表面にAuの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第3の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも1つはAuからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第4の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第5の工程
とを含むものである。
【0019】この発明(請求項12)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第2の工程と、上記溝の
側面及び上記最下層表面にAuの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第3の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第4の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第5の工程とを含むものである。
【0020】この発明(請求項13)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、スパッタ法を用
いて行われるものである。
【0021】この発明(請求項14)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11)において、上記第2工程及び上記第
3工程における膜の被着は、斜め蒸着法を用いて行われ
るものである。
【0022】この発明(請求項15)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項12)において、上記第3工程における膜
の被着は、斜め蒸着法を用いて行われるものである。
【0023】この発明(請求項16)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、化学気相成長法
を用いて行われるものである。
【0024】この発明(請求項17)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第1の膜及びAuの拡散を阻止できる導電
性材料からなる第2の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第1の膜からなる積層体の最下
層及び側面被覆層、及び上記第2の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも1つはAuからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものである。
【0025】この発明(請求項18)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてA
uの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものである。
【0026】この発明(請求項19)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
る。
【0027】この発明(請求項20)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものである。
【0028】この発明(請求項21)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にAuの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも1つはAuか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングにより除去することにより、リセスを形成すると
同時に、リセス内に設けられた、上記最下層と上記上層
部が積み重なってなる積層体と、該積層体の側面に形成
された上記側面バリア層とを備えた電極を形成する工程
とを含むものである。
【0029】この発明(請求項22)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11,12または21のいずれか)におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものである。
【0030】この発明(請求項23)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項22)において、上記エッチングストッパ
層は、AlGaAsからなるものである。
【0031】
【作用】この発明(請求項1)に係わる半導体装置の電
極は、半導体層表面上に導電性材料からなる複数の層を
積み重ねてなる積層体と、該積層体の側面の所定の領域
に形成された、上記半導体層に接している最下層以外の
上記積層体を構成する特定の層の導電性材料が上記積層
体の側面を介して上記半導体層に拡散することを阻止で
きる導電性材料からなる側面バリア層とを備えたもので
あるから、上記の半導体層と反応する導電性材料が上記
積層体の側面を介して半導体層に拡散することを阻止で
き、上記の反応による半導体層の侵食及び電極と半導体
層の接合の劣化を防止することができる。これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
【0032】この発明(請求項2)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項1)におい
て、上記積層体は、上記最下層以外の層にAuからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Auからなる層から上記半導体層へのAuの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Auからなる層の側面を
含む領域に形成されているものであるから、前述のよう
に、AuはGaAs層等の半導体層と反応し、これを侵
食し、さらに電極と半導体層の接合を劣化させるが、A
uが上記積層体の側面を介して半導体層に拡散すること
を上記側面バリア層により阻止できる。従って、Auと
半導体層との反応による半導体層の侵食及び電極と半導
体層の接合の劣化を防止することができ、これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
【0033】この発明(請求項3)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記積層体を構成する層であり、上記Auからなる
層から上記半導体層へのAuの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のAuを含む層より下、かつ上記最下層より上に位
置するものであるから、Auが上記最下層を通って半導
体層に拡散することを中間バリア層によって阻止できる
と共に、上記側面バリア層によって上記積層体の側面を
介してのAuの半導体層への拡散も阻止できる。従っ
て、Auと半導体層との反応による半導体層の侵食及び
電極と半導体層の接合の劣化を防止することができ、こ
れにより、この電極が設けられた半導体装置の信頼性を
向上させることができる。
【0034】この発明(請求項4)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3)におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、上記中間バリア層より上
に位置するAu層を含む単一または複数の層からなる積
層体上層部は、その底面から側面まで連続したAuの拡
散を阻止するバリア層によって覆われており、上記最下
層及び上記積層体の側面を介してのAuの半導体層への
拡散を阻止できる。従って、Auと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【0035】この発明(請求項5)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項4)におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Auの上記積層体側面を介しての半
導体層への拡散を阻止でき、Auと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができる。これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【0036】この発明(請求項6)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2ないし5
のいずれか)において、上記最下層は、Ti,WSix
またはWSix Nからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、上記中間バリア層及び
上記側面バリア層により、Auの半導体層への拡散も阻
止できる。従って、Auと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができ、これにより、この電極が設けられた半導体
装置の信頼性を向上させることができる。
【0037】この発明(請求項7)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2または
3)において、上記側面バリア層は、Pt,Mo,Ti
N,W,WSix またはWSix Nからなるものである
から、上記積層体の側面を介してのAuの半導体層への
拡散を有効に阻止できる。従って、Auと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【0038】この発明(請求項8)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3ないし5
のいずれか)において、上記中間バリア層は、Pt,M
o,TiN,W,WSix またはWSix Nからなるも
のであるから、上記中間バリア層及び上記側面バリア層
により、Auの半導体層への拡散を有効に阻止できる。
従って、Auと半導体層との反応による半導体層の侵食
及び電極と半導体層の接合の劣化を防止することがで
き、これにより、この電極が設けられた半導体装置の信
頼性を向上させることができる。
【0039】この発明(請求項9)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記最下層は、上記Auからなる層から上記半導体
層へのAuの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するAu層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までA
uの拡散を阻止する連続した層によって覆われており、
上記最下層及び上記積層体の側面を介してのAuの半導
体層への拡散を阻止できる。従って、Auと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
【0040】この発明(請求項10)に係わる半導体装
置の電極は、上記の半導体装置の電極(請求項9)にお
いて、上記最下層及び上記側面バリア層は、WSix ま
たはWSix Nからなるものであるから、上記最下層よ
り上に位置するAu層を含む単一または複数の層からな
る積層体上層部は、その底面から側面までAuの拡散を
阻止する連続したWSix 層またはWSix N層によっ
て覆われており、上記最下層及び上記積層体の側面を介
してのAuの半導体層への拡散を有効に阻止できる。従
って、Auと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
【0041】この発明(請求項11)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第2の
工程と、上記側面被覆層及び上記最下層の表面にAuの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第3の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも1つはAuからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第4の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第5の工程
とを含むものであるから、簡易な工程により、Au層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、上記最下層
及び上記積層体の側面を介してのAuの半導体層への拡
散を阻止できる。従って、Auと半導体層との反応によ
る半導体層の侵食及び電極と半導体層の接合の劣化を防
止することができる。これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【0042】この発明(請求項12)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第2の工程と、上記溝の
側面及び上記最下層表面にAuの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第3の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第4の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第5の工程とを含むものであるから、上記積層体の最
下層は上記溝の底面のみに形成され、溝の側面に形成す
る必要が無いため、上記製造方法(請求項11)より簡
易で安定した工程により、上記Au層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのAu
の半導体層への拡散を阻止できる。従って、Auと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
【0043】この発明(請求項13)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
【0044】この発明(請求項14)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11)において、上記第2工程及び上記第
3工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
【0045】この発明(請求項15)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項12)において、上記第3工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
【0046】この発明(請求項16)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
【0047】この発明(請求項17)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第1の膜及びAuの拡散を阻止できる導電
性材料からなる第2の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第1の膜からなる積層体の最下
層及び側面被覆層、及び上記第2の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも1つはAuからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記リセス形成のための半
導体層のエッチング及び電極を構成するすべての層の形
成に用いるマスクは同一のレジストマスクであり、上記
製造方法(請求項11)より簡易な工程によって、Au
層を含む上記上層部の底面及び側面を上記中間バリア層
及び上記側面バリア層が覆い、さらにその外側を上記最
下層及び上記側面被覆層が完全に覆っている構造の電極
を形成することができる。この電極構造により、上記最
下層及び上記積層体の側面を介してのAuの半導体層へ
の拡散を阻止できる。従って、Auと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【0048】この発明(請求項18)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてA
uの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記リセス形成のための半導体層のエッチング及び電極を
構成するすべての層の形成に用いるマスクは同一のレジ
ストマスクであり、上記製造方法(請求項12)より簡
易な工程によって、上記Au層を含む積層体の上層部の
底面及び側面を上記中間バリア層及び上記側面バリア層
で覆う構造の電極を形成できる。この電極構造により、
上記最下層及び上記積層体の側面を介してのAuの半導
体層への拡散を阻止できる。従って、Auと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
【0049】この発明(請求項19)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、積層体の形成は、最下層、中間バリア層、上層
部を順次積層する従来の電極の形成方法をそのまま用い
ることができる。また、上記製造方法(請求項11,1
2)のように、電極を構成する全層を形成した後に、そ
の両脇の半導体層をエッチングする必要が無い。リセス
が必要な場合は、上記積層体を形成する前に半導体層の
エッチングを行えば良い。すなわち、上記製造方法(請
求項11,12)より、簡易で安定した工程によって、
上記Au層を含む積層体の上層部の上面、底面及び側面
を上記中間バリア層及び上記側面バリア層(上記バリア
膜)で覆う構造の電極を形成できる。この電極構造によ
り、上記最下層及び上記積層体の側面を介してのAuの
半導体層への拡散を阻止できる。従って、Auと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
【0050】この発明(請求項20)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記バリア膜のエッチングにおいてはマスクを必要とせ
ず、これにマスクを用いる上記製造方法(請求項19)
より簡易な工程によって、上記Au層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのAu
の半導体層への拡散を阻止できる。従って、Auと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
【0051】この発明(請求項21)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にAuの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも1つはAuか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記最下層がAuの拡散を
阻止する中間バリア層の機能を有しており、上記製造方
法(請求項11,12)における中間バリア層の形成工
程を必要としない。従って、上記製造方法(請求項1
1,12)より簡易な工程によって、上記Au層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、上記最下層及び上記積層体の側面を介
してのAuの半導体層への拡散を阻止できる。従って、
Auと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【0052】この発明(請求項22)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11,12または21のいずれか)におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
【0053】この発明(請求項23)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項22)において、上記エッチングストッパ
層は、AlGaAsからなるものであるから、上記半導
体層のエッチングをこのAlGaAs層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
【0054】
【実施例】
実施例1.この発明の第1の実施例について説明する。
図1は、本実施例のGaAsFETのゲート電極を示す
断面図である。図において、1はゲートの最下層である
Ti層、2はゲートの中間バリア層であるPt層、3は
ゲートの最上層であるAu層、4はTi/Pt/Auか
らなるゲート電極、5はゲートリセス、6はFETの動
作層であるn型GaAs層、7はGaAs基板である。
【0055】図1に示したゲート構造では、Au層3は
その底面のみでなく、その側面もPt層2で覆われてお
り、さらにこのPt層2はTi層1に覆われている。従
って、Auのゲート電極側面を介してのGaAs層への
拡散は、このPt層2によって阻止され、Auと上記n
型GaAs層との反応によるn型GaAs層の侵食及び
ゲート電極とn型GaAs層のショットキー接合の劣化
を防止することができ、これにより、このゲート電極が
設けられたFETの信頼性を向上させることができる。
【0056】本実施例のゲート電極の製造方法を図2に
よって説明する。まず、図2(a) に示すように、n型G
aAs層6上に耐熱レジスト8を形成し、これをマスク
としてn型GaAs層中のゲート電極となる部分にドラ
イエッチングにより溝9を形成した後、スパッタ法また
は化学気相成長(CVD)法を用いて、全面にTi膜1
を被着させる。続けて、図2(b) に示すように、スパッ
タ法またはCVD法を用いて、全面にPt膜2を被着さ
せる。この際、溝9内においては、底面だけではなく、
側面にもTi膜1、Pt膜2が被着される。次に、耐熱
レジスト8と共に、この耐熱レジスト表面に被着してい
るTi膜1、Pt膜2を除去し、上記溝内にのみTi層
1、Pt層2を残した後、図2(c) に示すように、全面
にAu膜3をスパッタ法またはCVD法を用いて被着さ
せる。さらに、イオンミリングを用いて、Auのエッチ
ングを行い、GaAs層表面が露出した時点でエッチン
グを停止することにより、図2(d) に示すように、上記
溝9内、すなわち上記Pt層2上にAu層3を埋め込
む。次に、図2(e) に示すように、GaAs層上にレジ
スト10を形成した後、これをマスクとしてゲート電極
脇のGaAs層をエッチング除去し、ゲートリセス5を
形成する。レジスト10を除去することにより、図1に
示した構造のゲート電極が完成する。
【0057】本実施例の製造方法を用いることにより、
簡易な工程で、図1に示したAu層の底面、側面をPt
層及びTi層が覆うようなゲート電極構造を作成するこ
とができる。
【0058】上記の製造方法においては、Ti層、Pt
層の形成にスパッタ法またはCVD法を用いているが、
これに斜め蒸着法を用いても良い。また、Au層の形成
は、耐熱レジストを除去した後に、スパッタ法またはC
VD法を用いて行っているが、これをTi,Pt膜の被
着後に耐熱レジストを除去せずに蒸着法を用いて全面に
Auを被着し、この後に耐熱レジストを除去することに
より、溝9内にのみ金属層を残す方法で行っても良い。
【0059】本実施例の上記の製造方法においては、A
u層を形成した後、ゲート電極の脇のGaAs層をエッ
チングする際、これによって形成されるゲートリセス5
の底面とゲート電極4の底面を同一平面となるようにす
る。もしゲートリセス底面がゲート電極底面より上にあ
るとすると、ゲート電極側面の一部がn型GaAs層と
接することになり、これによるゲート容量の増加がFE
Tの高周波特性を劣化させる。一方、もしゲートリセス
底面がゲート電極底面より下にあるとすると、ゲート領
域以外のn型GaAs層の厚さが薄くなり、ソース抵
抗、ドレイン抵抗が増大し、これもFETの電気特性を
劣化させる。従って、ゲートリセスの底面とゲート電極
の底面を一致させるのが好ましい。このためには、ゲー
トリセスエッチングにおけるリセスの深さの制御を精密
に行う必要がある。しかし、図3に示すように、n型G
aAs層61,63の間にn型AlGaAsからなるエ
ッチングストッパ層62を挿入することにより、上記の
ゲートリセス形成のためのエッチングはゲート電極の底
面と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層62はゲートリ
セス形成エツチングのみではなく、上記溝9のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は容易で安定し
たものとなり、製造されるFETの歩留まりが向上す
る。
【0060】なお、本実施例においては、ゲート電極の
最下層にはTi層を、この最下層と上層であるAu層と
の間の中間バリア層にはPt層を用いているが、最下層
としては、WSix ,WSix Nを用いても良く、また
中間バリア層としてはMo,TiN,W,WSix ,W
Six Nを用いても良い。
【0061】また、本実施例はFETのゲート電極に関
するものであるが、この電極構造及びその形成方法はヘ
テロ接合バイポーラトランジスタのベース電極にも適用
可能である。これは、以下で述べる全実施例についても
同様である。
【0062】実施例2.この発明の第2の実施例につい
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図4に本実施例のゲート電極の製造方法
を示す。まず、図4(a) に示すように、GaAs基板7
上に形成されたn型GaAs層6上に開口部12を有す
るレジスト11を形成した後、このレジストをマスクと
して上記レジスト開口部12下のn型GaAs層をエッ
チングし、ゲートリセス5を形成する。次に、図4(b)
に示すように、レジスト11をマスクとして、Ti膜
1、Pt膜2を順次斜め蒸着することにより、ゲトリセ
ス5の底面にTi層1、Pt層2を形成する。この際の
斜め蒸着は、図中の矢印の2方向から行う。ゲートリセ
ス底面に形成されたTi層1、Pt層2の断面形状は、
凹形となっている。さらに、図4(c) に示すように、基
板に対して垂直方向からAuの蒸着を行い、上記の凹形
形状のTi層1、Pt層2の内面にAu層3を形成す
る。最後に、レジスト11を除去することにより、図1
に示した構造と類似のAu層の底面及び側面がPt層で
覆われ、さらにPt層の外側がTi層で覆われている構
造のゲート電極が形成される。
【0063】本実施例においては、各金属膜の形成に
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例1より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例1より簡易な工程を用いて上記のAu層の側
面及び底面をPt層、Ti層で覆った構造のゲート電極
を作製することができる。
【0064】このゲート電極においても、Auのゲート
電極側面を介してのGaAs層への拡散は、Pt層2に
よって阻止され、Auと上記n型GaAs層との反応に
よるn型GaAs層の侵食及びゲート電極とn型GaA
s層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたFETの
信頼性を向上させることができる。
【0065】実施例3.この発明の第3の実施例につい
て説明する。図5は、本実施例のゲート電極を示す断面
図である。図において、1はゲートの最下層であるTi
層、2はゲートの中間バリア層であるPt層、3はゲー
トの最上層であるAu層、4はTi/Pt/Auからな
るゲート電極、5はゲートリセス、6はFETの動作層
であるn型GaAs層、7はGaAs基板である。
【0066】図5に示したゲート電極では、Au層3は
その底面のみでなく、その側面もPt層2で覆われてい
る。従って、Auのゲート電極側面を介してのGaAs
層への拡散は、このPt層2によって阻止され、Auと
n型GaAs層との反応による上記n型GaAs層の侵
食及びゲート電極とn型GaAs層のショットキー接合
の劣化を防止することができる。これにより、このゲー
ト電極が設けられたFETの信頼性を向上させることが
できる。
【0067】本実施例のゲート電極の製造方法を図6に
よって説明する。まず、図6(a) に示すように、n型G
aAs層6上に耐熱レジスト8を形成し、これをマスク
としてn型GaAs層中のゲート電極となる部分に、ド
ライエッチングにより溝9を形成した後、蒸着法を用い
て、全面にTi膜1を被着させる。この際、蒸着を基板
面に垂直な方向から行うことにより、溝9内において
は、その底面にのみTi層1が形成される。これ以降の
工程は、実施例1と同じである。すなわち、図6(b) に
示すように、スパッタ法またはCVD法を用いて、全面
にPt膜2を被着させる。この際、溝9内においては、
底面(Ti層上)だけではなく、側面にもPt膜2が被
着される。次に、耐熱レジスト8と共に、この耐熱レジ
スト表面に被着しているTi膜1、Pt膜2を除去し、
上記溝内にのみTi層1、Pt層2を残した後、図6
(c) に示すように、全面にAu膜3をスパッタ法または
CVD法を用いて被着させる。さらに、イオンミリング
を用いて、Auのエッチングを行い、GaAs層表面が
露出した時点でエッチングを停止することにより、図6
(d) に示すように、上記溝9内すなわち、上記Pt層2
上にAu層3を埋め込む。次に、図6(e) に示すよう
に、GaAs層上にレジスト10を形成した後、これを
マスクとしてゲート電極脇のGaAs層をエッチング除
去し、ゲートリセス5を形成する。レジスト10を除去
することにより、図5に示した構造のゲート電極が完成
する。
【0068】本実施例のゲート電極の製造方法において
は、Ti層の形成に蒸着法を用いているため、GaAs
層の溝9上の耐熱レジスト8の側壁にTi膜が被着され
ず、この後被着されるPt膜のみがこの側壁に残ること
になるため、実施例1のようにTi膜、Pt膜が共にこ
の側壁に残る場合と比較して、耐熱レジストの除去が容
易となる。すなわち、本実施例においては、実施例1よ
り容易に、図5に示したAu層の底面、側面をPt層が
覆うような構造のゲート電極を作成することができる。
【0069】上記の製造方法においては、Ti層の形成
に蒸着法を用いているが、これにスパッタ法またはCV
D法を用いても良い。また、Pt層の形成にスパッタ法
またはCVD法を用いているが、これに斜め蒸着法を用
いても良い。また、Au層の形成は、耐熱レジストを除
去した後に、スパッタ法またはCVD法を用いて行って
いるが、これをTi,Pt膜の被着後に耐熱レジストを
除去せずに蒸着法を用いて全面にAuを被着し、この後
に耐熱レジストを除去することにより、溝9内にのみ金
属層を残す方法で行っても良い。
【0070】本実施例の上記の製造方法においても、A
u層を形成した後、ゲート電極の脇のGaAs層をエッ
チングする際、これによって形成されるゲートリセス5
の底面とゲート電極4の底面を同一平面となるようにす
る。この理由は、実施例1で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例1と同様に、図7に示すように、n型Ga
As層61,63の間にn型AlGaAsからなるエッ
チングストッパ層62を挿入することにより、上記のゲ
ートリセス形成のためのエッチングはゲート電極の底面
と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層62はゲートリ
セス形成エツチングのみではなく、上記溝9のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は安定したもの
となり、製造されるFETの歩留まりが向上する。
【0071】なお、本実施例においては、ゲート電極の
最下層には、Ti層を、この最下層と上層であるAu層
との間の中間バリア層には、Pt層を用いているが、最
下層としては、WSix ,WSix Nを用いても良く、
また中間バリア層としてはMo,TiN,W,WSix
,WSix Nを用いても良い。
【0072】実施例4.この発明の第4の実施例につい
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図8に本実施例のゲート電極の製造方法
を示す。まず、図8(a) に示すように、GaAs基板7
上に形成されたn型GaAs層6上に開口部12を有す
るレジスト11を形成した後、このレジストをマスクと
して上記レジスト開口部12下のn型GaAs層をエッ
チングし、ゲートリセス5を形成する。次に、図8(b)
に示すように、レジスト11をマスクとして、Ti膜1
を基板に垂直な方向から蒸着することにより、ゲートリ
セス底面にTi層1を形成する。さらに、図8(c) に示
すように、Pt膜2を斜め蒸着することにより、上記T
i層1上にPt層2を形成する。この際の斜め蒸着は、
図中の矢印の2方向から行う。ゲートリセス底面のTi
層1上に形成されたPt層2の断面形状は、凹形となっ
ている。さらに、図8(d) に示すように、基板に対して
垂直方向からAuの蒸着を行い、上記の凹形形状のPt
層2の内面にAu層3を形成する。最後に、レジスト1
1を除去することにより、図5に示した構造と類似のA
u層3の底面及び側面がPt層2で覆われている構造の
ゲート電極が形成される。
【0073】本実施例においては、各金属膜の形成に
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例1より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例3より簡易な工程を用いて上記のAu層3の
側面及び底面をPt層2で覆った構造のゲート電極を作
製することができる。
【0074】このゲート電極においても、Auのゲート
電極側面を介してのGaAs層への拡散は、Pt層2に
よって阻止され、Auと上記n型GaAs層との反応に
よるn型GaAs層の侵食及びゲート電極とn型GaA
s層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたFETの
信頼性を向上させることができる。
【0075】実施例5.この発明の第5の実施例につい
て説明する。図9は、本実施例のゲート電極を示す断面
図である。図において、1はゲートの最下層であるTi
層、2はゲートの中間バリア層であるPt層、3はゲー
トの最上層であるAu層、4はTi/Pt/Auからな
るゲート電極、5はゲートリセス、6はFETの動作層
であるn型GaAs層、7はGaAs基板、22はゲー
トの側面バリア層であるPt層である。
【0076】図9に示したゲート構造では、Au層3は
その底面のみでなく、その側面及び上面もPt層22で
覆われている。従って、Auのゲート電極側面を介して
のGaAs層への拡散は、このPt層22によって阻止
され、Auとn型GaAs層との反応による上記n型G
aAs層の侵食及びゲート電極とn型GaAs層のショ
ットキー接合の劣化を防止することができる。これによ
り、このゲート電極が設けられたFETの信頼性を向上
させることができる。
【0077】本実施例のゲート電極の製造方法を図10
によって説明する。まず、図10(a) に示すように、n
型GaAs層6上のゲート領域に最下層がTi層1、中
間バリア層がPt層2、上層がAu層3からなる積層体
を形成する。この積層体は、上記ゲート領域に開口部を
有するレジストを形成した後、これをマスクとしてT
i,Pt,Auを順次蒸着し、その後レジストを除去す
ることにより形成される。次に、CVD法等を用いて全
面に絶縁膜(SiON膜等)20を堆積させた後、図1
0(b) に示すように、エッチバック法によりAu層3の
全体とPt層2の側面の一部が絶縁膜20の表面上に露
出するようにする。さらに、スパッタ法、CVD法また
は斜め蒸着法を用いて、Pt膜を全面に被着させ、図1
0(c) に示すように上記積層体上の領域を含むPt膜上
の一定領域にレジスト28を形成し、このレジストをマ
スクとしてイオンミリングにより絶縁膜20の表面が露
出するまで、Pt膜をエッチングする。これにより、A
u層の上面及び側面を覆うPt層22が形成される。最
後に、レジスト28及び絶縁膜20を除去することによ
り、図9に示した構造のゲート電極が完成する。
【0078】本実施例のゲート電極の製造方法において
は、Ti層1、Pt層2、Au層3からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例1及び3に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のGaAs層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、上記積層体を形
成するためのレジストをマスクとして、積層体の各金属
層を被着させる前にGaAs層のエッチングを行えば良
い。すなわち、本実施例のゲート電極の製造方法は、実
施例1及び3に示したものより、簡易で安定した工程か
らなっている。
【0079】上記の製造方法においては、Pt層22の
形成は、積層体の上部を絶縁膜20上に露出させた後
に、全面にスパッタ法、CVD法または斜め蒸着法を用
いて行っているが、これを積層体の上部を絶縁膜20上
に露出させた後に、積層体領域を含む領域に開口部を有
するレジストを絶縁膜20上に形成し、この後全面にP
t膜をスパッタ法、CVD法または斜め蒸着法を用いて
被着させ、さらに、このレジストを除去することによっ
て行っても良い。
【0080】なお、本実施例においては、ゲート電極の
最下層には、Ti層を、この最下層と上層であるAu層
との間の中間バリア層及び側面バリア層には、Pt層を
用いているが、最下層としては、WSix ,WSix N
を用いても良く、また中間バリア層及び側面バリア層と
してはMo,TiN,W,WSix ,WSix Nを用い
ても良い。
【0081】実施例6.この発明の第6の実施例につい
て説明する。図11は、本実施例のゲート電極を示す断
面図である。図において、1はゲートの最下層であるT
i層、2はゲートの中間バリア層であるPt層、3はゲ
ートの最上層であるAu層、4はTi/Pt/Auから
なるゲート電極、5はゲートリセス、6はFETの動作
層であるn型GaAs層、7はGaAs基板、32はゲ
ートの側面バリア層であるPt層である。
【0082】図11に示したゲート電極では、Au層3
はその底面をPt層2で覆われているのみでなく、その
側面もPt層32で覆われている。従って、Auのゲー
ト電極側面を介してのGaAs層への拡散は、このPt
層32によって阻止され、Auとn型GaAs層との反
応による上記n型GaAs層の侵食及びゲート電極とn
型GaAs層のショットキー接合の劣化を防止すること
ができる。これにより、このゲート電極が設けられたF
ETの信頼性を向上させることができる。ただし、実施
例5のように、Au層3の上面がPt層で覆われている
わけではない。
【0083】本実施例のゲート電極の製造方法を図12
によって説明する。まず、実施例5とまったく同様に、
n型GaAs層6上のゲート領域に最下層がTi層1、
中間バリア層がPt層2、上層がAu層3からなる積層
体を形成する。次に、CVD法等を用いて全面に絶縁膜
(SiON等)20を堆積さた後、エッチバック法によ
りAu層3の全体とPt層2の側面の一部が絶縁膜20
の表面上に露出するようにする。さらに、図12(a) に
示すように、スパッタ法、CVD法または斜め蒸着法を
用いて、Pt膜32を全面に被着させる。次に、イオン
ミリングにより絶縁膜20の表面及びAu層3の上面が
露出するまで、Pt膜をエッチングする。イオンミリン
グは異方性エッチングであるから、図12(b) に示すよ
うに、上記積層体の側面にのみPtが側壁として残り、
Au層3の側面を覆うPt層32が形成される。最後
に、絶縁膜20を除去することにより、図11に示した
構造のゲート電極が完成する。
【0084】本実施例のゲート電極の製造方法において
も、Ti層1、Pt層2、Au層3からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例1及び3に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のGaAs層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、前述のように、
上記積層体を形成するためのレジストをマスクとして、
積層体の各金属層を被着させる前にGaAs層のエッチ
ングを行えば良い。さらに、実施例5に示した方法のよ
うに絶縁膜上及び積層体上の全面にPt膜を形成した
後、このPt膜上にレジストを形成する必要がない。す
なわち、本実施例のゲート電極の製造方法は、実施例
1,3及び5に示したものより、簡易で安定した工程か
らなっている。
【0085】なお、本実施例においては、ゲート電極の
最下層には、Ti層を、この最下層と上層であるAu層
との間の中間バリア層及び側面バリア層には、Pt層を
用いているが、最下層としては、WSix ,WSix N
を用いても良く、また中間バリア層及び側面バリア層と
してはMo,TiN,W,WSix ,WSix Nを用い
ても良い。
【0086】実施例7.この発明の第7の実施例につい
て説明する。図13は、本実施例のゲート電極を示す断
面図である。図において、41はゲートの下層であるW
Six 層、3はゲートの上層であるAu層、4はWSi
x /Auからなるゲート電極、5はゲートリセス、6は
FETの動作層であるn型GaAs層、7はGaAs基
板である。
【0087】図13に示したゲート電極では、Au層3
はその底面のみでなく、その側面もWSix 層41で覆
われている。従って、Auのゲート電極側面を介しての
GaAs層への拡散は、このWSix 層41によって阻
止され、Auとn型GaAs層との反応による上記n型
GaAs層の侵食及びゲート電極とn型GaAs層のシ
ョットキー接合の劣化を防止することができる。これに
より、このゲート電極が設けられたFETの信頼性を向
上させることができる。本実施例におけるWSix 層4
1は、実施例1〜6におけるTi層とPt層の両方の機
能を併せ持っている。すなわち、WSix 層は、Ti層
のようにn型GaAs層との間に良好なショットキー接
合を形成するだけでなく、Pt層のようにAuの拡散を
阻止することができる。
【0088】本実施例のゲート電極の製造方法を図14
によって説明する。まず、n型GaAs層6上に耐熱レ
ジスト8を形成し、これをマスクとしてn型GaAs層
中のゲート電極となる部分に、ドライエッチングにより
溝9を形成した後、図14(a) に示すように、スパッタ
法またはCVD法を用いて、全面にWSix 膜41を被
着させる。この際、溝9内においては、底面だけではな
く、側面にもWSix膜41が被着される。次に、耐熱
レジスト8と共に、この耐熱レジスト表面に被着してい
るWSix 膜41を除去し、溝9内にのみWSix 層4
1を残した後、図14(b) に示すように、全面にAu膜
3をスパッタ法またはCVD法を用いて被着させる。こ
れ以降の工程は実施例1及び3とまったく同じである。
すなわち、イオンミリングを用いて、Auのエッチング
を行い、GaAs層表面が露出した時点でエッチングを
停止することにより、上記溝9内すなわち、上記WSi
x層41上にAu層3を埋め込む。次に、GaAs層上
にゲートリセス5を形成する領域に開口部を有するレジ
ストを形成した後、これをマスクとしてゲート電極脇の
GaAs層をエッチング除去し、ゲートリセス5を形成
する。最後に、このレジストを除去することにより、図
13に示した構造のゲート電極が完成する。
【0089】本実施例のゲート電極の製造方法において
は、実施例1及び3におけるTi層及びPt層の2層の
形成工程が、WSix 単層のみの形成工程となり、工程
が簡素化されている。
【0090】上記の製造方法においては、Au層の形成
は、耐熱レジストを除去した後に、スパッタ法またはC
VD法を用いて行っているが、これをWSix 膜の被着
後に耐熱レジストを除去せずに蒸着法を用いて全面にA
uを被着し、この後に耐熱レジストを除去することによ
り、溝9内にのみ金属層を残す方法で行っても良い。
【0091】本実施例の上記の製造方法においても、A
u層を形成した後、ゲート電極の脇のGaAs層をエッ
チングする際、これによって形成されるゲートリセス5
の底面とゲート電極4の底面を同一平面となるようにす
る。この理由は、実施例1で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例1と同様に、n型GaAs層内にn型Al
GaAsからなるエッチングストッパ層を挿入すること
により、上記のゲートリセス形成のためのエッチングは
ゲート電極の底面と一致する面において自動的に停止さ
せることができる。ただし、このエッチングストッパ層
はゲートリセス形成エツチングのみではなく、上記溝9
のエッチングにおいても、エッチングストッパ層として
働くようにする。これにより、上記エッチング工程は安
定したものとなり、製造されるFETの歩留まりが向上
する。
【0092】なお、本実施例においては、ゲート電極の
下層には、WSix を用いているが、これに、WSix
Nを用いても良い。
【0093】
【発明の効果】この発明(請求項1)に係わる半導体装
置の電極は、半導体層表面上に導電性材料からなる複数
の層を積み重ねてなる積層体と、該積層体の側面に形成
された、上記半導体層に接している最下層以外の上記積
層体を構成するある層の上記半導体層の半導体と反応す
る導電性材料が上記積層体の側面を介して上記半導体層
に拡散することを阻止できる導電性材料からなる側面バ
リア層とを備えたものであるから、上記半導体層の半導
体と反応する導電性材料が上記半導体層に拡散すること
による上記半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【0094】この発明(請求項2)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項1)におい
て、上記積層体は、上記最下層以外の層にAuからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Auからなる層から上記半導体層へのAuの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Auからなる層の側面を
含む領域に形成されているものであるから、このAuと
上記半導体層との反応による上記半導体層の侵食及び電
極と半導体層の接合の劣化を防止することができ、これ
により、この電極が設けられた半導体装置の信頼性を向
上させることができる。
【0095】この発明(請求項3)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記積層体を構成する層であり、上記Auからなる
層から上記半導体層へのAuの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のAuを含む層より下、かつ上記最下層より上に位
置するものであるから、Auと半導体層との反応による
半導体層の侵食及び電極と半導体層の接合の劣化を防止
することができ、これにより、この電極が設けられた半
導体装置の信頼性を向上させることができる。
【0096】この発明(請求項4)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3)におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、Auと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【0097】この発明(請求項5)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項4)におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Auと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができる。これにより、この電極が設けられた半導
体装置の信頼性を向上させることができる。
【0098】この発明(請求項6)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2ないし5
のいずれか)において、上記最下層は、Ti,WSix
またはWSix Nからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、Auと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
【0099】この発明(請求項7)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2または
3)において、上記側面バリア層は、Pt,Mo,Ti
N,W,WSix またはWSix Nからなるものである
から、Auと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
【0100】この発明(請求項8)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項3ないし5
のいずれか)において、上記中間バリア層は、Pt,M
o,TiN,W,WSix またはWSix Nからなるも
のであるから、Auと半導体層との反応による半導体層
の侵食及び電極と半導体層の接合の劣化を防止すること
ができ、これにより、この電極が設けられた半導体装置
の信頼性を向上させることができる。
【0101】この発明(請求項9)に係わる半導体装置
の電極は、上記の半導体装置の電極(請求項2)におい
て、上記最下層は、上記Auからなる層から上記半導体
層へのAuの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するAu層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までA
uの拡散を阻止する連続した層によって覆われており、
Auと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【0102】この発明(請求項10)に係わる半導体装
置の電極は、上記の半導体装置の電極(請求項9)にお
いて、上記最下層及び上記側面バリア層は、WSix ま
たはWSix Nからなるものであるから、Auと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
【0103】この発明(請求項11)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第2の
工程と、上記側面被覆層及び上記最下層の表面にAuの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第3の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも1つはAuからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第4の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第5の工程
とを含むものであるから、簡易な工程により、Au層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、Auと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができる。これにより、こ
の電極が設けられた半導体装置の信頼性を向上させるこ
とができる。
【0104】この発明(請求項12)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第1の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第2の工程と、上記溝の
側面及び上記最下層表面にAuの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第3の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第4の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第5の工程とを含むものであるから、上記製造方法
(請求項11)より簡易で安定した工程により、上記A
u層を含む積層体の上層部の底面及び側面を上記中間バ
リア層及び上記側面バリア層で覆う構造の電極を形成で
きる。この電極構造により、Auと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【0105】この発明(請求項13)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
【0106】この発明(請求項14)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11)において、上記第2工程及び上記第
3工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
【0107】この発明(請求項15)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項12)において、上記第3工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
【0108】この発明(請求項16)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11または12)において、上記第2工程
及び上記第3工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
【0109】この発明(請求項17)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第1の膜及びAuの拡散を阻止できる導電
性材料からなる第2の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第1の膜からなる積層体の最下
層及び側面被覆層、及び上記第2の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも1つはAuからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法(請求項1
1)より簡易な工程によって、Au層を含む上記上層部
の底面及び側面を上記中間バリア層及び上記側面バリア
層が覆い、さらにその外側を上記最下層及び上記側面被
覆層が完全に覆っている構造の電極を形成することがで
きる。この電極構造により、Auと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【0110】この発明(請求項18)に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてA
uの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも1つはAuからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記製造方法(請求項12)より簡易な工程によって、上
記Au層を含む積層体の上層部の底面及び側面を上記中
間バリア層及び上記側面バリア層で覆う構造の電極を形
成できる。この電極構造により、Auと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
【0111】この発明(請求項19)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、上記製造方法(請求項11,12)のように、
電極を構成する全層を形成した後に、その両脇の半導体
層をエッチングする必要が無く、上記製造方法(請求項
11,12)より、簡易で安定した工程によって、上記
Au層を含む積層体の上層部の上面、底面及び側面を上
記中間バリア層及び上記側面バリア層(上記バリア膜)
で覆う構造の電極を形成できる。この電極構造により、
Auと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【0112】この発明(請求項20)に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第1の膜、Auの拡散を阻止
できる導電性材料からなる第2の膜及び低抵抗金属から
なり、少なくとも1つはAuからなる単一または複数の
上層膜を順次被着させ、上記第1の膜からなる最下層
と、上記第2の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にAuの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記製造方法(請求項19)より簡易な工程によって、
上記Au層を含む積層体の上層部の底面及び側面を上記
中間バリア層及び上記側面バリア層で覆う構造の電極を
形成できる。この電極構造により、Auと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【0113】この発明(請求項21)に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にAuの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも1つはAuか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法(請求項1
1,12)より簡易な工程によって、上記Au層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、Auと半導体層との反応による半導体
層の侵食及び電極と半導体層の接合の劣化を防止するこ
とができ、これにより、この電極が設けられた半導体装
置の信頼性を向上させることができる。
【0114】この発明(請求項22)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項11,12または21のいずれか)におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
【0115】この発明(請求項23)に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法(請求項22)において、上記エッチングストッパ
層は、AlGaAsからなるものであるから、上記半導
体層のエッチングをこのAlGaAs層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
【図面の簡単な説明】
【図1】 この発明の第1の実施例によるゲート電極の
断面図である。
【図2】 この発明の第1の実施例によるゲート電極の
製造方法を示す断面図である。
【図3】 この発明の第1の実施例によるエッチングス
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
【図4】 この発明の第2の実施例によるゲート電極の
製造方法を示す断面図である。
【図5】 この発明の第3の実施例によるゲート電極の
断面図である。
【図6】 この発明の第3の実施例によるゲート電極の
製造方法を示す断面図である。
【図7】 この発明の第3の実施例によるエッチングス
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
【図8】 この発明の第4の実施例によるゲート電極の
製造方法を示す断面図である。
【図9】 この発明の第5の実施例によるゲート電極の
断面図である。
【図10】 この発明の第5の実施例によるゲート電極
の製造方法を示す断面図である。
【図11】 この発明の第6の実施例によるゲート電極
の断面図である。
【図12】 この発明の第6の実施例によるゲート電極
の製造方法を示す断面図である。
【図13】 この発明の第7の実施例によるゲート電極
の断面図である。
【図14】 この発明の第7の実施例によるゲート電極
の製造方法を示す断面図である。
【図15】 従来のゲート電極の断面図である。
【符号の説明】
1,51 Ti層、2,22,32 Pt層、3,53
Au層、4 ゲート電極、5 ゲートリセス、6,6
1,63 n型GaAs層、7 GaAs基板、8 耐
熱レジスト、9 溝、10,11,28 レジスト、1
2 レジスト開口部、20 絶縁層、41 WSix
層、52 Pt層またはMo層、62 n型AlGaA
sエッチングストッパ層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/28 301 R 29/43 9171−4M H01L 29/80 F 9171−4M K

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】 半導体層表面上に導電性材料からなる複
    数の層を積み重ねてなる積層体と、 該積層体の側面に形成された、上記半導体層に接してい
    る最下層以外の上記積層体を構成するある層の上記半導
    体層の半導体と反応する導電性材料が上記積層体の側面
    を介して上記半導体層に拡散することを阻止できる導電
    性材料からなる側面バリア層とを備えたことを特徴とす
    る半導体装置の電極。
  2. 【請求項2】 請求項1に記載の半導体装置の電極にお
    いて、 上記積層体は、上記最下層以外の層にAuからなる層を
    含み、 上記側面バリア層は、上記積層体の側面を介しての上記
    Auからなる層から上記半導体層へのAuの拡散を阻止
    できる導電性材料からなるものであり、 上記側面バリア層は少なくとも上記Auからなる層の側
    面を含む領域に形成されていることを特徴とする半導体
    装置の電極。
  3. 【請求項3】 請求項2に記載の半導体装置の電極にお
    いて、 上記積層体を構成する層であり、上記Auからなる層か
    ら上記半導体層へのAuの拡散を阻止できる導電性材料
    からなる中間バリア層を備え、 該中間バリア層は、上記のAuを含む層より下、かつ上
    記最下層より上に位置することを特徴とする半導体装置
    の電極。
  4. 【請求項4】 請求項3に記載の半導体装置の電極にお
    いて、 上記中間バリア層は、上記側面バリア層と同一材料から
    なり、かつ一体に形成されており、 上記側面バリア層は、上記中間バリア層より上の上記積
    層体の側面に形成されていることを特徴とする半導体装
    置の電極。
  5. 【請求項5】 請求項4に記載の半導体装置の電極にお
    いて、 上記側面バリア層の表面に、上記最下層と同一材料から
    なり、かつ一体に形成された側面被覆層を備えているこ
    とを特徴とする半導体装置の電極。
  6. 【請求項6】 請求項2ないし5のいずれかに記載の半
    導体装置の電極において、 上記最下層は、Ti,WSix またはWSix Nからな
    ることを特徴とする半導体装置の電極。
  7. 【請求項7】 請求項2または3に記載の半導体装置の
    電極において、 上記側面バリア層は、Pt,Mo,TiN,W,WSi
    x またはWSix Nからなることを特徴とする半導体装
    置の電極。
  8. 【請求項8】 請求項3ないし5のいずれかに記載の半
    導体装置の電極において、 上記中間バリア層は、Pt,Mo,TiN,W,WSi
    x またはWSix Nからなることを特徴とする半導体装
    置の電極。
  9. 【請求項9】 請求項2に記載の半導体装置の電極にお
    いて、 上記最下層は、上記Auからなる層から上記半導体層へ
    のAuの拡散を阻止できる導電性材料からなるものであ
    り、 上記側面バリア層は、上記最下層と同一材料からなり、
    かつ一体に形成されていることを特徴とする半導体装置
    の電極。
  10. 【請求項10】 請求項9に記載の半導体装置の電極に
    おいて、 上記最下層及び上記側面バリア層は、WSix またはW
    Six Nからなることを特徴とする半導体装置の電極。
  11. 【請求項11】 半導体層の電極を形成すべき部分にド
    ライエッチングにより溝を形成する第1の工程と、 該溝の側面及び底面に導電性材料からなる膜を被着さ
    せ、側面被覆層及び積層体の最下層を形成する第2の工
    程と、 上記側面被覆層及び上記最下層の表面にAuの拡散を阻
    止できる導電性材料からなる膜を被着させ、側面バリア
    層及び積層体の中間バリア層を形成する第3の工程と、 上記側面バリア層及び上記中間バリア層の表面に、低抵
    抗金属からなり、少なくとも1つはAuからなる単一ま
    たは複数の上層膜を上記溝を埋め込むように順次被着さ
    せ、積層体の上層部を形成する第4の工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
    ッチングにより除去することにより、リセスを形成する
    と同時にリセス内に設けられた、上記最下層と上記中間
    バリア層と上記上層部とが順に積み重なってなる積層体
    と、該積層体の側面に形成された上記側面バリア層及び
    上記側面被覆層とを備えた電極を形成する第5の工程と
    を含むことを特徴とする半導体装置の電極の製造方法。
  12. 【請求項12】 半導体層の電極を形成すべき部分にド
    ライエッチングにより溝を形成する第1の工程と、 該溝の底面のみに導電性材料からなる膜を被着させ、積
    層体の最下層を形成する第2の工程と、 上記溝の側面及び上記最下層表面にAuの拡散を阻止で
    きる導電性材料からなる膜を被着させ、側面バリア層及
    び積層体の中間バリア層を形成する第3の工程と、 上記側面バリア層及び上記中間バリア層の表面に、低抵
    抗金属からなり、少なくとも1つはAuからなる単一ま
    たは複数の上層膜を上記溝を埋め込むように順次被着さ
    せ、積層体の上層部を形成する第4の工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
    ッチングにより除去することにより、リセスを形成する
    と同時に、リセス内に設けられた、上記最下層と上記中
    間バリア層と上記上層部とが順に積み重なってなる積層
    体と、該積層体の側面に形成された上記側面バリア層と
    を備えた電極を形成する第5の工程とを含むことを特徴
    とする半導体装置の電極の製造方法。
  13. 【請求項13】 請求項11または12に記載の半導体
    装置の電極の製造方法において、 上記第2工程及び上記第3工程における膜の被着は、ス
    パッタ法を用いて行われるものであることを特徴とする
    半導体装置の電極の製造方法。
  14. 【請求項14】 請求項11に記載の半導体装置の電極
    の製造方法において、 上記第2工程及び上記第3工程における膜の被着は、斜
    め蒸着法を用いて行われるものであることを特徴とする
    半導体装置の電極の製造方法。
  15. 【請求項15】 請求項12に記載の半導体装置の電極
    の製造方法において、 上記第3工程における膜の被着は、斜め蒸着法を用いて
    行われるものであることを特徴とする半導体装置の電極
    の製造方法。
  16. 【請求項16】 請求項11または12に記載の半導体
    装置の電極の製造方法において、 上記第2工程及び上記第3工程における膜の被着は、化
    学気相成長法を用いて行われるものであることを特徴と
    する半導体装置の電極の製造方法。
  17. 【請求項17】 半導体層上のリセスを形成すべき領域
    以外の領域にレジストを形成する工程と、 上記レジストをマスクとして上記半導体層の一部分をエ
    ッチングし、上記リセスを形成する工程と、 上記レジストをマスクとして上記リセスの底面に斜め蒸
    着を用いて導電性材料からなる第1の膜及びAuの拡散
    を阻止できる導電性材料からなる第2の膜をその断面形
    状が凹形となるように順次被着させ、上記第1の膜から
    なる積層体の最下層及び側面被覆層、及び上記第2の膜
    からなる積層体の中間バリア層及び側面バリア層を形成
    する工程と、 上記レジストをマスクとして、上記凹形の形状をなして
    いる上記中間バリア層及び上記側面バリア層の内面に、
    低抵抗金属からなり、少なくとも1つはAuからなる単
    一または複数の上層膜を上記溝を埋め込むように順次被
    着させ、積層体の上層部を形成することにより、上記最
    下層と上記中間バリア層と上記上層部とが順に積み重な
    ってなる積層体と、該積層体の側面に形成された上記側
    面バリア層及び上記側面被覆層とを備えた電極を形成す
    る工程とを含むことを特徴とする半導体装置の電極の製
    造方法。
  18. 【請求項18】 半導体層上のリセスを形成すべき領域
    以外の領域にレジストを形成する工程と、 上記レジストをマスクとして上記半導体層の一部分をエ
    ッチングし、上記リセスを形成する工程と、 上記レジストをマスクとして上記リセスの底面に導電性
    材料からなる膜を被着させ、積層体の最下層を形成する
    工程と、 上記レジストをマスクとして上記最下層上に斜め蒸着を
    用いてAuの拡散を阻止できる導電性材料からなる膜を
    その断面形状が凹形となるように被着させ、積層体の中
    間バリア層及び側面バリア層を形成する工程と、 上記レジストをマスクとして上記凹形の形状をなしてい
    る上記中間バリア層及び上記側面バリア層の内面に、低
    抵抗金属からなり、少なくとも1つはAuからなる単一
    または複数の上層膜を上記溝を埋め込むように順次被着
    させ、積層体の上層部を形成することにより、上記最下
    層と上記中間バリア層と上記上層部とが順に積み重なっ
    てなる積層体と、該積層体の側面に形成された上記側面
    バリア層とを備えた電極を形成する工程とを含むことを
    特徴とする半導体装置の電極の製造方法。
  19. 【請求項19】 半導体層上の電極を形成すべき領域に
    導電性材料からなる第1の膜、Auの拡散を阻止できる
    導電性材料からなる第2の膜及び低抵抗金属からなり、
    少なくとも1つはAuからなる単一または複数の上層膜
    を順次被着させ、上記第1の膜からなる最下層と、上記
    第2の膜からなる中間バリア層と、上記上層膜からなる
    上層部とが積み重なってなる積層体を形成する工程と、 上記半導体層上の上記積層体が形成されている領域以外
    の領域に絶縁膜を形成し、該絶縁膜表面上に少なくとも
    上記積層体の上記上層部の側面の全域が露出するように
    する工程と、 上記積層体の露出した側面を含む上記絶縁膜及び上記積
    層体上の全面にAuの拡散を阻止できる導電性材料から
    なるバリア膜を被着させる工程と、 上記積層体を被覆する上記バリア膜上にレジストを形成
    した後、該レジストをマスクとして上記バリア膜をエッ
    チングし、上記積層体上層部の上面及び側面に上記バリ
    ア膜からなる側面バリア層を形成する工程と、 上記レジストを除去することにより、上記積層体と上記
    側面バリア層を備えた電極を形成する工程とを含むこと
    を特徴とする半導体装置の電極の製造方法。
  20. 【請求項20】 半導体層上の電極を形成すべき領域に
    導電性材料からなる第1の膜、Auの拡散を阻止できる
    導電性材料からなる第2の膜及び低抵抗金属からなり、
    少なくとも1つはAuからなる単一または複数の上層膜
    を順次被着させ、上記第1の膜からなる最下層と、上記
    第2の膜からなる中間バリア層と、上記上層膜からなる
    上層部とが積み重なってなる積層体を形成する工程と、 上記半導体層上の上記積層体が形成されている領域以外
    の領域に絶縁膜を形成し、該絶縁膜表面上に少なくとも
    上記積層体の上記上層部の側面の全域が露出するように
    する工程と、 上記積層体の露出した側面を含む上記絶縁膜及び上記積
    層体上の全面にAuの拡散を阻止できる導電性材料から
    なるバリア膜を被着させる工程と、 上記バリア膜に対して異方性エッチングを行い、上記積
    層体上層部の側面に被着した上記バリア膜以外の上記バ
    リア膜を除去することにより、上記積層体と、上記上層
    部の側面に残されたバリア膜からなる側面バリア層を備
    えた電極を形成する工程とを含むことを特徴とする半導
    体装置の電極の製造方法。
  21. 【請求項21】 半導体層の電極を形成すべき部分にド
    ライエッチングにより溝を形成する工程と、 該溝の側面及び底面にAuの拡散を阻止できる導電性材
    料からなる膜を被着させ、側面バリア層及び積層体の最
    下層を形成する工程と、 上記側面バリア層及び上記最下層の表面に、低抵抗金属
    からなり、少なくとも1つはAuからなる単一または複
    数の上層膜を上記溝を埋め込むように順次被着させ、積
    層体の上層部を形成する工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
    ッチングにより除去することにより、リセスを形成する
    と同時に、リセス内に設けられた、上記最下層と上記上
    層部が積み重なってなる積層体と、該積層体の側面に形
    成された上記側面バリア層とを備えた電極を形成する工
    程とを含むことを特徴とする半導体装置の電極の製造方
    法。
  22. 【請求項22】 請求項11,12または21のいずれ
    かに記載の半導体装置の電極の製造方法において、 上記半導体層内にエッチングストッパ層が設けられてお
    り、 上記溝を形成する工程、及び上記溝内に電極を構成する
    すべての層を形成した後上記溝の側面に隣接する半導体
    層の所定の部分を除去する工程における上記半導体層の
    エッチングは、上記エッチングストッパ層が露出した時
    点において自動的に停止するものであることを特徴とす
    る半導体装置の電極の製造方法。
  23. 【請求項23】 請求項22に記載の半導体装置の電極
    の製造方法において、 上記エッチングストッパ層は、AlGaAsからなるこ
    とを特徴とする半導体装置の電極の製造方法。
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