JPH0897234A - 半導体装置の電極，及びその製造方法 - Google Patents
半導体装置の電極，及びその製造方法Info
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Abstract
(57)【要約】
【目的】 ゲート電極上層であるＡｕ層からゲート電極
の側面を介してＧａＡｓ層に達するＡｕの拡散を抑制す
ることにより、ＧａＡｓＦＥＴの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
る。 【構成】 ゲート電極４におけるＡｕ層３は、その底面
のみでなく、その側面もＰｔ層２で覆われているため、
Ａｕのゲート電極４の側面を介してのｎ型ＧａＡｓ層６
への拡散は、このＰｔ層２によって阻止される。 【効果】 Ａｕとｎ型ＧａＡｓ層との反応によるｎ型Ｇ
ａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のショ
ットキー接合の劣化を防止することができ、このゲート
電極が設けられたＦＥＴの信頼性を向上させることがで
きる。
の側面を介してＧａＡｓ層に達するＡｕの拡散を抑制す
ることにより、ＧａＡｓＦＥＴの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
る。 【構成】 ゲート電極４におけるＡｕ層３は、その底面
のみでなく、その側面もＰｔ層２で覆われているため、
Ａｕのゲート電極４の側面を介してのｎ型ＧａＡｓ層６
への拡散は、このＰｔ層２によって阻止される。 【効果】 Ａｕとｎ型ＧａＡｓ層との反応によるｎ型Ｇ
ａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のショ
ットキー接合の劣化を防止することができ、このゲート
電極が設けられたＦＥＴの信頼性を向上させることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の電極及び
その製造方法、特に電界効果トランジスタのゲート電極
及びその製造方法に関するものである。
その製造方法、特に電界効果トランジスタのゲート電極
及びその製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタ（以後、
ＧａＡｓＦＥＴと略記する）の金属ゲート電極として、
Ｔｉ／Ｐｔ／ＡｕまたはＴｉ／Ｍｏ／Ａｕからなる電極
が良く用いられる。図１５に、このような従来のＧａＡ
ｓＦＥＴのゲート電極の断面図を示す。図において、４
はゲート電極、６はＦＥＴの動作層であるｎ型ＧａＡｓ
層、７はＧａＡｓ基板、５１はＴｉ層、５２はＰｔ層あ
るいはＭｏ層、５３はＡｕ層である。
ＧａＡｓＦＥＴと略記する）の金属ゲート電極として、
Ｔｉ／Ｐｔ／ＡｕまたはＴｉ／Ｍｏ／Ａｕからなる電極
が良く用いられる。図１５に、このような従来のＧａＡ
ｓＦＥＴのゲート電極の断面図を示す。図において、４
はゲート電極、６はＦＥＴの動作層であるｎ型ＧａＡｓ
層、７はＧａＡｓ基板、５１はＴｉ層、５２はＰｔ層あ
るいはＭｏ層、５３はＡｕ層である。
【０００３】次に動作について説明する。ゲート電極４
の最下層であるＴｉ層５１は、ｎ型ＧａＡｓ層と接触し
て良好なショットキー接合を形成する。ＧａＡｓＦＥＴ
の高周波特性を向上させるためには、ゲート電極の低抵
抗化が必要である。このため、通常低抵抗であるＡｕが
ゲートの上層金属として良く用いられる。ＡｕはＴｉ層
の上に形成される。
の最下層であるＴｉ層５１は、ｎ型ＧａＡｓ層と接触し
て良好なショットキー接合を形成する。ＧａＡｓＦＥＴ
の高周波特性を向上させるためには、ゲート電極の低抵
抗化が必要である。このため、通常低抵抗であるＡｕが
ゲートの上層金属として良く用いられる。ＡｕはＴｉ層
の上に形成される。
【０００４】しかし、Ａｕは拡散し易く、Ｔｉ／Ａｕの
みでゲートが構成されている場合、ＡｕはＴｉ層を通っ
てＧａＡｓ層まで拡散してしまう。ＡｕはＧａＡｓと接
触すると反応し、特にゲート直下のチャネル層（ｎ型Ｇ
ａＡｓ層）において、この反応が起こった部分はチャネ
ル層としての機能を失う。すなわち、チャネル層がＡｕ
によって侵食されてしまう（いわゆるgate sinking) 。
また、この反応によって、ゲート電極とＧａＡｓ層との
ショットキー接合が劣化し、障壁ポテンシャルの低下、
リーク電流の増大等の現象が発生する。
みでゲートが構成されている場合、ＡｕはＴｉ層を通っ
てＧａＡｓ層まで拡散してしまう。ＡｕはＧａＡｓと接
触すると反応し、特にゲート直下のチャネル層（ｎ型Ｇ
ａＡｓ層）において、この反応が起こった部分はチャネ
ル層としての機能を失う。すなわち、チャネル層がＡｕ
によって侵食されてしまう（いわゆるgate sinking) 。
また、この反応によって、ゲート電極とＧａＡｓ層との
ショットキー接合が劣化し、障壁ポテンシャルの低下、
リーク電流の増大等の現象が発生する。
【０００５】このようなＡｕの拡散を防止するため、通
常金属ゲート電極においては、膜質の緻密なＰｔ，Ｍｏ
等のバリアメタルからなる層を上記のＴｉ層とＡｕ層の
間に挿入した図１５に示したような構造が用いられてい
る。
常金属ゲート電極においては、膜質の緻密なＰｔ，Ｍｏ
等のバリアメタルからなる層を上記のＴｉ層とＡｕ層の
間に挿入した図１５に示したような構造が用いられてい
る。
【０００６】
【発明が解決しようとする課題】従来の図１５に示した
ゲート電極の構造は、Ｔｉ層とＡｕ層の間にＡｕの拡散
を阻止するＰｔ層あるいはＭｏ層が存在するために、常
温で短時間のＦＥＴ動作においては上記のＡｕとＧａＡ
ｓの反応による不良は問題とならなかった。しかしなが
ら、信頼性試験における長時間の各種ストレス印加の環
境下においては、ゲート電極最上層のＡｕ層の側面から
Ａｕがゲート電極の側面を伝わってＧａＡｓ層に達する
現象が存在し、上記のＡｕとＧａＡｓの反応が発生する
という問題があった。
ゲート電極の構造は、Ｔｉ層とＡｕ層の間にＡｕの拡散
を阻止するＰｔ層あるいはＭｏ層が存在するために、常
温で短時間のＦＥＴ動作においては上記のＡｕとＧａＡ
ｓの反応による不良は問題とならなかった。しかしなが
ら、信頼性試験における長時間の各種ストレス印加の環
境下においては、ゲート電極最上層のＡｕ層の側面から
Ａｕがゲート電極の側面を伝わってＧａＡｓ層に達する
現象が存在し、上記のＡｕとＧａＡｓの反応が発生する
という問題があった。
【０００７】この発明は上記の問題点に鑑みなされたも
のであり、ゲート電極上層であるＡｕ層からゲート電極
の側面を介してＧａＡｓ層に達するＡｕの拡散を抑制す
ることにより、ＧａＡｓＦＥＴの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
ることを目的とするものである。
のであり、ゲート電極上層であるＡｕ層からゲート電極
の側面を介してＧａＡｓ層に達するＡｕの拡散を抑制す
ることにより、ＧａＡｓＦＥＴの信頼性を格段に向上さ
せることのできるゲート電極及びその製造方法を提供す
ることを目的とするものである。
【０００８】
【課題を解決するための手段】この発明（請求項１）に
係わる半導体装置の電極は、半導体層表面上に導電性材
料からなる複数の層を積み重ねてなる積層体と、該積層
体の側面に形成された、上記半導体層に接している最下
層以外の上記積層体を構成するある層の上記半導体層の
半導体と反応する導電性材料が上記積層体の側面を介し
て上記半導体層に拡散することを阻止できる導電性材料
からなる側面バリア層とを備えたものである。
係わる半導体装置の電極は、半導体層表面上に導電性材
料からなる複数の層を積み重ねてなる積層体と、該積層
体の側面に形成された、上記半導体層に接している最下
層以外の上記積層体を構成するある層の上記半導体層の
半導体と反応する導電性材料が上記積層体の側面を介し
て上記半導体層に拡散することを阻止できる導電性材料
からなる側面バリア層とを備えたものである。
【０００９】この発明（請求項２）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものである。
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものである。
【００１０】この発明（請求項３）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものである。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものである。
【００１１】この発明（請求項４）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものである。
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものである。
【００１２】この発明（請求項５）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものである。
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものである。
【００１３】この発明（請求項６）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものである。
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものである。
【００１４】この発明（請求項７）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものであ
る。
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものであ
る。
【００１５】この発明（請求項８）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のである。
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のである。
【００１６】この発明（請求項９）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものである。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものである。
【００１７】この発明（請求項１０）に係わる半導体装
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものである。
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものである。
【００１８】この発明（請求項１１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものである。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものである。
【００１９】この発明（請求項１２）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものである。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものである。
【００２０】この発明（請求項１３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものである。
【００２１】この発明（請求項１４）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものである。
【００２２】この発明（請求項１５）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものである。
【００２３】この発明（請求項１６）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものである。
【００２４】この発明（請求項１７）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものである。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものである。
【００２５】この発明（請求項１８）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものである。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものである。
【００２６】この発明（請求項１９）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
る。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
る。
【００２７】この発明（請求項２０）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものである。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものである。
【００２８】この発明（請求項２１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングにより除去することにより、リセスを形成すると
同時に、リセス内に設けられた、上記最下層と上記上層
部が積み重なってなる積層体と、該積層体の側面に形成
された上記側面バリア層とを備えた電極を形成する工程
とを含むものである。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングにより除去することにより、リセスを形成すると
同時に、リセス内に設けられた、上記最下層と上記上層
部が積み重なってなる積層体と、該積層体の側面に形成
された上記側面バリア層とを備えた電極を形成する工程
とを含むものである。
【００２９】この発明（請求項２２）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものである。
【００３０】この発明（請求項２３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものである。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものである。
【００３１】
【作用】この発明（請求項１）に係わる半導体装置の電
極は、半導体層表面上に導電性材料からなる複数の層を
積み重ねてなる積層体と、該積層体の側面の所定の領域
に形成された、上記半導体層に接している最下層以外の
上記積層体を構成する特定の層の導電性材料が上記積層
体の側面を介して上記半導体層に拡散することを阻止で
きる導電性材料からなる側面バリア層とを備えたもので
あるから、上記の半導体層と反応する導電性材料が上記
積層体の側面を介して半導体層に拡散することを阻止で
き、上記の反応による半導体層の侵食及び電極と半導体
層の接合の劣化を防止することができる。これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
極は、半導体層表面上に導電性材料からなる複数の層を
積み重ねてなる積層体と、該積層体の側面の所定の領域
に形成された、上記半導体層に接している最下層以外の
上記積層体を構成する特定の層の導電性材料が上記積層
体の側面を介して上記半導体層に拡散することを阻止で
きる導電性材料からなる側面バリア層とを備えたもので
あるから、上記の半導体層と反応する導電性材料が上記
積層体の側面を介して半導体層に拡散することを阻止で
き、上記の反応による半導体層の侵食及び電極と半導体
層の接合の劣化を防止することができる。これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
【００３２】この発明（請求項２）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものであるから、前述のよう
に、ＡｕはＧａＡｓ層等の半導体層と反応し、これを侵
食し、さらに電極と半導体層の接合を劣化させるが、Ａ
ｕが上記積層体の側面を介して半導体層に拡散すること
を上記側面バリア層により阻止できる。従って、Ａｕと
半導体層との反応による半導体層の侵食及び電極と半導
体層の接合の劣化を防止することができ、これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものであるから、前述のよう
に、ＡｕはＧａＡｓ層等の半導体層と反応し、これを侵
食し、さらに電極と半導体層の接合を劣化させるが、Ａ
ｕが上記積層体の側面を介して半導体層に拡散すること
を上記側面バリア層により阻止できる。従って、Ａｕと
半導体層との反応による半導体層の侵食及び電極と半導
体層の接合の劣化を防止することができ、これにより、
この電極が設けられた半導体装置の信頼性を向上させる
ことができる。
【００３３】この発明（請求項３）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものであるから、Ａｕが上記最下層を通って半導
体層に拡散することを中間バリア層によって阻止できる
と共に、上記側面バリア層によって上記積層体の側面を
介してのＡｕの半導体層への拡散も阻止できる。従っ
て、Ａｕと半導体層との反応による半導体層の侵食及び
電極と半導体層の接合の劣化を防止することができ、こ
れにより、この電極が設けられた半導体装置の信頼性を
向上させることができる。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものであるから、Ａｕが上記最下層を通って半導
体層に拡散することを中間バリア層によって阻止できる
と共に、上記側面バリア層によって上記積層体の側面を
介してのＡｕの半導体層への拡散も阻止できる。従っ
て、Ａｕと半導体層との反応による半導体層の侵食及び
電極と半導体層の接合の劣化を防止することができ、こ
れにより、この電極が設けられた半導体装置の信頼性を
向上させることができる。
【００３４】この発明（請求項４）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、上記中間バリア層より上
に位置するＡｕ層を含む単一または複数の層からなる積
層体上層部は、その底面から側面まで連続したＡｕの拡
散を阻止するバリア層によって覆われており、上記最下
層及び上記積層体の側面を介してのＡｕの半導体層への
拡散を阻止できる。従って、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、上記中間バリア層より上
に位置するＡｕ層を含む単一または複数の層からなる積
層体上層部は、その底面から側面まで連続したＡｕの拡
散を阻止するバリア層によって覆われており、上記最下
層及び上記積層体の側面を介してのＡｕの半導体層への
拡散を阻止できる。従って、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【００３５】この発明（請求項５）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Ａｕの上記積層体側面を介しての半
導体層への拡散を阻止でき、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができる。これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Ａｕの上記積層体側面を介しての半
導体層への拡散を阻止でき、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができる。これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【００３６】この発明（請求項６）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、上記中間バリア層及び
上記側面バリア層により、Ａｕの半導体層への拡散も阻
止できる。従って、Ａｕと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができ、これにより、この電極が設けられた半導体
装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、上記中間バリア層及び
上記側面バリア層により、Ａｕの半導体層への拡散も阻
止できる。従って、Ａｕと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができ、これにより、この電極が設けられた半導体
装置の信頼性を向上させることができる。
【００３７】この発明（請求項７）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものである
から、上記積層体の側面を介してのＡｕの半導体層への
拡散を有効に阻止できる。従って、Ａｕと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものである
から、上記積層体の側面を介してのＡｕの半導体層への
拡散を有効に阻止できる。従って、Ａｕと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【００３８】この発明（請求項８）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のであるから、上記中間バリア層及び上記側面バリア層
により、Ａｕの半導体層への拡散を有効に阻止できる。
従って、Ａｕと半導体層との反応による半導体層の侵食
及び電極と半導体層の接合の劣化を防止することがで
き、これにより、この電極が設けられた半導体装置の信
頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のであるから、上記中間バリア層及び上記側面バリア層
により、Ａｕの半導体層への拡散を有効に阻止できる。
従って、Ａｕと半導体層との反応による半導体層の侵食
及び電極と半導体層の接合の劣化を防止することがで
き、これにより、この電極が設けられた半導体装置の信
頼性を向上させることができる。
【００３９】この発明（請求項９）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するＡｕ層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までＡ
ｕの拡散を阻止する連続した層によって覆われており、
上記最下層及び上記積層体の側面を介してのＡｕの半導
体層への拡散を阻止できる。従って、Ａｕと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するＡｕ層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までＡ
ｕの拡散を阻止する連続した層によって覆われており、
上記最下層及び上記積層体の側面を介してのＡｕの半導
体層への拡散を阻止できる。従って、Ａｕと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
【００４０】この発明（請求項１０）に係わる半導体装
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものであるから、上記最下層よ
り上に位置するＡｕ層を含む単一または複数の層からな
る積層体上層部は、その底面から側面までＡｕの拡散を
阻止する連続したＷＳｉx 層またはＷＳｉx Ｎ層によっ
て覆われており、上記最下層及び上記積層体の側面を介
してのＡｕの半導体層への拡散を有効に阻止できる。従
って、Ａｕと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものであるから、上記最下層よ
り上に位置するＡｕ層を含む単一または複数の層からな
る積層体上層部は、その底面から側面までＡｕの拡散を
阻止する連続したＷＳｉx 層またはＷＳｉx Ｎ層によっ
て覆われており、上記最下層及び上記積層体の側面を介
してのＡｕの半導体層への拡散を有効に阻止できる。従
って、Ａｕと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
【００４１】この発明（請求項１１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものであるから、簡易な工程により、Ａｕ層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、上記最下層
及び上記積層体の側面を介してのＡｕの半導体層への拡
散を阻止できる。従って、Ａｕと半導体層との反応によ
る半導体層の侵食及び電極と半導体層の接合の劣化を防
止することができる。これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものであるから、簡易な工程により、Ａｕ層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、上記最下層
及び上記積層体の側面を介してのＡｕの半導体層への拡
散を阻止できる。従って、Ａｕと半導体層との反応によ
る半導体層の侵食及び電極と半導体層の接合の劣化を防
止することができる。これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【００４２】この発明（請求項１２）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものであるから、上記積層体の最
下層は上記溝の底面のみに形成され、溝の側面に形成す
る必要が無いため、上記製造方法（請求項１１）より簡
易で安定した工程により、上記Ａｕ層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのＡｕ
の半導体層への拡散を阻止できる。従って、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものであるから、上記積層体の最
下層は上記溝の底面のみに形成され、溝の側面に形成す
る必要が無いため、上記製造方法（請求項１１）より簡
易で安定した工程により、上記Ａｕ層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのＡｕ
の半導体層への拡散を阻止できる。従って、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
【００４３】この発明（請求項１３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
【００４４】この発明（請求項１４）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
【００４５】この発明（請求項１５）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
【００４６】この発明（請求項１６）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
【００４７】この発明（請求項１７）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記リセス形成のための半
導体層のエッチング及び電極を構成するすべての層の形
成に用いるマスクは同一のレジストマスクであり、上記
製造方法（請求項１１）より簡易な工程によって、Ａｕ
層を含む上記上層部の底面及び側面を上記中間バリア層
及び上記側面バリア層が覆い、さらにその外側を上記最
下層及び上記側面被覆層が完全に覆っている構造の電極
を形成することができる。この電極構造により、上記最
下層及び上記積層体の側面を介してのＡｕの半導体層へ
の拡散を阻止できる。従って、Ａｕと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記リセス形成のための半
導体層のエッチング及び電極を構成するすべての層の形
成に用いるマスクは同一のレジストマスクであり、上記
製造方法（請求項１１）より簡易な工程によって、Ａｕ
層を含む上記上層部の底面及び側面を上記中間バリア層
及び上記側面バリア層が覆い、さらにその外側を上記最
下層及び上記側面被覆層が完全に覆っている構造の電極
を形成することができる。この電極構造により、上記最
下層及び上記積層体の側面を介してのＡｕの半導体層へ
の拡散を阻止できる。従って、Ａｕと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【００４８】この発明（請求項１８）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記リセス形成のための半導体層のエッチング及び電極を
構成するすべての層の形成に用いるマスクは同一のレジ
ストマスクであり、上記製造方法（請求項１２）より簡
易な工程によって、上記Ａｕ層を含む積層体の上層部の
底面及び側面を上記中間バリア層及び上記側面バリア層
で覆う構造の電極を形成できる。この電極構造により、
上記最下層及び上記積層体の側面を介してのＡｕの半導
体層への拡散を阻止できる。従って、Ａｕと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記リセス形成のための半導体層のエッチング及び電極を
構成するすべての層の形成に用いるマスクは同一のレジ
ストマスクであり、上記製造方法（請求項１２）より簡
易な工程によって、上記Ａｕ層を含む積層体の上層部の
底面及び側面を上記中間バリア層及び上記側面バリア層
で覆う構造の電極を形成できる。この電極構造により、
上記最下層及び上記積層体の側面を介してのＡｕの半導
体層への拡散を阻止できる。従って、Ａｕと半導体層と
の反応による半導体層の侵食及び電極と半導体層の接合
の劣化を防止することができ、これにより、この電極が
設けられた半導体装置の信頼性を向上させることができ
る。
【００４９】この発明（請求項１９）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、積層体の形成は、最下層、中間バリア層、上層
部を順次積層する従来の電極の形成方法をそのまま用い
ることができる。また、上記製造方法（請求項１１，１
２）のように、電極を構成する全層を形成した後に、そ
の両脇の半導体層をエッチングする必要が無い。リセス
が必要な場合は、上記積層体を形成する前に半導体層の
エッチングを行えば良い。すなわち、上記製造方法（請
求項１１，１２）より、簡易で安定した工程によって、
上記Ａｕ層を含む積層体の上層部の上面、底面及び側面
を上記中間バリア層及び上記側面バリア層（上記バリア
膜）で覆う構造の電極を形成できる。この電極構造によ
り、上記最下層及び上記積層体の側面を介してのＡｕの
半導体層への拡散を阻止できる。従って、Ａｕと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、積層体の形成は、最下層、中間バリア層、上層
部を順次積層する従来の電極の形成方法をそのまま用い
ることができる。また、上記製造方法（請求項１１，１
２）のように、電極を構成する全層を形成した後に、そ
の両脇の半導体層をエッチングする必要が無い。リセス
が必要な場合は、上記積層体を形成する前に半導体層の
エッチングを行えば良い。すなわち、上記製造方法（請
求項１１，１２）より、簡易で安定した工程によって、
上記Ａｕ層を含む積層体の上層部の上面、底面及び側面
を上記中間バリア層及び上記側面バリア層（上記バリア
膜）で覆う構造の電極を形成できる。この電極構造によ
り、上記最下層及び上記積層体の側面を介してのＡｕの
半導体層への拡散を阻止できる。従って、Ａｕと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
【００５０】この発明（請求項２０）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記バリア膜のエッチングにおいてはマスクを必要とせ
ず、これにマスクを用いる上記製造方法（請求項１９）
より簡易な工程によって、上記Ａｕ層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのＡｕ
の半導体層への拡散を阻止できる。従って、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記バリア膜のエッチングにおいてはマスクを必要とせ
ず、これにマスクを用いる上記製造方法（請求項１９）
より簡易な工程によって、上記Ａｕ層を含む積層体の上
層部の底面及び側面を上記中間バリア層及び上記側面バ
リア層で覆う構造の電極を形成できる。この電極構造に
より、上記最下層及び上記積層体の側面を介してのＡｕ
の半導体層への拡散を阻止できる。従って、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができ、これにより、この
電極が設けられた半導体装置の信頼性を向上させること
ができる。
【００５１】この発明（請求項２１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記最下層がＡｕの拡散を
阻止する中間バリア層の機能を有しており、上記製造方
法（請求項１１，１２）における中間バリア層の形成工
程を必要としない。従って、上記製造方法（請求項１
１，１２）より簡易な工程によって、上記Ａｕ層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、上記最下層及び上記積層体の側面を介
してのＡｕの半導体層への拡散を阻止できる。従って、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記最下層がＡｕの拡散を
阻止する中間バリア層の機能を有しており、上記製造方
法（請求項１１，１２）における中間バリア層の形成工
程を必要としない。従って、上記製造方法（請求項１
１，１２）より簡易な工程によって、上記Ａｕ層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、上記最下層及び上記積層体の側面を介
してのＡｕの半導体層への拡散を阻止できる。従って、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【００５２】この発明（請求項２２）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
【００５３】この発明（請求項２３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものであるから、上記半導
体層のエッチングをこのＡｌＧａＡｓ層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものであるから、上記半導
体層のエッチングをこのＡｌＧａＡｓ層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
【００５４】
実施例１．この発明の第１の実施例について説明する。
図１は、本実施例のＧａＡｓＦＥＴのゲート電極を示す
断面図である。図において、１はゲートの最下層である
Ｔｉ層、２はゲートの中間バリア層であるＰｔ層、３は
ゲートの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕか
らなるゲート電極、５はゲートリセス、６はＦＥＴの動
作層であるｎ型ＧａＡｓ層、７はＧａＡｓ基板である。
図１は、本実施例のＧａＡｓＦＥＴのゲート電極を示す
断面図である。図において、１はゲートの最下層である
Ｔｉ層、２はゲートの中間バリア層であるＰｔ層、３は
ゲートの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕか
らなるゲート電極、５はゲートリセス、６はＦＥＴの動
作層であるｎ型ＧａＡｓ層、７はＧａＡｓ基板である。
【００５５】図１に示したゲート構造では、Ａｕ層３は
その底面のみでなく、その側面もＰｔ層２で覆われてお
り、さらにこのＰｔ層２はＴｉ層１に覆われている。従
って、Ａｕのゲート電極側面を介してのＧａＡｓ層への
拡散は、このＰｔ層２によって阻止され、Ａｕと上記ｎ
型ＧａＡｓ層との反応によるｎ型ＧａＡｓ層の侵食及び
ゲート電極とｎ型ＧａＡｓ層のショットキー接合の劣化
を防止することができ、これにより、このゲート電極が
設けられたＦＥＴの信頼性を向上させることができる。
その底面のみでなく、その側面もＰｔ層２で覆われてお
り、さらにこのＰｔ層２はＴｉ層１に覆われている。従
って、Ａｕのゲート電極側面を介してのＧａＡｓ層への
拡散は、このＰｔ層２によって阻止され、Ａｕと上記ｎ
型ＧａＡｓ層との反応によるｎ型ＧａＡｓ層の侵食及び
ゲート電極とｎ型ＧａＡｓ層のショットキー接合の劣化
を防止することができ、これにより、このゲート電極が
設けられたＦＥＴの信頼性を向上させることができる。
【００５６】本実施例のゲート電極の製造方法を図２に
よって説明する。まず、図２(a) に示すように、ｎ型Ｇ
ａＡｓ層６上に耐熱レジスト８を形成し、これをマスク
としてｎ型ＧａＡｓ層中のゲート電極となる部分にドラ
イエッチングにより溝９を形成した後、スパッタ法また
は化学気相成長（ＣＶＤ）法を用いて、全面にＴｉ膜１
を被着させる。続けて、図２(b) に示すように、スパッ
タ法またはＣＶＤ法を用いて、全面にＰｔ膜２を被着さ
せる。この際、溝９内においては、底面だけではなく、
側面にもＴｉ膜１、Ｐｔ膜２が被着される。次に、耐熱
レジスト８と共に、この耐熱レジスト表面に被着してい
るＴｉ膜１、Ｐｔ膜２を除去し、上記溝内にのみＴｉ層
１、Ｐｔ層２を残した後、図２(c) に示すように、全面
にＡｕ膜３をスパッタ法またはＣＶＤ法を用いて被着さ
せる。さらに、イオンミリングを用いて、Ａｕのエッチ
ングを行い、ＧａＡｓ層表面が露出した時点でエッチン
グを停止することにより、図２(d) に示すように、上記
溝９内、すなわち上記Ｐｔ層２上にＡｕ層３を埋め込
む。次に、図２(e) に示すように、ＧａＡｓ層上にレジ
スト１０を形成した後、これをマスクとしてゲート電極
脇のＧａＡｓ層をエッチング除去し、ゲートリセス５を
形成する。レジスト１０を除去することにより、図１に
示した構造のゲート電極が完成する。
よって説明する。まず、図２(a) に示すように、ｎ型Ｇ
ａＡｓ層６上に耐熱レジスト８を形成し、これをマスク
としてｎ型ＧａＡｓ層中のゲート電極となる部分にドラ
イエッチングにより溝９を形成した後、スパッタ法また
は化学気相成長（ＣＶＤ）法を用いて、全面にＴｉ膜１
を被着させる。続けて、図２(b) に示すように、スパッ
タ法またはＣＶＤ法を用いて、全面にＰｔ膜２を被着さ
せる。この際、溝９内においては、底面だけではなく、
側面にもＴｉ膜１、Ｐｔ膜２が被着される。次に、耐熱
レジスト８と共に、この耐熱レジスト表面に被着してい
るＴｉ膜１、Ｐｔ膜２を除去し、上記溝内にのみＴｉ層
１、Ｐｔ層２を残した後、図２(c) に示すように、全面
にＡｕ膜３をスパッタ法またはＣＶＤ法を用いて被着さ
せる。さらに、イオンミリングを用いて、Ａｕのエッチ
ングを行い、ＧａＡｓ層表面が露出した時点でエッチン
グを停止することにより、図２(d) に示すように、上記
溝９内、すなわち上記Ｐｔ層２上にＡｕ層３を埋め込
む。次に、図２(e) に示すように、ＧａＡｓ層上にレジ
スト１０を形成した後、これをマスクとしてゲート電極
脇のＧａＡｓ層をエッチング除去し、ゲートリセス５を
形成する。レジスト１０を除去することにより、図１に
示した構造のゲート電極が完成する。
【００５７】本実施例の製造方法を用いることにより、
簡易な工程で、図１に示したＡｕ層の底面、側面をＰｔ
層及びＴｉ層が覆うようなゲート電極構造を作成するこ
とができる。
簡易な工程で、図１に示したＡｕ層の底面、側面をＰｔ
層及びＴｉ層が覆うようなゲート電極構造を作成するこ
とができる。
【００５８】上記の製造方法においては、Ｔｉ層、Ｐｔ
層の形成にスパッタ法またはＣＶＤ法を用いているが、
これに斜め蒸着法を用いても良い。また、Ａｕ層の形成
は、耐熱レジストを除去した後に、スパッタ法またはＣ
ＶＤ法を用いて行っているが、これをＴｉ，Ｐｔ膜の被
着後に耐熱レジストを除去せずに蒸着法を用いて全面に
Ａｕを被着し、この後に耐熱レジストを除去することに
より、溝９内にのみ金属層を残す方法で行っても良い。
層の形成にスパッタ法またはＣＶＤ法を用いているが、
これに斜め蒸着法を用いても良い。また、Ａｕ層の形成
は、耐熱レジストを除去した後に、スパッタ法またはＣ
ＶＤ法を用いて行っているが、これをＴｉ，Ｐｔ膜の被
着後に耐熱レジストを除去せずに蒸着法を用いて全面に
Ａｕを被着し、この後に耐熱レジストを除去することに
より、溝９内にのみ金属層を残す方法で行っても良い。
【００５９】本実施例の上記の製造方法においては、Ａ
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。もしゲートリセス底面がゲート電極底面より上にあ
るとすると、ゲート電極側面の一部がｎ型ＧａＡｓ層と
接することになり、これによるゲート容量の増加がＦＥ
Ｔの高周波特性を劣化させる。一方、もしゲートリセス
底面がゲート電極底面より下にあるとすると、ゲート領
域以外のｎ型ＧａＡｓ層の厚さが薄くなり、ソース抵
抗、ドレイン抵抗が増大し、これもＦＥＴの電気特性を
劣化させる。従って、ゲートリセスの底面とゲート電極
の底面を一致させるのが好ましい。このためには、ゲー
トリセスエッチングにおけるリセスの深さの制御を精密
に行う必要がある。しかし、図３に示すように、ｎ型Ｇ
ａＡｓ層６１，６３の間にｎ型ＡｌＧａＡｓからなるエ
ッチングストッパ層６２を挿入することにより、上記の
ゲートリセス形成のためのエッチングはゲート電極の底
面と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層６２はゲートリ
セス形成エツチングのみではなく、上記溝９のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は容易で安定し
たものとなり、製造されるＦＥＴの歩留まりが向上す
る。
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。もしゲートリセス底面がゲート電極底面より上にあ
るとすると、ゲート電極側面の一部がｎ型ＧａＡｓ層と
接することになり、これによるゲート容量の増加がＦＥ
Ｔの高周波特性を劣化させる。一方、もしゲートリセス
底面がゲート電極底面より下にあるとすると、ゲート領
域以外のｎ型ＧａＡｓ層の厚さが薄くなり、ソース抵
抗、ドレイン抵抗が増大し、これもＦＥＴの電気特性を
劣化させる。従って、ゲートリセスの底面とゲート電極
の底面を一致させるのが好ましい。このためには、ゲー
トリセスエッチングにおけるリセスの深さの制御を精密
に行う必要がある。しかし、図３に示すように、ｎ型Ｇ
ａＡｓ層６１，６３の間にｎ型ＡｌＧａＡｓからなるエ
ッチングストッパ層６２を挿入することにより、上記の
ゲートリセス形成のためのエッチングはゲート電極の底
面と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層６２はゲートリ
セス形成エツチングのみではなく、上記溝９のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は容易で安定し
たものとなり、製造されるＦＥＴの歩留まりが向上す
る。
【００６０】なお、本実施例においては、ゲート電極の
最下層にはＴｉ層を、この最下層と上層であるＡｕ層と
の間の中間バリア層にはＰｔ層を用いているが、最下層
としては、ＷＳｉx ，ＷＳｉx Ｎを用いても良く、また
中間バリア層としてはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，Ｗ
Ｓｉx Ｎを用いても良い。
最下層にはＴｉ層を、この最下層と上層であるＡｕ層と
の間の中間バリア層にはＰｔ層を用いているが、最下層
としては、ＷＳｉx ，ＷＳｉx Ｎを用いても良く、また
中間バリア層としてはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，Ｗ
Ｓｉx Ｎを用いても良い。
【００６１】また、本実施例はＦＥＴのゲート電極に関
するものであるが、この電極構造及びその形成方法はヘ
テロ接合バイポーラトランジスタのベース電極にも適用
可能である。これは、以下で述べる全実施例についても
同様である。
するものであるが、この電極構造及びその形成方法はヘ
テロ接合バイポーラトランジスタのベース電極にも適用
可能である。これは、以下で述べる全実施例についても
同様である。
【００６２】実施例２．この発明の第２の実施例につい
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図４に本実施例のゲート電極の製造方法
を示す。まず、図４(a) に示すように、ＧａＡｓ基板７
上に形成されたｎ型ＧａＡｓ層６上に開口部１２を有す
るレジスト１１を形成した後、このレジストをマスクと
して上記レジスト開口部１２下のｎ型ＧａＡｓ層をエッ
チングし、ゲートリセス５を形成する。次に、図４(b)
に示すように、レジスト１１をマスクとして、Ｔｉ膜
１、Ｐｔ膜２を順次斜め蒸着することにより、ゲトリセ
ス５の底面にＴｉ層１、Ｐｔ層２を形成する。この際の
斜め蒸着は、図中の矢印の２方向から行う。ゲートリセ
ス底面に形成されたＴｉ層１、Ｐｔ層２の断面形状は、
凹形となっている。さらに、図４(c) に示すように、基
板に対して垂直方向からＡｕの蒸着を行い、上記の凹形
形状のＴｉ層１、Ｐｔ層２の内面にＡｕ層３を形成す
る。最後に、レジスト１１を除去することにより、図１
に示した構造と類似のＡｕ層の底面及び側面がＰｔ層で
覆われ、さらにＰｔ層の外側がＴｉ層で覆われている構
造のゲート電極が形成される。
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図４に本実施例のゲート電極の製造方法
を示す。まず、図４(a) に示すように、ＧａＡｓ基板７
上に形成されたｎ型ＧａＡｓ層６上に開口部１２を有す
るレジスト１１を形成した後、このレジストをマスクと
して上記レジスト開口部１２下のｎ型ＧａＡｓ層をエッ
チングし、ゲートリセス５を形成する。次に、図４(b)
に示すように、レジスト１１をマスクとして、Ｔｉ膜
１、Ｐｔ膜２を順次斜め蒸着することにより、ゲトリセ
ス５の底面にＴｉ層１、Ｐｔ層２を形成する。この際の
斜め蒸着は、図中の矢印の２方向から行う。ゲートリセ
ス底面に形成されたＴｉ層１、Ｐｔ層２の断面形状は、
凹形となっている。さらに、図４(c) に示すように、基
板に対して垂直方向からＡｕの蒸着を行い、上記の凹形
形状のＴｉ層１、Ｐｔ層２の内面にＡｕ層３を形成す
る。最後に、レジスト１１を除去することにより、図１
に示した構造と類似のＡｕ層の底面及び側面がＰｔ層で
覆われ、さらにＰｔ層の外側がＴｉ層で覆われている構
造のゲート電極が形成される。
【００６３】本実施例においては、各金属膜の形成に
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例１より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例１より簡易な工程を用いて上記のＡｕ層の側
面及び底面をＰｔ層、Ｔｉ層で覆った構造のゲート電極
を作製することができる。
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例１より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例１より簡易な工程を用いて上記のＡｕ層の側
面及び底面をＰｔ層、Ｔｉ層で覆った構造のゲート電極
を作製することができる。
【００６４】このゲート電極においても、Ａｕのゲート
電極側面を介してのＧａＡｓ層への拡散は、Ｐｔ層２に
よって阻止され、Ａｕと上記ｎ型ＧａＡｓ層との反応に
よるｎ型ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡ
ｓ層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたＦＥＴの
信頼性を向上させることができる。
電極側面を介してのＧａＡｓ層への拡散は、Ｐｔ層２に
よって阻止され、Ａｕと上記ｎ型ＧａＡｓ層との反応に
よるｎ型ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡ
ｓ層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたＦＥＴの
信頼性を向上させることができる。
【００６５】実施例３．この発明の第３の実施例につい
て説明する。図５は、本実施例のゲート電極を示す断面
図である。図において、１はゲートの最下層であるＴｉ
層、２はゲートの中間バリア層であるＰｔ層、３はゲー
トの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕからな
るゲート電極、５はゲートリセス、６はＦＥＴの動作層
であるｎ型ＧａＡｓ層、７はＧａＡｓ基板である。
て説明する。図５は、本実施例のゲート電極を示す断面
図である。図において、１はゲートの最下層であるＴｉ
層、２はゲートの中間バリア層であるＰｔ層、３はゲー
トの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕからな
るゲート電極、５はゲートリセス、６はＦＥＴの動作層
であるｎ型ＧａＡｓ層、７はＧａＡｓ基板である。
【００６６】図５に示したゲート電極では、Ａｕ層３は
その底面のみでなく、その側面もＰｔ層２で覆われてい
る。従って、Ａｕのゲート電極側面を介してのＧａＡｓ
層への拡散は、このＰｔ層２によって阻止され、Ａｕと
ｎ型ＧａＡｓ層との反応による上記ｎ型ＧａＡｓ層の侵
食及びゲート電極とｎ型ＧａＡｓ層のショットキー接合
の劣化を防止することができる。これにより、このゲー
ト電極が設けられたＦＥＴの信頼性を向上させることが
できる。
その底面のみでなく、その側面もＰｔ層２で覆われてい
る。従って、Ａｕのゲート電極側面を介してのＧａＡｓ
層への拡散は、このＰｔ層２によって阻止され、Ａｕと
ｎ型ＧａＡｓ層との反応による上記ｎ型ＧａＡｓ層の侵
食及びゲート電極とｎ型ＧａＡｓ層のショットキー接合
の劣化を防止することができる。これにより、このゲー
ト電極が設けられたＦＥＴの信頼性を向上させることが
できる。
【００６７】本実施例のゲート電極の製造方法を図６に
よって説明する。まず、図６(a) に示すように、ｎ型Ｇ
ａＡｓ層６上に耐熱レジスト８を形成し、これをマスク
としてｎ型ＧａＡｓ層中のゲート電極となる部分に、ド
ライエッチングにより溝９を形成した後、蒸着法を用い
て、全面にＴｉ膜１を被着させる。この際、蒸着を基板
面に垂直な方向から行うことにより、溝９内において
は、その底面にのみＴｉ層１が形成される。これ以降の
工程は、実施例１と同じである。すなわち、図６(b) に
示すように、スパッタ法またはＣＶＤ法を用いて、全面
にＰｔ膜２を被着させる。この際、溝９内においては、
底面（Ｔｉ層上）だけではなく、側面にもＰｔ膜２が被
着される。次に、耐熱レジスト８と共に、この耐熱レジ
スト表面に被着しているＴｉ膜１、Ｐｔ膜２を除去し、
上記溝内にのみＴｉ層１、Ｐｔ層２を残した後、図６
(c) に示すように、全面にＡｕ膜３をスパッタ法または
ＣＶＤ法を用いて被着させる。さらに、イオンミリング
を用いて、Ａｕのエッチングを行い、ＧａＡｓ層表面が
露出した時点でエッチングを停止することにより、図６
(d) に示すように、上記溝９内すなわち、上記Ｐｔ層２
上にＡｕ層３を埋め込む。次に、図６(e) に示すよう
に、ＧａＡｓ層上にレジスト１０を形成した後、これを
マスクとしてゲート電極脇のＧａＡｓ層をエッチング除
去し、ゲートリセス５を形成する。レジスト１０を除去
することにより、図５に示した構造のゲート電極が完成
する。
よって説明する。まず、図６(a) に示すように、ｎ型Ｇ
ａＡｓ層６上に耐熱レジスト８を形成し、これをマスク
としてｎ型ＧａＡｓ層中のゲート電極となる部分に、ド
ライエッチングにより溝９を形成した後、蒸着法を用い
て、全面にＴｉ膜１を被着させる。この際、蒸着を基板
面に垂直な方向から行うことにより、溝９内において
は、その底面にのみＴｉ層１が形成される。これ以降の
工程は、実施例１と同じである。すなわち、図６(b) に
示すように、スパッタ法またはＣＶＤ法を用いて、全面
にＰｔ膜２を被着させる。この際、溝９内においては、
底面（Ｔｉ層上）だけではなく、側面にもＰｔ膜２が被
着される。次に、耐熱レジスト８と共に、この耐熱レジ
スト表面に被着しているＴｉ膜１、Ｐｔ膜２を除去し、
上記溝内にのみＴｉ層１、Ｐｔ層２を残した後、図６
(c) に示すように、全面にＡｕ膜３をスパッタ法または
ＣＶＤ法を用いて被着させる。さらに、イオンミリング
を用いて、Ａｕのエッチングを行い、ＧａＡｓ層表面が
露出した時点でエッチングを停止することにより、図６
(d) に示すように、上記溝９内すなわち、上記Ｐｔ層２
上にＡｕ層３を埋め込む。次に、図６(e) に示すよう
に、ＧａＡｓ層上にレジスト１０を形成した後、これを
マスクとしてゲート電極脇のＧａＡｓ層をエッチング除
去し、ゲートリセス５を形成する。レジスト１０を除去
することにより、図５に示した構造のゲート電極が完成
する。
【００６８】本実施例のゲート電極の製造方法において
は、Ｔｉ層の形成に蒸着法を用いているため、ＧａＡｓ
層の溝９上の耐熱レジスト８の側壁にＴｉ膜が被着され
ず、この後被着されるＰｔ膜のみがこの側壁に残ること
になるため、実施例１のようにＴｉ膜、Ｐｔ膜が共にこ
の側壁に残る場合と比較して、耐熱レジストの除去が容
易となる。すなわち、本実施例においては、実施例１よ
り容易に、図５に示したＡｕ層の底面、側面をＰｔ層が
覆うような構造のゲート電極を作成することができる。
は、Ｔｉ層の形成に蒸着法を用いているため、ＧａＡｓ
層の溝９上の耐熱レジスト８の側壁にＴｉ膜が被着され
ず、この後被着されるＰｔ膜のみがこの側壁に残ること
になるため、実施例１のようにＴｉ膜、Ｐｔ膜が共にこ
の側壁に残る場合と比較して、耐熱レジストの除去が容
易となる。すなわち、本実施例においては、実施例１よ
り容易に、図５に示したＡｕ層の底面、側面をＰｔ層が
覆うような構造のゲート電極を作成することができる。
【００６９】上記の製造方法においては、Ｔｉ層の形成
に蒸着法を用いているが、これにスパッタ法またはＣＶ
Ｄ法を用いても良い。また、Ｐｔ層の形成にスパッタ法
またはＣＶＤ法を用いているが、これに斜め蒸着法を用
いても良い。また、Ａｕ層の形成は、耐熱レジストを除
去した後に、スパッタ法またはＣＶＤ法を用いて行って
いるが、これをＴｉ，Ｐｔ膜の被着後に耐熱レジストを
除去せずに蒸着法を用いて全面にＡｕを被着し、この後
に耐熱レジストを除去することにより、溝９内にのみ金
属層を残す方法で行っても良い。
に蒸着法を用いているが、これにスパッタ法またはＣＶ
Ｄ法を用いても良い。また、Ｐｔ層の形成にスパッタ法
またはＣＶＤ法を用いているが、これに斜め蒸着法を用
いても良い。また、Ａｕ層の形成は、耐熱レジストを除
去した後に、スパッタ法またはＣＶＤ法を用いて行って
いるが、これをＴｉ，Ｐｔ膜の被着後に耐熱レジストを
除去せずに蒸着法を用いて全面にＡｕを被着し、この後
に耐熱レジストを除去することにより、溝９内にのみ金
属層を残す方法で行っても良い。
【００７０】本実施例の上記の製造方法においても、Ａ
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。この理由は、実施例１で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例１と同様に、図７に示すように、ｎ型Ｇａ
Ａｓ層６１，６３の間にｎ型ＡｌＧａＡｓからなるエッ
チングストッパ層６２を挿入することにより、上記のゲ
ートリセス形成のためのエッチングはゲート電極の底面
と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層６２はゲートリ
セス形成エツチングのみではなく、上記溝９のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は安定したもの
となり、製造されるＦＥＴの歩留まりが向上する。
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。この理由は、実施例１で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例１と同様に、図７に示すように、ｎ型Ｇａ
Ａｓ層６１，６３の間にｎ型ＡｌＧａＡｓからなるエッ
チングストッパ層６２を挿入することにより、上記のゲ
ートリセス形成のためのエッチングはゲート電極の底面
と一致する面において自動的に停止させることができ
る。ただし、このエッチングストッパ層６２はゲートリ
セス形成エツチングのみではなく、上記溝９のエッチン
グにおいても、エッチングストッパ層として働くように
する。これにより、上記エッチング工程は安定したもの
となり、製造されるＦＥＴの歩留まりが向上する。
【００７１】なお、本実施例においては、ゲート電極の
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層には、Ｐｔ層を用いているが、最
下層としては、ＷＳｉx ，ＷＳｉx Ｎを用いても良く、
また中間バリア層としてはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx
，ＷＳｉx Ｎを用いても良い。
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層には、Ｐｔ層を用いているが、最
下層としては、ＷＳｉx ，ＷＳｉx Ｎを用いても良く、
また中間バリア層としてはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx
，ＷＳｉx Ｎを用いても良い。
【００７２】実施例４．この発明の第４の実施例につい
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図８に本実施例のゲート電極の製造方法
を示す。まず、図８(a) に示すように、ＧａＡｓ基板７
上に形成されたｎ型ＧａＡｓ層６上に開口部１２を有す
るレジスト１１を形成した後、このレジストをマスクと
して上記レジスト開口部１２下のｎ型ＧａＡｓ層をエッ
チングし、ゲートリセス５を形成する。次に、図８(b)
に示すように、レジスト１１をマスクとして、Ｔｉ膜１
を基板に垂直な方向から蒸着することにより、ゲートリ
セス底面にＴｉ層１を形成する。さらに、図８(c) に示
すように、Ｐｔ膜２を斜め蒸着することにより、上記Ｔ
ｉ層１上にＰｔ層２を形成する。この際の斜め蒸着は、
図中の矢印の２方向から行う。ゲートリセス底面のＴｉ
層１上に形成されたＰｔ層２の断面形状は、凹形となっ
ている。さらに、図８(d) に示すように、基板に対して
垂直方向からＡｕの蒸着を行い、上記の凹形形状のＰｔ
層２の内面にＡｕ層３を形成する。最後に、レジスト１
１を除去することにより、図５に示した構造と類似のＡ
ｕ層３の底面及び側面がＰｔ層２で覆われている構造の
ゲート電極が形成される。
て説明する。本実施例は、ゲート電極の製造方法に関す
るものである。図８に本実施例のゲート電極の製造方法
を示す。まず、図８(a) に示すように、ＧａＡｓ基板７
上に形成されたｎ型ＧａＡｓ層６上に開口部１２を有す
るレジスト１１を形成した後、このレジストをマスクと
して上記レジスト開口部１２下のｎ型ＧａＡｓ層をエッ
チングし、ゲートリセス５を形成する。次に、図８(b)
に示すように、レジスト１１をマスクとして、Ｔｉ膜１
を基板に垂直な方向から蒸着することにより、ゲートリ
セス底面にＴｉ層１を形成する。さらに、図８(c) に示
すように、Ｐｔ膜２を斜め蒸着することにより、上記Ｔ
ｉ層１上にＰｔ層２を形成する。この際の斜め蒸着は、
図中の矢印の２方向から行う。ゲートリセス底面のＴｉ
層１上に形成されたＰｔ層２の断面形状は、凹形となっ
ている。さらに、図８(d) に示すように、基板に対して
垂直方向からＡｕの蒸着を行い、上記の凹形形状のＰｔ
層２の内面にＡｕ層３を形成する。最後に、レジスト１
１を除去することにより、図５に示した構造と類似のＡ
ｕ層３の底面及び側面がＰｔ層２で覆われている構造の
ゲート電極が形成される。
【００７３】本実施例においては、各金属膜の形成に
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例１より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例３より簡易な工程を用いて上記のＡｕ層３の
側面及び底面をＰｔ層２で覆った構造のゲート電極を作
製することができる。
は、蒸着法のみを用いており、またこの蒸着とゲートリ
セス形成のためのエッチングは同一のレジストマスクで
行われるため、工程は実施例１より簡易なものとなって
いる。すなわち、本実施例のゲート電極の製造方法で
は、実施例３より簡易な工程を用いて上記のＡｕ層３の
側面及び底面をＰｔ層２で覆った構造のゲート電極を作
製することができる。
【００７４】このゲート電極においても、Ａｕのゲート
電極側面を介してのＧａＡｓ層への拡散は、Ｐｔ層２に
よって阻止され、Ａｕと上記ｎ型ＧａＡｓ層との反応に
よるｎ型ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡ
ｓ層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたＦＥＴの
信頼性を向上させることができる。
電極側面を介してのＧａＡｓ層への拡散は、Ｐｔ層２に
よって阻止され、Ａｕと上記ｎ型ＧａＡｓ層との反応に
よるｎ型ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡ
ｓ層のショットキー接合の劣化を防止することができ
る。これにより、このゲート電極が設けられたＦＥＴの
信頼性を向上させることができる。
【００７５】実施例５．この発明の第５の実施例につい
て説明する。図９は、本実施例のゲート電極を示す断面
図である。図において、１はゲートの最下層であるＴｉ
層、２はゲートの中間バリア層であるＰｔ層、３はゲー
トの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕからな
るゲート電極、５はゲートリセス、６はＦＥＴの動作層
であるｎ型ＧａＡｓ層、７はＧａＡｓ基板、２２はゲー
トの側面バリア層であるＰｔ層である。
て説明する。図９は、本実施例のゲート電極を示す断面
図である。図において、１はゲートの最下層であるＴｉ
層、２はゲートの中間バリア層であるＰｔ層、３はゲー
トの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕからな
るゲート電極、５はゲートリセス、６はＦＥＴの動作層
であるｎ型ＧａＡｓ層、７はＧａＡｓ基板、２２はゲー
トの側面バリア層であるＰｔ層である。
【００７６】図９に示したゲート構造では、Ａｕ層３は
その底面のみでなく、その側面及び上面もＰｔ層２２で
覆われている。従って、Ａｕのゲート電極側面を介して
のＧａＡｓ層への拡散は、このＰｔ層２２によって阻止
され、Ａｕとｎ型ＧａＡｓ層との反応による上記ｎ型Ｇ
ａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のショ
ットキー接合の劣化を防止することができる。これによ
り、このゲート電極が設けられたＦＥＴの信頼性を向上
させることができる。
その底面のみでなく、その側面及び上面もＰｔ層２２で
覆われている。従って、Ａｕのゲート電極側面を介して
のＧａＡｓ層への拡散は、このＰｔ層２２によって阻止
され、Ａｕとｎ型ＧａＡｓ層との反応による上記ｎ型Ｇ
ａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のショ
ットキー接合の劣化を防止することができる。これによ
り、このゲート電極が設けられたＦＥＴの信頼性を向上
させることができる。
【００７７】本実施例のゲート電極の製造方法を図１０
によって説明する。まず、図１０(a) に示すように、ｎ
型ＧａＡｓ層６上のゲート領域に最下層がＴｉ層１、中
間バリア層がＰｔ層２、上層がＡｕ層３からなる積層体
を形成する。この積層体は、上記ゲート領域に開口部を
有するレジストを形成した後、これをマスクとしてＴ
ｉ，Ｐｔ，Ａｕを順次蒸着し、その後レジストを除去す
ることにより形成される。次に、ＣＶＤ法等を用いて全
面に絶縁膜（ＳｉＯＮ膜等）２０を堆積させた後、図１
０(b) に示すように、エッチバック法によりＡｕ層３の
全体とＰｔ層２の側面の一部が絶縁膜２０の表面上に露
出するようにする。さらに、スパッタ法、ＣＶＤ法また
は斜め蒸着法を用いて、Ｐｔ膜を全面に被着させ、図１
０(c) に示すように上記積層体上の領域を含むＰｔ膜上
の一定領域にレジスト２８を形成し、このレジストをマ
スクとしてイオンミリングにより絶縁膜２０の表面が露
出するまで、Ｐｔ膜をエッチングする。これにより、Ａ
ｕ層の上面及び側面を覆うＰｔ層２２が形成される。最
後に、レジスト２８及び絶縁膜２０を除去することによ
り、図９に示した構造のゲート電極が完成する。
によって説明する。まず、図１０(a) に示すように、ｎ
型ＧａＡｓ層６上のゲート領域に最下層がＴｉ層１、中
間バリア層がＰｔ層２、上層がＡｕ層３からなる積層体
を形成する。この積層体は、上記ゲート領域に開口部を
有するレジストを形成した後、これをマスクとしてＴ
ｉ，Ｐｔ，Ａｕを順次蒸着し、その後レジストを除去す
ることにより形成される。次に、ＣＶＤ法等を用いて全
面に絶縁膜（ＳｉＯＮ膜等）２０を堆積させた後、図１
０(b) に示すように、エッチバック法によりＡｕ層３の
全体とＰｔ層２の側面の一部が絶縁膜２０の表面上に露
出するようにする。さらに、スパッタ法、ＣＶＤ法また
は斜め蒸着法を用いて、Ｐｔ膜を全面に被着させ、図１
０(c) に示すように上記積層体上の領域を含むＰｔ膜上
の一定領域にレジスト２８を形成し、このレジストをマ
スクとしてイオンミリングにより絶縁膜２０の表面が露
出するまで、Ｐｔ膜をエッチングする。これにより、Ａ
ｕ層の上面及び側面を覆うＰｔ層２２が形成される。最
後に、レジスト２８及び絶縁膜２０を除去することによ
り、図９に示した構造のゲート電極が完成する。
【００７８】本実施例のゲート電極の製造方法において
は、Ｔｉ層１、Ｐｔ層２、Ａｕ層３からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例１及び３に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のＧａＡｓ層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、上記積層体を形
成するためのレジストをマスクとして、積層体の各金属
層を被着させる前にＧａＡｓ層のエッチングを行えば良
い。すなわち、本実施例のゲート電極の製造方法は、実
施例１及び３に示したものより、簡易で安定した工程か
らなっている。
は、Ｔｉ層１、Ｐｔ層２、Ａｕ層３からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例１及び３に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のＧａＡｓ層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、上記積層体を形
成するためのレジストをマスクとして、積層体の各金属
層を被着させる前にＧａＡｓ層のエッチングを行えば良
い。すなわち、本実施例のゲート電極の製造方法は、実
施例１及び３に示したものより、簡易で安定した工程か
らなっている。
【００７９】上記の製造方法においては、Ｐｔ層２２の
形成は、積層体の上部を絶縁膜２０上に露出させた後
に、全面にスパッタ法、ＣＶＤ法または斜め蒸着法を用
いて行っているが、これを積層体の上部を絶縁膜２０上
に露出させた後に、積層体領域を含む領域に開口部を有
するレジストを絶縁膜２０上に形成し、この後全面にＰ
ｔ膜をスパッタ法、ＣＶＤ法または斜め蒸着法を用いて
被着させ、さらに、このレジストを除去することによっ
て行っても良い。
形成は、積層体の上部を絶縁膜２０上に露出させた後
に、全面にスパッタ法、ＣＶＤ法または斜め蒸着法を用
いて行っているが、これを積層体の上部を絶縁膜２０上
に露出させた後に、積層体領域を含む領域に開口部を有
するレジストを絶縁膜２０上に形成し、この後全面にＰ
ｔ膜をスパッタ法、ＣＶＤ法または斜め蒸着法を用いて
被着させ、さらに、このレジストを除去することによっ
て行っても良い。
【００８０】なお、本実施例においては、ゲート電極の
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層及び側面バリア層には、Ｐｔ層を
用いているが、最下層としては、ＷＳｉx ，ＷＳｉx Ｎ
を用いても良く、また中間バリア層及び側面バリア層と
してはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，ＷＳｉx Ｎを用い
ても良い。
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層及び側面バリア層には、Ｐｔ層を
用いているが、最下層としては、ＷＳｉx ，ＷＳｉx Ｎ
を用いても良く、また中間バリア層及び側面バリア層と
してはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，ＷＳｉx Ｎを用い
ても良い。
【００８１】実施例６．この発明の第６の実施例につい
て説明する。図１１は、本実施例のゲート電極を示す断
面図である。図において、１はゲートの最下層であるＴ
ｉ層、２はゲートの中間バリア層であるＰｔ層、３はゲ
ートの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕから
なるゲート電極、５はゲートリセス、６はＦＥＴの動作
層であるｎ型ＧａＡｓ層、７はＧａＡｓ基板、３２はゲ
ートの側面バリア層であるＰｔ層である。
て説明する。図１１は、本実施例のゲート電極を示す断
面図である。図において、１はゲートの最下層であるＴ
ｉ層、２はゲートの中間バリア層であるＰｔ層、３はゲ
ートの最上層であるＡｕ層、４はＴｉ／Ｐｔ／Ａｕから
なるゲート電極、５はゲートリセス、６はＦＥＴの動作
層であるｎ型ＧａＡｓ層、７はＧａＡｓ基板、３２はゲ
ートの側面バリア層であるＰｔ層である。
【００８２】図１１に示したゲート電極では、Ａｕ層３
はその底面をＰｔ層２で覆われているのみでなく、その
側面もＰｔ層３２で覆われている。従って、Ａｕのゲー
ト電極側面を介してのＧａＡｓ層への拡散は、このＰｔ
層３２によって阻止され、Ａｕとｎ型ＧａＡｓ層との反
応による上記ｎ型ＧａＡｓ層の侵食及びゲート電極とｎ
型ＧａＡｓ層のショットキー接合の劣化を防止すること
ができる。これにより、このゲート電極が設けられたＦ
ＥＴの信頼性を向上させることができる。ただし、実施
例５のように、Ａｕ層３の上面がＰｔ層で覆われている
わけではない。
はその底面をＰｔ層２で覆われているのみでなく、その
側面もＰｔ層３２で覆われている。従って、Ａｕのゲー
ト電極側面を介してのＧａＡｓ層への拡散は、このＰｔ
層３２によって阻止され、Ａｕとｎ型ＧａＡｓ層との反
応による上記ｎ型ＧａＡｓ層の侵食及びゲート電極とｎ
型ＧａＡｓ層のショットキー接合の劣化を防止すること
ができる。これにより、このゲート電極が設けられたＦ
ＥＴの信頼性を向上させることができる。ただし、実施
例５のように、Ａｕ層３の上面がＰｔ層で覆われている
わけではない。
【００８３】本実施例のゲート電極の製造方法を図１２
によって説明する。まず、実施例５とまったく同様に、
ｎ型ＧａＡｓ層６上のゲート領域に最下層がＴｉ層１、
中間バリア層がＰｔ層２、上層がＡｕ層３からなる積層
体を形成する。次に、ＣＶＤ法等を用いて全面に絶縁膜
（ＳｉＯＮ等）２０を堆積さた後、エッチバック法によ
りＡｕ層３の全体とＰｔ層２の側面の一部が絶縁膜２０
の表面上に露出するようにする。さらに、図１２(a) に
示すように、スパッタ法、ＣＶＤ法または斜め蒸着法を
用いて、Ｐｔ膜３２を全面に被着させる。次に、イオン
ミリングにより絶縁膜２０の表面及びＡｕ層３の上面が
露出するまで、Ｐｔ膜をエッチングする。イオンミリン
グは異方性エッチングであるから、図１２(b) に示すよ
うに、上記積層体の側面にのみＰｔが側壁として残り、
Ａｕ層３の側面を覆うＰｔ層３２が形成される。最後
に、絶縁膜２０を除去することにより、図１１に示した
構造のゲート電極が完成する。
によって説明する。まず、実施例５とまったく同様に、
ｎ型ＧａＡｓ層６上のゲート領域に最下層がＴｉ層１、
中間バリア層がＰｔ層２、上層がＡｕ層３からなる積層
体を形成する。次に、ＣＶＤ法等を用いて全面に絶縁膜
（ＳｉＯＮ等）２０を堆積さた後、エッチバック法によ
りＡｕ層３の全体とＰｔ層２の側面の一部が絶縁膜２０
の表面上に露出するようにする。さらに、図１２(a) に
示すように、スパッタ法、ＣＶＤ法または斜め蒸着法を
用いて、Ｐｔ膜３２を全面に被着させる。次に、イオン
ミリングにより絶縁膜２０の表面及びＡｕ層３の上面が
露出するまで、Ｐｔ膜をエッチングする。イオンミリン
グは異方性エッチングであるから、図１２(b) に示すよ
うに、上記積層体の側面にのみＰｔが側壁として残り、
Ａｕ層３の側面を覆うＰｔ層３２が形成される。最後
に、絶縁膜２０を除去することにより、図１１に示した
構造のゲート電極が完成する。
【００８４】本実施例のゲート電極の製造方法において
も、Ｔｉ層１、Ｐｔ層２、Ａｕ層３からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例１及び３に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のＧａＡｓ層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、前述のように、
上記積層体を形成するためのレジストをマスクとして、
積層体の各金属層を被着させる前にＧａＡｓ層のエッチ
ングを行えば良い。さらに、実施例５に示した方法のよ
うに絶縁膜上及び積層体上の全面にＰｔ膜を形成した
後、このＰｔ膜上にレジストを形成する必要がない。す
なわち、本実施例のゲート電極の製造方法は、実施例
１，３及び５に示したものより、簡易で安定した工程か
らなっている。
も、Ｔｉ層１、Ｐｔ層２、Ａｕ層３からなる積層体の形
成は、従来の金属ゲート電極の形成方法をそのまま用い
ることができる。また、実施例１及び３に示した方法の
ように、ゲート電極を構成する各金属層を形成した後
に、その両脇のＧａＡｓ層をエッチングする必要が無
い。もしゲートリセスが必要な場合は、前述のように、
上記積層体を形成するためのレジストをマスクとして、
積層体の各金属層を被着させる前にＧａＡｓ層のエッチ
ングを行えば良い。さらに、実施例５に示した方法のよ
うに絶縁膜上及び積層体上の全面にＰｔ膜を形成した
後、このＰｔ膜上にレジストを形成する必要がない。す
なわち、本実施例のゲート電極の製造方法は、実施例
１，３及び５に示したものより、簡易で安定した工程か
らなっている。
【００８５】なお、本実施例においては、ゲート電極の
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層及び側面バリア層には、Ｐｔ層を
用いているが、最下層としては、ＷＳｉx ，ＷＳｉx Ｎ
を用いても良く、また中間バリア層及び側面バリア層と
してはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，ＷＳｉx Ｎを用い
ても良い。
最下層には、Ｔｉ層を、この最下層と上層であるＡｕ層
との間の中間バリア層及び側面バリア層には、Ｐｔ層を
用いているが、最下層としては、ＷＳｉx ，ＷＳｉx Ｎ
を用いても良く、また中間バリア層及び側面バリア層と
してはＭｏ，ＴｉＮ，Ｗ，ＷＳｉx ，ＷＳｉx Ｎを用い
ても良い。
【００８６】実施例７．この発明の第７の実施例につい
て説明する。図１３は、本実施例のゲート電極を示す断
面図である。図において、４１はゲートの下層であるＷ
Ｓｉx 層、３はゲートの上層であるＡｕ層、４はＷＳｉ
x ／Ａｕからなるゲート電極、５はゲートリセス、６は
ＦＥＴの動作層であるｎ型ＧａＡｓ層、７はＧａＡｓ基
板である。
て説明する。図１３は、本実施例のゲート電極を示す断
面図である。図において、４１はゲートの下層であるＷ
Ｓｉx 層、３はゲートの上層であるＡｕ層、４はＷＳｉ
x ／Ａｕからなるゲート電極、５はゲートリセス、６は
ＦＥＴの動作層であるｎ型ＧａＡｓ層、７はＧａＡｓ基
板である。
【００８７】図１３に示したゲート電極では、Ａｕ層３
はその底面のみでなく、その側面もＷＳｉx 層４１で覆
われている。従って、Ａｕのゲート電極側面を介しての
ＧａＡｓ層への拡散は、このＷＳｉx 層４１によって阻
止され、Ａｕとｎ型ＧａＡｓ層との反応による上記ｎ型
ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のシ
ョットキー接合の劣化を防止することができる。これに
より、このゲート電極が設けられたＦＥＴの信頼性を向
上させることができる。本実施例におけるＷＳｉx 層４
１は、実施例１〜６におけるＴｉ層とＰｔ層の両方の機
能を併せ持っている。すなわち、ＷＳｉx 層は、Ｔｉ層
のようにｎ型ＧａＡｓ層との間に良好なショットキー接
合を形成するだけでなく、Ｐｔ層のようにＡｕの拡散を
阻止することができる。
はその底面のみでなく、その側面もＷＳｉx 層４１で覆
われている。従って、Ａｕのゲート電極側面を介しての
ＧａＡｓ層への拡散は、このＷＳｉx 層４１によって阻
止され、Ａｕとｎ型ＧａＡｓ層との反応による上記ｎ型
ＧａＡｓ層の侵食及びゲート電極とｎ型ＧａＡｓ層のシ
ョットキー接合の劣化を防止することができる。これに
より、このゲート電極が設けられたＦＥＴの信頼性を向
上させることができる。本実施例におけるＷＳｉx 層４
１は、実施例１〜６におけるＴｉ層とＰｔ層の両方の機
能を併せ持っている。すなわち、ＷＳｉx 層は、Ｔｉ層
のようにｎ型ＧａＡｓ層との間に良好なショットキー接
合を形成するだけでなく、Ｐｔ層のようにＡｕの拡散を
阻止することができる。
【００８８】本実施例のゲート電極の製造方法を図１４
によって説明する。まず、ｎ型ＧａＡｓ層６上に耐熱レ
ジスト８を形成し、これをマスクとしてｎ型ＧａＡｓ層
中のゲート電極となる部分に、ドライエッチングにより
溝９を形成した後、図１４(a) に示すように、スパッタ
法またはＣＶＤ法を用いて、全面にＷＳｉx 膜４１を被
着させる。この際、溝９内においては、底面だけではな
く、側面にもＷＳｉx膜４１が被着される。次に、耐熱
レジスト８と共に、この耐熱レジスト表面に被着してい
るＷＳｉx 膜４１を除去し、溝９内にのみＷＳｉx 層４
１を残した後、図１４(b) に示すように、全面にＡｕ膜
３をスパッタ法またはＣＶＤ法を用いて被着させる。こ
れ以降の工程は実施例１及び３とまったく同じである。
すなわち、イオンミリングを用いて、Ａｕのエッチング
を行い、ＧａＡｓ層表面が露出した時点でエッチングを
停止することにより、上記溝９内すなわち、上記ＷＳｉ
x層４１上にＡｕ層３を埋め込む。次に、ＧａＡｓ層上
にゲートリセス５を形成する領域に開口部を有するレジ
ストを形成した後、これをマスクとしてゲート電極脇の
ＧａＡｓ層をエッチング除去し、ゲートリセス５を形成
する。最後に、このレジストを除去することにより、図
１３に示した構造のゲート電極が完成する。
によって説明する。まず、ｎ型ＧａＡｓ層６上に耐熱レ
ジスト８を形成し、これをマスクとしてｎ型ＧａＡｓ層
中のゲート電極となる部分に、ドライエッチングにより
溝９を形成した後、図１４(a) に示すように、スパッタ
法またはＣＶＤ法を用いて、全面にＷＳｉx 膜４１を被
着させる。この際、溝９内においては、底面だけではな
く、側面にもＷＳｉx膜４１が被着される。次に、耐熱
レジスト８と共に、この耐熱レジスト表面に被着してい
るＷＳｉx 膜４１を除去し、溝９内にのみＷＳｉx 層４
１を残した後、図１４(b) に示すように、全面にＡｕ膜
３をスパッタ法またはＣＶＤ法を用いて被着させる。こ
れ以降の工程は実施例１及び３とまったく同じである。
すなわち、イオンミリングを用いて、Ａｕのエッチング
を行い、ＧａＡｓ層表面が露出した時点でエッチングを
停止することにより、上記溝９内すなわち、上記ＷＳｉ
x層４１上にＡｕ層３を埋め込む。次に、ＧａＡｓ層上
にゲートリセス５を形成する領域に開口部を有するレジ
ストを形成した後、これをマスクとしてゲート電極脇の
ＧａＡｓ層をエッチング除去し、ゲートリセス５を形成
する。最後に、このレジストを除去することにより、図
１３に示した構造のゲート電極が完成する。
【００８９】本実施例のゲート電極の製造方法において
は、実施例１及び３におけるＴｉ層及びＰｔ層の２層の
形成工程が、ＷＳｉx 単層のみの形成工程となり、工程
が簡素化されている。
は、実施例１及び３におけるＴｉ層及びＰｔ層の２層の
形成工程が、ＷＳｉx 単層のみの形成工程となり、工程
が簡素化されている。
【００９０】上記の製造方法においては、Ａｕ層の形成
は、耐熱レジストを除去した後に、スパッタ法またはＣ
ＶＤ法を用いて行っているが、これをＷＳｉx 膜の被着
後に耐熱レジストを除去せずに蒸着法を用いて全面にＡ
ｕを被着し、この後に耐熱レジストを除去することによ
り、溝９内にのみ金属層を残す方法で行っても良い。
は、耐熱レジストを除去した後に、スパッタ法またはＣ
ＶＤ法を用いて行っているが、これをＷＳｉx 膜の被着
後に耐熱レジストを除去せずに蒸着法を用いて全面にＡ
ｕを被着し、この後に耐熱レジストを除去することによ
り、溝９内にのみ金属層を残す方法で行っても良い。
【００９１】本実施例の上記の製造方法においても、Ａ
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。この理由は、実施例１で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例１と同様に、ｎ型ＧａＡｓ層内にｎ型Ａｌ
ＧａＡｓからなるエッチングストッパ層を挿入すること
により、上記のゲートリセス形成のためのエッチングは
ゲート電極の底面と一致する面において自動的に停止さ
せることができる。ただし、このエッチングストッパ層
はゲートリセス形成エツチングのみではなく、上記溝９
のエッチングにおいても、エッチングストッパ層として
働くようにする。これにより、上記エッチング工程は安
定したものとなり、製造されるＦＥＴの歩留まりが向上
する。
ｕ層を形成した後、ゲート電極の脇のＧａＡｓ層をエッ
チングする際、これによって形成されるゲートリセス５
の底面とゲート電極４の底面を同一平面となるようにす
る。この理由は、実施例１で説明した通りである。従っ
て、本実施例においても、ゲートリセスエッチングにお
ける深さの制御を精密に行う必要がある。しかし、この
場合も実施例１と同様に、ｎ型ＧａＡｓ層内にｎ型Ａｌ
ＧａＡｓからなるエッチングストッパ層を挿入すること
により、上記のゲートリセス形成のためのエッチングは
ゲート電極の底面と一致する面において自動的に停止さ
せることができる。ただし、このエッチングストッパ層
はゲートリセス形成エツチングのみではなく、上記溝９
のエッチングにおいても、エッチングストッパ層として
働くようにする。これにより、上記エッチング工程は安
定したものとなり、製造されるＦＥＴの歩留まりが向上
する。
【００９２】なお、本実施例においては、ゲート電極の
下層には、ＷＳｉx を用いているが、これに、ＷＳｉx
Ｎを用いても良い。
下層には、ＷＳｉx を用いているが、これに、ＷＳｉx
Ｎを用いても良い。
【００９３】
【発明の効果】この発明（請求項１）に係わる半導体装
置の電極は、半導体層表面上に導電性材料からなる複数
の層を積み重ねてなる積層体と、該積層体の側面に形成
された、上記半導体層に接している最下層以外の上記積
層体を構成するある層の上記半導体層の半導体と反応す
る導電性材料が上記積層体の側面を介して上記半導体層
に拡散することを阻止できる導電性材料からなる側面バ
リア層とを備えたものであるから、上記半導体層の半導
体と反応する導電性材料が上記半導体層に拡散すること
による上記半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
置の電極は、半導体層表面上に導電性材料からなる複数
の層を積み重ねてなる積層体と、該積層体の側面に形成
された、上記半導体層に接している最下層以外の上記積
層体を構成するある層の上記半導体層の半導体と反応す
る導電性材料が上記積層体の側面を介して上記半導体層
に拡散することを阻止できる導電性材料からなる側面バ
リア層とを備えたものであるから、上記半導体層の半導
体と反応する導電性材料が上記半導体層に拡散すること
による上記半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【００９４】この発明（請求項２）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものであるから、このＡｕと
上記半導体層との反応による上記半導体層の侵食及び電
極と半導体層の接合の劣化を防止することができ、これ
により、この電極が設けられた半導体装置の信頼性を向
上させることができる。
の電極は、上記の半導体装置の電極（請求項１）におい
て、上記積層体は、上記最下層以外の層にＡｕからなる
層を含み、上記側面バリア層は、上記積層体の側面を介
しての上記Ａｕからなる層から上記半導体層へのＡｕの
拡散を阻止できる導電性材料からなるものであり、上記
側面バリア層は少なくとも上記Ａｕからなる層の側面を
含む領域に形成されているものであるから、このＡｕと
上記半導体層との反応による上記半導体層の侵食及び電
極と半導体層の接合の劣化を防止することができ、これ
により、この電極が設けられた半導体装置の信頼性を向
上させることができる。
【００９５】この発明（請求項３）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものであるから、Ａｕと半導体層との反応による
半導体層の侵食及び電極と半導体層の接合の劣化を防止
することができ、これにより、この電極が設けられた半
導体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記積層体を構成する層であり、上記Ａｕからなる
層から上記半導体層へのＡｕの拡散を阻止できる導電性
材料からなる中間バリア層を備え、該中間バリア層は、
上記のＡｕを含む層より下、かつ上記最下層より上に位
置するものであるから、Ａｕと半導体層との反応による
半導体層の侵食及び電極と半導体層の接合の劣化を防止
することができ、これにより、この電極が設けられた半
導体装置の信頼性を向上させることができる。
【００９６】この発明（請求項４）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、Ａｕと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項３）におい
て、上記中間バリア層は、上記側面バリア層と同一材料
からなり、かつ一体に形成されており、上記側面バリア
層は、上記中間バリア層より上の上記積層体の側面に形
成されているものであるから、Ａｕと半導体層との反応
による半導体層の侵食及び電極と半導体層の接合の劣化
を防止することができ、これにより、この電極が設けら
れた半導体装置の信頼性を向上させることができる。
【００９７】この発明（請求項５）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Ａｕと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができる。これにより、この電極が設けられた半導
体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項４）におい
て、上記側面バリア層の表面に、上記最下層と同一材料
からなり、かつ一体に形成された側面被覆層を備えてい
るものであるから、Ａｕと半導体層との反応による半導
体層の侵食及び電極と半導体層の接合の劣化を防止する
ことができる。これにより、この電極が設けられた半導
体装置の信頼性を向上させることができる。
【００９８】この発明（請求項６）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、Ａｕと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項２ないし５
のいずれか）において、上記最下層は、Ｔｉ，ＷＳｉx
またはＷＳｉx Ｎからなるものであるから、電極と半導
体層との接合、すなわち上記最下層と半導体層との接合
を安定したものにできる。また、Ａｕと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
【００９９】この発明（請求項７）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものである
から、Ａｕと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
の電極は、上記の半導体装置の電極（請求項２または
３）において、上記側面バリア層は、Ｐｔ，Ｍｏ，Ｔｉ
Ｎ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるものである
から、Ａｕと半導体層との反応による半導体層の侵食及
び電極と半導体層の接合の劣化を防止することができ、
これにより、この電極が設けられた半導体装置の信頼性
を向上させることができる。
【０１００】この発明（請求項８）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のであるから、Ａｕと半導体層との反応による半導体層
の侵食及び電極と半導体層の接合の劣化を防止すること
ができ、これにより、この電極が設けられた半導体装置
の信頼性を向上させることができる。
の電極は、上記の半導体装置の電極（請求項３ないし５
のいずれか）において、上記中間バリア層は、Ｐｔ，Ｍ
ｏ，ＴｉＮ，Ｗ，ＷＳｉx またはＷＳｉx Ｎからなるも
のであるから、Ａｕと半導体層との反応による半導体層
の侵食及び電極と半導体層の接合の劣化を防止すること
ができ、これにより、この電極が設けられた半導体装置
の信頼性を向上させることができる。
【０１０１】この発明（請求項９）に係わる半導体装置
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するＡｕ層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までＡ
ｕの拡散を阻止する連続した層によって覆われており、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
の電極は、上記の半導体装置の電極（請求項２）におい
て、上記最下層は、上記Ａｕからなる層から上記半導体
層へのＡｕの拡散を阻止できる導電性材料からなるもの
であり、上記側面バリア層は、上記最下層と同一材料か
らなり、かつ一体に形成されているものであるから、上
記最下層より上に位置するＡｕ層を含む単一または複数
の層からなる積層体上層部は、その底面から側面までＡ
ｕの拡散を阻止する連続した層によって覆われており、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【０１０２】この発明（請求項１０）に係わる半導体装
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものであるから、Ａｕと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
置の電極は、上記の半導体装置の電極（請求項９）にお
いて、上記最下層及び上記側面バリア層は、ＷＳｉx ま
たはＷＳｉx Ｎからなるものであるから、Ａｕと半導体
層との反応による半導体層の侵食及び電極と半導体層の
接合の劣化を防止することができ、これにより、この電
極が設けられた半導体装置の信頼性を向上させることが
できる。
【０１０３】この発明（請求項１１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものであるから、簡易な工程により、Ａｕ層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができる。これにより、こ
の電極が設けられた半導体装置の信頼性を向上させるこ
とができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の側面及び底面に導電性材料からなる膜を被着
させ、側面被覆層及び積層体の最下層を形成する第２の
工程と、上記側面被覆層及び上記最下層の表面にＡｕの
拡散を阻止できる導電性材料からなる膜を被着させ、側
面バリア層及び積層体の中間バリア層を形成する第３の
工程と、上記側面バリア層及び上記中間バリア層の表面
に、低抵抗金属からなり、少なくとも１つはＡｕからな
る単一または複数の上層膜を上記溝を埋め込むように順
次被着させ、積層体の上層部を形成する第４の工程と、
上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層及
び上記側面被覆層とを備えた電極を形成する第５の工程
とを含むものであるから、簡易な工程により、Ａｕ層を
含む上記上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層が覆い、さらにその外側を上記最下層
及び上記側面被覆層が完全に覆っている構造の電極を形
成することができる。この電極構造により、Ａｕと半導
体層との反応による半導体層の侵食及び電極と半導体層
の接合の劣化を防止することができる。これにより、こ
の電極が設けられた半導体装置の信頼性を向上させるこ
とができる。
【０１０４】この発明（請求項１２）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものであるから、上記製造方法
（請求項１１）より簡易で安定した工程により、上記Ａ
ｕ層を含む積層体の上層部の底面及び側面を上記中間バ
リア層及び上記側面バリア層で覆う構造の電極を形成で
きる。この電極構造により、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する第１の工程
と、該溝の底面のみに導電性材料からなる膜を被着さ
せ、積層体の最下層を形成する第２の工程と、上記溝の
側面及び上記最下層表面にＡｕの拡散を阻止できる導電
性材料からなる膜を被着させ、側面バリア層及び積層体
の中間バリア層を形成する第３の工程と、上記側面バリ
ア層及び上記中間バリア層の表面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成する第４の工程と、上記溝の側面に隣接す
る上記半導体層の所定の部分をエッチングにより除去す
ることにより、リセスを形成すると同時に、リセス内に
設けられた、上記最下層と上記中間バリア層と上記上層
部とが順に積み重なってなる積層体と、該積層体の側面
に形成された上記側面バリア層とを備えた電極を形成す
る第５の工程とを含むものであるから、上記製造方法
（請求項１１）より簡易で安定した工程により、上記Ａ
ｕ層を含む積層体の上層部の底面及び側面を上記中間バ
リア層及び上記側面バリア層で覆う構造の電極を形成で
きる。この電極構造により、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【０１０５】この発明（請求項１３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、スパッタ法を用
いて行われるものであるから、上記半導体層に形成され
た上記溝の底面のみでなく側面にも上記積層体の最下層
及び上記側面バリア層を容易に形成することができる。
【０１０６】この発明（請求項１４）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１）において、上記第２工程及び上記第
３工程における膜の被着は、斜め蒸着法を用いて行われ
るものであるから、上記半導体層に形成された上記溝の
底面のみでなく側面にも上記積層体の最下層及び上記側
面バリア層を容易に形成することができる。
【０１０７】この発明（請求項１５）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１２）において、上記第３工程における膜
の被着は、斜め蒸着法を用いて行われるものであるか
ら、上記半導体層に形成された上記溝の底面のみでなく
側面にも上記側面バリア層を容易に形成することができ
る。
【０１０８】この発明（請求項１６）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１または１２）において、上記第２工程
及び上記第３工程における膜の被着は、化学気相成長法
を用いて行われるものであるから、上記半導体層に形成
された上記溝の底面のみでなく側面にも上記積層体の最
下層及び側面バリア層を容易に形成することができる。
【０１０９】この発明（請求項１７）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法（請求項１
１）より簡易な工程によって、Ａｕ層を含む上記上層部
の底面及び側面を上記中間バリア層及び上記側面バリア
層が覆い、さらにその外側を上記最下層及び上記側面被
覆層が完全に覆っている構造の電極を形成することがで
きる。この電極構造により、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に斜め蒸着を用いて導電性
材料からなる第１の膜及びＡｕの拡散を阻止できる導電
性材料からなる第２の膜をその断面形状が凹形となるよ
うに順次被着させ、上記第１の膜からなる積層体の最下
層及び側面被覆層、及び上記第２の膜からなる積層体の
中間バリア層及び側面バリア層を形成する工程と、上記
レジストをマスクとして、上記凹形の形状をなしている
上記中間バリア層及び上記側面バリア層の内面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成することにより、上記最下層
と上記中間バリア層と上記上層部とが順に積み重なって
なる積層体と、該積層体の側面に形成された上記側面バ
リア層及び上記側面被覆層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法（請求項１
１）より簡易な工程によって、Ａｕ層を含む上記上層部
の底面及び側面を上記中間バリア層及び上記側面バリア
層が覆い、さらにその外側を上記最下層及び上記側面被
覆層が完全に覆っている構造の電極を形成することがで
きる。この電極構造により、Ａｕと半導体層との反応に
よる半導体層の侵食及び電極と半導体層の接合の劣化を
防止することができ、これにより、この電極が設けられ
た半導体装置の信頼性を向上させることができる。
【０１１０】この発明（請求項１８）に係わる半導体装
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記製造方法（請求項１２）より簡易な工程によって、上
記Ａｕ層を含む積層体の上層部の底面及び側面を上記中
間バリア層及び上記側面バリア層で覆う構造の電極を形
成できる。この電極構造により、Ａｕと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層上のリセスを形成すべ
き領域以外の領域にレジストを形成する工程と、上記レ
ジストをマスクとして上記半導体層の一部分をエッチン
グし、上記リセスを形成する工程と、上記レジストをマ
スクとして上記リセスの底面に導電性材料からなる膜を
被着させ、積層体の最下層を形成する工程と、上記レジ
ストをマスクとして上記最下層上に斜め蒸着を用いてＡ
ｕの拡散を阻止できる導電性材料からなる膜をその断面
形状が凹形となるように被着させ、積層体の中間バリア
層及び側面バリア層を形成する工程と、上記レジストを
マスクとして上記凹形の形状をなしている上記中間バリ
ア層及び上記側面バリア層の内面に、低抵抗金属からな
り、少なくとも１つはＡｕからなる単一または複数の上
層膜を上記溝を埋め込むように順次被着させ、積層体の
上層部を形成することにより、上記最下層と上記中間バ
リア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層とを
備えた電極を形成する工程とを含むものであるから、上
記製造方法（請求項１２）より簡易な工程によって、上
記Ａｕ層を含む積層体の上層部の底面及び側面を上記中
間バリア層及び上記側面バリア層で覆う構造の電極を形
成できる。この電極構造により、Ａｕと半導体層との反
応による半導体層の侵食及び電極と半導体層の接合の劣
化を防止することができ、これにより、この電極が設け
られた半導体装置の信頼性を向上させることができる。
【０１１１】この発明（請求項１９）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、上記製造方法（請求項１１，１２）のように、
電極を構成する全層を形成した後に、その両脇の半導体
層をエッチングする必要が無く、上記製造方法（請求項
１１，１２）より、簡易で安定した工程によって、上記
Ａｕ層を含む積層体の上層部の上面、底面及び側面を上
記中間バリア層及び上記側面バリア層（上記バリア膜）
で覆う構造の電極を形成できる。この電極構造により、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記積層体を被覆する上記バリア膜上にレジストを
形成した後、該レジストをマスクとして上記バリア膜を
エッチングし、上記積層体上層部の上面及び側面に上記
バリア膜からなる側面バリア層を形成する工程と、上記
レジストを除去することにより、上記積層体と上記側面
バリア層を備えた電極を形成する工程とを含むものであ
るから、上記製造方法（請求項１１，１２）のように、
電極を構成する全層を形成した後に、その両脇の半導体
層をエッチングする必要が無く、上記製造方法（請求項
１１，１２）より、簡易で安定した工程によって、上記
Ａｕ層を含む積層体の上層部の上面、底面及び側面を上
記中間バリア層及び上記側面バリア層（上記バリア膜）
で覆う構造の電極を形成できる。この電極構造により、
Ａｕと半導体層との反応による半導体層の侵食及び電極
と半導体層の接合の劣化を防止することができ、これに
より、この電極が設けられた半導体装置の信頼性を向上
させることができる。
【０１１２】この発明（請求項２０）に係わる半導体装
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記製造方法（請求項１９）より簡易な工程によって、
上記Ａｕ層を含む積層体の上層部の底面及び側面を上記
中間バリア層及び上記側面バリア層で覆う構造の電極を
形成できる。この電極構造により、Ａｕと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
置の電極の製造方法は、半導体層上の電極を形成すべき
領域に導電性材料からなる第１の膜、Ａｕの拡散を阻止
できる導電性材料からなる第２の膜及び低抵抗金属から
なり、少なくとも１つはＡｕからなる単一または複数の
上層膜を順次被着させ、上記第１の膜からなる最下層
と、上記第２の膜からなる中間バリア層と、上記上層膜
からなる上層部とが積み重なってなる積層体を形成する
工程と、上記半導体層上の上記積層体が形成されている
領域以外の領域に絶縁膜を形成し、該絶縁膜表面上に少
なくとも上記積層体の上記上層部の側面の全域が露出す
るようにする工程と、上記積層体の露出した側面を含む
上記絶縁膜及び上記積層体上の全面にＡｕの拡散を阻止
できる導電性材料からなるバリア膜を被着させる工程
と、上記バリア膜に対して異方性エッチングを行い、上
記積層体上層部の側面に被着した上記バリア膜以外の上
記バリア膜を除去することにより、上記積層体と、上記
上層部の側面に残されたバリア膜からなる側面バリア層
を備えた電極を形成する工程とを含むものであるから、
上記製造方法（請求項１９）より簡易な工程によって、
上記Ａｕ層を含む積層体の上層部の底面及び側面を上記
中間バリア層及び上記側面バリア層で覆う構造の電極を
形成できる。この電極構造により、Ａｕと半導体層との
反応による半導体層の侵食及び電極と半導体層の接合の
劣化を防止することができ、これにより、この電極が設
けられた半導体装置の信頼性を向上させることができ
る。
【０１１３】この発明（請求項２１）に係わる半導体装
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法（請求項１
１，１２）より簡易な工程によって、上記Ａｕ層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、Ａｕと半導体層との反応による半導体
層の侵食及び電極と半導体層の接合の劣化を防止するこ
とができ、これにより、この電極が設けられた半導体装
置の信頼性を向上させることができる。
置の電極の製造方法は、半導体層の電極を形成すべき部
分にドライエッチングにより溝を形成する工程と、該溝
の側面及び底面にＡｕの拡散を阻止できる導電性材料か
らなる膜を被着させ、側面バリア層及び積層体の最下層
を形成する工程と、上記側面バリア層及び上記最下層の
表面に、低抵抗金属からなり、少なくとも１つはＡｕか
らなる単一または複数の上層膜を上記溝を埋め込むよう
に順次被着させ、積層体の上層部を形成する工程と、上
記溝の側面に隣接する上記半導体層の所定の部分をエッ
チングによって除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むものであるから、上記製造方法（請求項１
１，１２）より簡易な工程によって、上記Ａｕ層を含む
積層体の上層部の底面及び側面を上記中間バリア層及び
上記側面バリア層で覆う構造の電極を形成できる。この
電極構造により、Ａｕと半導体層との反応による半導体
層の侵食及び電極と半導体層の接合の劣化を防止するこ
とができ、これにより、この電極が設けられた半導体装
置の信頼性を向上させることができる。
【０１１４】この発明（請求項２２）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項１１，１２または２１のいずれか）におい
て、上記半導体層内にエッチングストッパ層が設けられ
ており、上記溝を形成する工程、及び上記溝内に電極を
構成するすべての層を形成した後上記溝の側面に隣接す
る半導体層の所定の部分を除去する工程における上記半
導体層のエッチングは、上記エッチングストッパ層が露
出した時点において自動的に停止するものであるから、
上記半導体層のエッチングが均一性、再現性に優れたも
のとなり、電極の底面とリセスの底面を容易に一致させ
ることができる。従って、この製造方法を用いて作製さ
れる電極を備えた半導体装置の歩留まりが向上する。
【０１１５】この発明（請求項２３）に係わる半導体装
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものであるから、上記半導
体層のエッチングをこのＡｌＧａＡｓ層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
置の電極の製造方法は、上記の半導体装置の電極の製造
方法（請求項２２）において、上記エッチングストッパ
層は、ＡｌＧａＡｓからなるものであるから、上記半導
体層のエッチングをこのＡｌＧａＡｓ層で容易に自動的
に停止させることができ、このエッチングは均一性、再
現性に優れたものとなり、電極の底面とリセスの底面を
容易に一致させることができる。従って、この製造方法
を用いて作製される電極を備えた半導体装置の歩留まり
が向上する。
【図１】 この発明の第１の実施例によるゲート電極の
断面図である。
断面図である。
【図２】 この発明の第１の実施例によるゲート電極の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の第１の実施例によるエッチングス
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
【図４】 この発明の第２の実施例によるゲート電極の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】 この発明の第３の実施例によるゲート電極の
断面図である。
断面図である。
【図６】 この発明の第３の実施例によるゲート電極の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】 この発明の第３の実施例によるエッチングス
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
トッパ層上に形成されるゲート電極の製造方法を示す断
面図である。
【図８】 この発明の第４の実施例によるゲート電極の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】 この発明の第５の実施例によるゲート電極の
断面図である。
断面図である。
【図１０】 この発明の第５の実施例によるゲート電極
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１１】 この発明の第６の実施例によるゲート電極
の断面図である。
の断面図である。
【図１２】 この発明の第６の実施例によるゲート電極
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１３】 この発明の第７の実施例によるゲート電極
の断面図である。
の断面図である。
【図１４】 この発明の第７の実施例によるゲート電極
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１５】 従来のゲート電極の断面図である。
１，５１ Ｔｉ層、２，２２，３２ Ｐｔ層、３，５３
Ａｕ層、４ ゲート電極、５ ゲートリセス、６，６
１，６３ ｎ型ＧａＡｓ層、７ ＧａＡｓ基板、８ 耐
熱レジスト、９ 溝、１０，１１，２８ レジスト、１
２ レジスト開口部、２０ 絶縁層、４１ ＷＳｉx
層、５２ Ｐｔ層またはＭｏ層、６２ ｎ型ＡｌＧａＡ
ｓエッチングストッパ層。
Ａｕ層、４ ゲート電極、５ ゲートリセス、６，６
１，６３ ｎ型ＧａＡｓ層、７ ＧａＡｓ基板、８ 耐
熱レジスト、９ 溝、１０，１１，２８ レジスト、１
２ レジスト開口部、２０ 絶縁層、４１ ＷＳｉx
層、５２ Ｐｔ層またはＭｏ層、６２ ｎ型ＡｌＧａＡ
ｓエッチングストッパ層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｒ 29/43 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ 9171−4Ｍ Ｋ
Claims (23)
- 【請求項１】 半導体層表面上に導電性材料からなる複
数の層を積み重ねてなる積層体と、 該積層体の側面に形成された、上記半導体層に接してい
る最下層以外の上記積層体を構成するある層の上記半導
体層の半導体と反応する導電性材料が上記積層体の側面
を介して上記半導体層に拡散することを阻止できる導電
性材料からなる側面バリア層とを備えたことを特徴とす
る半導体装置の電極。 - 【請求項２】 請求項１に記載の半導体装置の電極にお
いて、 上記積層体は、上記最下層以外の層にＡｕからなる層を
含み、 上記側面バリア層は、上記積層体の側面を介しての上記
Ａｕからなる層から上記半導体層へのＡｕの拡散を阻止
できる導電性材料からなるものであり、 上記側面バリア層は少なくとも上記Ａｕからなる層の側
面を含む領域に形成されていることを特徴とする半導体
装置の電極。 - 【請求項３】 請求項２に記載の半導体装置の電極にお
いて、 上記積層体を構成する層であり、上記Ａｕからなる層か
ら上記半導体層へのＡｕの拡散を阻止できる導電性材料
からなる中間バリア層を備え、 該中間バリア層は、上記のＡｕを含む層より下、かつ上
記最下層より上に位置することを特徴とする半導体装置
の電極。 - 【請求項４】 請求項３に記載の半導体装置の電極にお
いて、 上記中間バリア層は、上記側面バリア層と同一材料から
なり、かつ一体に形成されており、 上記側面バリア層は、上記中間バリア層より上の上記積
層体の側面に形成されていることを特徴とする半導体装
置の電極。 - 【請求項５】 請求項４に記載の半導体装置の電極にお
いて、 上記側面バリア層の表面に、上記最下層と同一材料から
なり、かつ一体に形成された側面被覆層を備えているこ
とを特徴とする半導体装置の電極。 - 【請求項６】 請求項２ないし５のいずれかに記載の半
導体装置の電極において、 上記最下層は、Ｔｉ，ＷＳｉx またはＷＳｉx Ｎからな
ることを特徴とする半導体装置の電極。 - 【請求項７】 請求項２または３に記載の半導体装置の
電極において、 上記側面バリア層は、Ｐｔ，Ｍｏ，ＴｉＮ，Ｗ，ＷＳｉ
x またはＷＳｉx Ｎからなることを特徴とする半導体装
置の電極。 - 【請求項８】 請求項３ないし５のいずれかに記載の半
導体装置の電極において、 上記中間バリア層は、Ｐｔ，Ｍｏ，ＴｉＮ，Ｗ，ＷＳｉ
x またはＷＳｉx Ｎからなることを特徴とする半導体装
置の電極。 - 【請求項９】 請求項２に記載の半導体装置の電極にお
いて、 上記最下層は、上記Ａｕからなる層から上記半導体層へ
のＡｕの拡散を阻止できる導電性材料からなるものであ
り、 上記側面バリア層は、上記最下層と同一材料からなり、
かつ一体に形成されていることを特徴とする半導体装置
の電極。 - 【請求項１０】 請求項９に記載の半導体装置の電極に
おいて、 上記最下層及び上記側面バリア層は、ＷＳｉx またはＷ
Ｓｉx Ｎからなることを特徴とする半導体装置の電極。 - 【請求項１１】 半導体層の電極を形成すべき部分にド
ライエッチングにより溝を形成する第１の工程と、 該溝の側面及び底面に導電性材料からなる膜を被着さ
せ、側面被覆層及び積層体の最下層を形成する第２の工
程と、 上記側面被覆層及び上記最下層の表面にＡｕの拡散を阻
止できる導電性材料からなる膜を被着させ、側面バリア
層及び積層体の中間バリア層を形成する第３の工程と、 上記側面バリア層及び上記中間バリア層の表面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成する第４の工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時にリセス内に設けられた、上記最下層と上記中間
バリア層と上記上層部とが順に積み重なってなる積層体
と、該積層体の側面に形成された上記側面バリア層及び
上記側面被覆層とを備えた電極を形成する第５の工程と
を含むことを特徴とする半導体装置の電極の製造方法。 - 【請求項１２】 半導体層の電極を形成すべき部分にド
ライエッチングにより溝を形成する第１の工程と、 該溝の底面のみに導電性材料からなる膜を被着させ、積
層体の最下層を形成する第２の工程と、 上記溝の側面及び上記最下層表面にＡｕの拡散を阻止で
きる導電性材料からなる膜を被着させ、側面バリア層及
び積層体の中間バリア層を形成する第３の工程と、 上記側面バリア層及び上記中間バリア層の表面に、低抵
抗金属からなり、少なくとも１つはＡｕからなる単一ま
たは複数の上層膜を上記溝を埋め込むように順次被着さ
せ、積層体の上層部を形成する第４の工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記中
間バリア層と上記上層部とが順に積み重なってなる積層
体と、該積層体の側面に形成された上記側面バリア層と
を備えた電極を形成する第５の工程とを含むことを特徴
とする半導体装置の電極の製造方法。 - 【請求項１３】 請求項１１または１２に記載の半導体
装置の電極の製造方法において、 上記第２工程及び上記第３工程における膜の被着は、ス
パッタ法を用いて行われるものであることを特徴とする
半導体装置の電極の製造方法。 - 【請求項１４】 請求項１１に記載の半導体装置の電極
の製造方法において、 上記第２工程及び上記第３工程における膜の被着は、斜
め蒸着法を用いて行われるものであることを特徴とする
半導体装置の電極の製造方法。 - 【請求項１５】 請求項１２に記載の半導体装置の電極
の製造方法において、 上記第３工程における膜の被着は、斜め蒸着法を用いて
行われるものであることを特徴とする半導体装置の電極
の製造方法。 - 【請求項１６】 請求項１１または１２に記載の半導体
装置の電極の製造方法において、 上記第２工程及び上記第３工程における膜の被着は、化
学気相成長法を用いて行われるものであることを特徴と
する半導体装置の電極の製造方法。 - 【請求項１７】 半導体層上のリセスを形成すべき領域
以外の領域にレジストを形成する工程と、 上記レジストをマスクとして上記半導体層の一部分をエ
ッチングし、上記リセスを形成する工程と、 上記レジストをマスクとして上記リセスの底面に斜め蒸
着を用いて導電性材料からなる第１の膜及びＡｕの拡散
を阻止できる導電性材料からなる第２の膜をその断面形
状が凹形となるように順次被着させ、上記第１の膜から
なる積層体の最下層及び側面被覆層、及び上記第２の膜
からなる積層体の中間バリア層及び側面バリア層を形成
する工程と、 上記レジストをマスクとして、上記凹形の形状をなして
いる上記中間バリア層及び上記側面バリア層の内面に、
低抵抗金属からなり、少なくとも１つはＡｕからなる単
一または複数の上層膜を上記溝を埋め込むように順次被
着させ、積層体の上層部を形成することにより、上記最
下層と上記中間バリア層と上記上層部とが順に積み重な
ってなる積層体と、該積層体の側面に形成された上記側
面バリア層及び上記側面被覆層とを備えた電極を形成す
る工程とを含むことを特徴とする半導体装置の電極の製
造方法。 - 【請求項１８】 半導体層上のリセスを形成すべき領域
以外の領域にレジストを形成する工程と、 上記レジストをマスクとして上記半導体層の一部分をエ
ッチングし、上記リセスを形成する工程と、 上記レジストをマスクとして上記リセスの底面に導電性
材料からなる膜を被着させ、積層体の最下層を形成する
工程と、 上記レジストをマスクとして上記最下層上に斜め蒸着を
用いてＡｕの拡散を阻止できる導電性材料からなる膜を
その断面形状が凹形となるように被着させ、積層体の中
間バリア層及び側面バリア層を形成する工程と、 上記レジストをマスクとして上記凹形の形状をなしてい
る上記中間バリア層及び上記側面バリア層の内面に、低
抵抗金属からなり、少なくとも１つはＡｕからなる単一
または複数の上層膜を上記溝を埋め込むように順次被着
させ、積層体の上層部を形成することにより、上記最下
層と上記中間バリア層と上記上層部とが順に積み重なっ
てなる積層体と、該積層体の側面に形成された上記側面
バリア層とを備えた電極を形成する工程とを含むことを
特徴とする半導体装置の電極の製造方法。 - 【請求項１９】 半導体層上の電極を形成すべき領域に
導電性材料からなる第１の膜、Ａｕの拡散を阻止できる
導電性材料からなる第２の膜及び低抵抗金属からなり、
少なくとも１つはＡｕからなる単一または複数の上層膜
を順次被着させ、上記第１の膜からなる最下層と、上記
第２の膜からなる中間バリア層と、上記上層膜からなる
上層部とが積み重なってなる積層体を形成する工程と、 上記半導体層上の上記積層体が形成されている領域以外
の領域に絶縁膜を形成し、該絶縁膜表面上に少なくとも
上記積層体の上記上層部の側面の全域が露出するように
する工程と、 上記積層体の露出した側面を含む上記絶縁膜及び上記積
層体上の全面にＡｕの拡散を阻止できる導電性材料から
なるバリア膜を被着させる工程と、 上記積層体を被覆する上記バリア膜上にレジストを形成
した後、該レジストをマスクとして上記バリア膜をエッ
チングし、上記積層体上層部の上面及び側面に上記バリ
ア膜からなる側面バリア層を形成する工程と、 上記レジストを除去することにより、上記積層体と上記
側面バリア層を備えた電極を形成する工程とを含むこと
を特徴とする半導体装置の電極の製造方法。 - 【請求項２０】 半導体層上の電極を形成すべき領域に
導電性材料からなる第１の膜、Ａｕの拡散を阻止できる
導電性材料からなる第２の膜及び低抵抗金属からなり、
少なくとも１つはＡｕからなる単一または複数の上層膜
を順次被着させ、上記第１の膜からなる最下層と、上記
第２の膜からなる中間バリア層と、上記上層膜からなる
上層部とが積み重なってなる積層体を形成する工程と、 上記半導体層上の上記積層体が形成されている領域以外
の領域に絶縁膜を形成し、該絶縁膜表面上に少なくとも
上記積層体の上記上層部の側面の全域が露出するように
する工程と、 上記積層体の露出した側面を含む上記絶縁膜及び上記積
層体上の全面にＡｕの拡散を阻止できる導電性材料から
なるバリア膜を被着させる工程と、 上記バリア膜に対して異方性エッチングを行い、上記積
層体上層部の側面に被着した上記バリア膜以外の上記バ
リア膜を除去することにより、上記積層体と、上記上層
部の側面に残されたバリア膜からなる側面バリア層を備
えた電極を形成する工程とを含むことを特徴とする半導
体装置の電極の製造方法。 - 【請求項２１】 半導体層の電極を形成すべき部分にド
ライエッチングにより溝を形成する工程と、 該溝の側面及び底面にＡｕの拡散を阻止できる導電性材
料からなる膜を被着させ、側面バリア層及び積層体の最
下層を形成する工程と、 上記側面バリア層及び上記最下層の表面に、低抵抗金属
からなり、少なくとも１つはＡｕからなる単一または複
数の上層膜を上記溝を埋め込むように順次被着させ、積
層体の上層部を形成する工程と、 上記溝の側面に隣接する上記半導体層の所定の部分をエ
ッチングにより除去することにより、リセスを形成する
と同時に、リセス内に設けられた、上記最下層と上記上
層部が積み重なってなる積層体と、該積層体の側面に形
成された上記側面バリア層とを備えた電極を形成する工
程とを含むことを特徴とする半導体装置の電極の製造方
法。 - 【請求項２２】 請求項１１，１２または２１のいずれ
かに記載の半導体装置の電極の製造方法において、 上記半導体層内にエッチングストッパ層が設けられてお
り、 上記溝を形成する工程、及び上記溝内に電極を構成する
すべての層を形成した後上記溝の側面に隣接する半導体
層の所定の部分を除去する工程における上記半導体層の
エッチングは、上記エッチングストッパ層が露出した時
点において自動的に停止するものであることを特徴とす
る半導体装置の電極の製造方法。 - 【請求項２３】 請求項２２に記載の半導体装置の電極
の製造方法において、 上記エッチングストッパ層は、ＡｌＧａＡｓからなるこ
とを特徴とする半導体装置の電極の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22773594A JPH0897234A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の電極，及びその製造方法 |
| EP95113928A EP0704906A2 (en) | 1994-09-22 | 1995-09-05 | Electrode of semiconductor device and method of fabricating thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22773594A JPH0897234A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の電極，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897234A true JPH0897234A (ja) | 1996-04-12 |
Family
ID=16865548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22773594A Pending JPH0897234A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の電極，及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0704906A2 (ja) |
| JP (1) | JPH0897234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013258367A (ja) * | 2012-06-14 | 2013-12-26 | Toshiba Corp | 半導体装置 |
| JP2014011350A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| JP2015032631A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
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| JP2003101036A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| JP2003069047A (ja) * | 2001-08-30 | 2003-03-07 | Sanyo Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| JP2003046094A (ja) * | 2001-07-27 | 2003-02-14 | Sanyo Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
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| JP2005257929A (ja) | 2004-03-10 | 2005-09-22 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
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| US4923827A (en) * | 1988-05-16 | 1990-05-08 | Eaton Corporation | T-type undercut electrical contact process on a semiconductor substrate |
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| JPH06140434A (ja) * | 1992-10-26 | 1994-05-20 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
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1994
- 1994-09-22 JP JP22773594A patent/JPH0897234A/ja active Pending
-
1995
- 1995-09-05 EP EP95113928A patent/EP0704906A2/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0704906A3 (ja) | 1996-04-17 |
| EP0704906A2 (en) | 1996-04-03 |
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