JP2014135439A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】高電子移動度トランジスタの特性を向上させる。
【解決手段】電子走行層および電子供給層を有する積層体であって、ソース領域、ドレイン領域およびこれらの領域の対向領域を有する積層体と、ソース電極と、ドレイン電極と、対向領域に形成されたメインゲート部ＥＭおよび対向領域から引き出されたゲート延在部Ｅ１を有するゲート電極１０９と、を有する高電子移動度トランジスタを次のように構成する。ゲート延在部Ｅ１は、積層体中に形成された溝１２１中に配置され、ゲート延在部Ｅ１の側壁と溝１２１の側壁との間に離間部ＳＰを設ける。この離間部ＳＰによりリークパスが切断され、リーク電流を低減することができる。特に、ソース電極、ドレイン電極およびゲート電極１０９の形成工程の後に、素子分離領域を形成するためのイオン注入を行っても、離間部ＳＰを設けることにより、リークパスが切断される。
【選択図】図９

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。

ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高電子速度であるため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。

例えば、以下の特許文献１（特開２０１１−１５５１１６号公報）には、ゲートリセス部が２ＤＥＧ（２次元電子ガス）層を貫通して形成されたＭＩＳ−ＨＥＭＴが開示されている。このＨＥＭＴは、基板（１９）と、この基板上に形成されており、電子走行層（１３）及び電子供給層（１５）が順次積層されて形成された積層構造体（１７）とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に２ＤＥＧ層（２３）を含んでいる。そして、２ＤＥＧ層の下側に配設される深さで形成されているゲート形成用凹部（２７）と、ゲート絶縁膜（２９）が形成されたゲート形成用凹部（２７）を埋め込むゲート電極（４３）とを備えている。

また、以下の特許文献２（特開２００２−９２７５号公報）には、ゲートパッド部（２）を半導体で構成するとともに、ゲートパッド部（２）の最表面層（３）を、ゲート電極（５）に対してノンアロイでオーミック接触が得られる電界効果型化合物半導体装置が開示されている。そして、例えば、図６には、従来のＩｎＰ系のＨＥＭＴとして、ノンアロイでオーミックコンタクトを得ことができるソース・ドレイン電極（３７）の形成方法について開示されている。

なお、本欄において、（括弧）内は、各特許文献に記載の符号を示す。

特開２０１１−１５５１１６号公報 特開２００２−９２７５号公報

近年、大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。

その中でも、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、５）無毒で安全な材料である点などを考慮し、窒化ガリウム（ＧａＮ）系など窒化物半導体を用いた半導体装置の開発が進められている。

また、自動車用インバータや直流コンバータとして用いられるパワー系の半導体装置では、制御回路の簡素化や停電時に回路が破壊されないフェールセーフの観点からノーマリーオフ型が用いられる。このため、ゲート閾値電圧を大きくする必要があり、ゲートとチャネル領域とを近づけられるリセスゲート（トレンチゲートともいう）構造の採用がされている。

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、窒化物半導体層の積層体中に形成された溝中に、この溝の側壁との間に離間部を有するように、その一部が配置されたゲート電極を有する。

本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体層の積層体中に溝を形成する工程と、この溝の側壁との間に離間部を有するように、その一部が配置されたゲート電極を形成する工程とを有する。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。

実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 図２の要部平面図である。 図２の要部平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図である。 実施の形態１の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す分解斜視図である。 実施の形態１の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図である。 実施の形態１の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す分解斜視図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態１の関連技術１の半導体装置の製造工程を示す断面図である。 実施の形態１の関連技術１の半導体装置の製造工程を示す断面図であって、図３２に続く製造工程を示す断面図である。 実施の形態１の関連技術１の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。 実施の形態１の関連技術１の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す断面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す断面図であって、図３６に続く製造工程を示す断面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す平面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す断面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す断面図である。 実施の形態１の関連技術２の半導体装置の製造工程を示す分解斜視図である。 実施の形態２の変形例１の半導体装置の構成を示す要部断面図である。 実施の形態２の変形例１の半導体装置の構成を示す要部平面図である。 実施の形態２の変形例１の半導体装置の構成を示す要部平面図である。 関連技術２の製造方法により形成したＴ型ゲート構造の半導体装置の要部の分解斜視図である。 実施の形態２の変形例２の半導体装置の構成を示す要部断面図である。 実施の形態２の変形例２の半導体装置の構成を示す要部平面図である。 実施の形態２の変形例２の半導体装置の構成を示す要部平面図である。 関連技術２の製造方法により形成したフィールドプレート部を有する半導体装置の要部の分解斜視図である。 実施の形態２の変形例３の半導体装置の構成を示す断面図である。 実施の形態２の変形例４の半導体装置の構成を示す断面図である。 実施の形態２の変形例４の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図である。 実施の形態３の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す分解斜視図である。 実施の形態３の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図である。 実施の形態３の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す分解斜視図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す平面図である。 図５８の要部平面図である。 実施の形態４の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図である。 実施の形態４の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す分解斜視図である。 実施の形態４の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図である。 実施の形態４の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す分解斜視図である。 実施の形態５の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図である。 実施の形態５の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す分解斜視図である。 実施の形態５の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図である。 実施の形態５の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す分解斜視図である。 実施の形態５の半導体装置の他の構成を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図、平面図および斜視図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図等が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

図１に示すように、本実施の形態の半導体装置１００においては、基板１０２上に、バッファ層１０３が形成され、バッファ層１０３上に、窒化物半導体からなる電子走行層（チャネル層ともいう）１０４が形成され、電子走行層１０４上に、窒化物半導体からなる電子供給層１０５が形成されている。即ち、基板１０２の主面（上面）上に、バッファ層１０３と電子走行層１０４と電子供給層１０５とが、下から順に形成（積層）されている。電子供給層１０５上には、ソース電極１１０ａおよびドレイン電極１１０ｂが形成されている。また、電子供給層１０５上には、表面保護膜１０６が形成されている。

ゲート電極１０９は、表面保護膜１０６および電子供給層１０５を貫通し、電子走行層１０４の途中まで掘り込まれた溝（トレンチともいう）１０７の内部にゲート絶縁膜１０８を介して形成されている。ソース電極１１０ａおよびドレイン電極１１０ｂは、それぞれ表面保護膜１０６の開口部を介して電子供給層１０５と接続するように形成されている。この接続は、オーミック接続である。

ソース電極１１０ａおよびドレイン電極１１０ｂの外側には、素子分離領域１１１が形成されている。この素子分離領域１１１により、活性領域（素子形成領域）が区画される。そして、この素子分離領域１１１により、半導体装置１００と他の素子との干渉を防止することができる。電子走行層１０４と電子供給層１０５との界面近傍に、２次元電子ガス２ＤＥＧが生成される。ゲート電極１０９のソース電極１１０ａ側の端部から素子分離領域１１１までの間の２次元電子ガス２ＤＥＧの形成領域がソース領域ＳＲとなる。また、ゲート電極１０９のドレイン電極１１０ｂ側の端部から素子分離領域１１１までの間の２次元電子ガス２ＤＥＧの形成領域がドレイン領域ＤＲとなる。

上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。電子走行層１０４や電子供給層１０５を構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、フェルミ準位よりも低い井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、電子走行層１０４と電子供給層１０５との界面近傍に、２次元電子ガス２ＤＥＧが生成される。

ここで、電子走行層１０４と電子供給層１０５との界面近傍に形成される２次元電子ガス２ＤＥＧは、ゲート電極１０９が形成されている溝１０７により分断されている。
このため、本実施の形態の半導体装置においては、ゲート電極１０９に正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極１０９に正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。

ここで、本実施の形態においては、ゲート電極１０９の両端部、即ち、図１の紙面の手前方向および奥行き方向にゲート延在部Ｅ１、Ｅ２を有する。以下に平面図等を参照しながら詳細に説明する。

図２は、本実施の形態の半導体装置の構成を示す平面図である。図３および図４は、図２の要部平面図である。また、図５〜図７は、本実施の形態の半導体装置の構成を示す断面図であり、例えば、図５は、Ｖ３−Ｖ３断面に、図６は、Ｖ２−Ｖ２断面に、図７は、Ｖ４−Ｖ４断面に対応する。なお、図１は、図２のＶ１−Ｖ１断面に対応する。また、図８および図９は、本実施の形態の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図および分解斜視図である。また、図１０および図１１は、本実施の形態の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図および分解斜視図である。

図２に示すように、ゲート電極１０９は、Ｘ方向（ゲート幅方向ともいう）に延在している。このゲート電極１０９は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置するメインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部（ゲートパッドともいう）Ｅ２とを有する。ゲート延在部Ｅ１およびゲート延在部Ｅ２は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置せず、ソース領域ＳＲとドレイン領域ＤＲとの対向部（対向領域）から外側に、はみだした部分である。ゲート延在部Ｅ２のＹ方向の幅は、メインゲート部ＥＭのＹ方向の幅より大きく、ゲートパッドとして機能する（図３参照）。例えば、ゲート延在部Ｅ２は、その上部のゲート配線と電気的に接続される。

図１を参照しながら説明したように、ゲート電極１０９は、溝１０７の内部にゲート絶縁膜１０８を介して形成されている。この溝１０７は、メインゲート部ＥＭが埋め込まれた領域であり、この溝１０７はＸ方向に延在している。この溝１０７のＸ方向の一端には、溝１２１が形成されおり、他端には、溝１２２が形成されている（図４参照）。溝１０７、溝１２１および溝１２２は、同じ深さであり、これらは、一体的、連続的に設けられている。

ここで、本実施の形態においては、溝１２１の内部には、ゲート延在部Ｅ１が形成されており、溝１２２の内部には、ゲート延在部Ｅ２が形成されている（図４参照）。しかしながら、溝１２１は、メインゲート部ＥＭのように、溝１０７に完全に埋め込まれていない。即ち、溝１２１の側壁とゲート延在部Ｅ１の側壁との間に離間部ＳＰを有している。また、溝１２２についても同様に、溝１２２の側壁とゲート延在部Ｅ２の側壁との間に離間部ＳＰを有している。

具体的には、図５および図７に示すように、ゲート延在部Ｅ１は、溝１２１の中央部に位置し、溝１２１の両側の側壁から一定の距離Ｌ１だけ離間するように形成されている。この距離Ｌ１の部分が離間部ＳＰとなる。また、図６および図７に示すように、ゲート延在部Ｅ２は、溝１２２の中央部に位置し、溝１２２の両側の側壁から一定の距離Ｌ１だけ離間するように形成されている。この距離Ｌ１の部分が離間部ＳＰとなる。

即ち、図８および図９に示すように、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰが設けられる。ゲート延在部Ｅ１の側面は、溝１２１の側面と対向し、また、離間している。また、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、後述する、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

また、図１０および図１１に示すように、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰが設けられる。ゲート延在部Ｅ２の側面は、溝１２２の側面と対向し、また、離間している。また、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、後述する、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。なお、図１１において、１１２は、ゲート延在部Ｅ２と電気的に接続されるゲート配線である。

このように、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰを設けている。即ち、ゲート延在部Ｅ１の外周の電子供給層１０５を除去した構成としている（図５等参照）。電子供給層１０５が除去されているため、電子走行層１０４に２次元電子ガスが形成されない。これにより、ゲート延在部Ｅ１の外周の電子走行層１０４および電子供給層１０５を介したリークパスが切断され、ドレイン領域ＤＲからゲート延在部Ｅ１の外周を介してソース領域ＳＲに流れ込むリーク電流を低減することができる。なお、図５では電子走行層１０４の一部も電子供給層１０５と共に除去された構成が示されているが、電子供給層１０４は除去されていなくてもよい。

特に、イオン注入により形成される素子分離領域１１１の絶縁特性を向上させるため、ソース電極１１０ａ、ドレイン電極１１０ｂおよびゲート電極１０９の形成工程の後に、素子分離領域１１１を形成するためのイオン注入を行っても、ゲート延在部Ｅ１の外周の電子走行層１０４および電子供給層１０５を介したリークパスが切断されるため、上記リーク電流を低減することができる。詳細は、後述する（図３６〜図４１参照）。

また、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰを設けている。即ち、ゲート延在部Ｅ２の外周の電子供給層１０５を除去した構成としている（図６等参照）。電子供給層１０５が除去されているため、電子走行層１０４に２次元電子ガスが形成されない。これにより、ゲート延在部Ｅ２の外周の電子走行層１０４および電子供給層１０５を介したリークパスが切断され、ドレイン領域ＤＲからゲート延在部Ｅ２の外周を介してソース領域ＳＲに流れ込むリーク電流を低減することができる。なお、図６では、電子走行層１０４の一部も電子供給層１０５と共に除去された構成が示されているが、電子走行層１０４は除去されなくてもよい。

特に、イオン注入により形成される素子分離領域１１１の絶縁特性を向上させるため、ソース電極１１０ａ、ドレイン電極１１０ｂおよびゲート電極１０９の形成工程の後に、素子分離領域１１１を形成するためのイオン注入を行っても、ゲート延在部Ｅ２の外周の電子走行層１０４および電子供給層１０５を介したリークパスが切断されるため、上記リーク電流を低減することができる。詳細は、後述する（図３６〜図４１参照）。

［製法説明］
次いで、図１２〜図３１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１２〜図３１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、製造方法の説明については、主として、図２のＶ１−Ｖ１断面部を用いて説明し、必要に応じて他の部位の断面図を用いて説明する。

図１２に示すように、基板１０２上に、バッファ層１０３、電子走行層１０４および電子供給層１０５を順次形成する。基板１０２として、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、バッファ層１０３として、例えば、ＡｌＧａＮ層を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、バッファ層１０３上に、電子走行層１０４として、例えば、窒化ガリウム（ＧａＮ）層を有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。次いで、電子走行層１０４上に、電子供給層１０５として、例えば、ＡｌＧａＮ層を有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このようにして、バッファ層１０３、電子走行層１０４および電子供給層１０５の積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。この積層体のうち、電子走行層１０４と電子供給層１０５との界面近傍には、２次元電子ガス２ＤＥＧが生成される。

次いで、電子供給層１０５上に、表面保護膜（絶縁膜ともいう）１０６を形成する。例えば、表面保護膜１０６として、窒化シリコン膜を熱ＣＶＤ（Chemical Vapor Deposition）法などを用いて、電子供給層１０５上に堆積する。

次いで、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜１０６および電子供給層１０５を貫通して電子走行層１０４の途中まで達する溝１０７、溝１２１および溝１２２を形成する。溝（１０７、１２１、１２２）の上面からの平面視における形状（平面形状ともいう）を図１４に示す。図１４に示すように、溝１０７、溝１２１および溝１２２は、一体的、連続的に設けられている。溝１０７のＹ方向の幅をＷ１０７、溝１２１のＹ方向の幅をＷ１２１、溝１２２のＹ方向の幅をＷ１２２とすると、Ｗ１２２＞Ｗ１２１＞Ｗ１０７の関係にある。

次いで、図１５に示すように、溝（１０７、１２１、１２２）内を含む表面保護膜１０６上に、ゲート絶縁膜１０８を形成する。例えば、ゲート絶縁膜１０８として、酸化シリコン膜を熱ＣＶＤ法などを用いて、溝（１０７、１２１、１２２）内を含む表面保護膜１０６上に堆積する。ゲート絶縁膜１０８として、酸化シリコン膜の他、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化アルミニウム膜（Ａｌ_２Ｏ_３）や酸化ハフニウム膜（ＨｆＯ_２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。

次いで、図１６〜図１９に示すように、溝（１０７、１２１、１２２）の内部のゲート絶縁膜１０８上にゲート電極１０９を形成する。例えば、ゲート絶縁膜１０８上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ｎｉ／Ａｕ膜ともいう）を、スパッタリング法をなどを用いて、溝１０７の内部を埋め込む程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を使用することにより、Ｎｉ／Ａｕ膜上のゲート電極１０９の形成領域を覆うフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクとしてＮｉ／Ａｕ膜をエッチングすることにより、溝（１０７、１２１、１２２）の内部にゲート絶縁膜１０８を介して配置されるゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する（図１６、図１８、図１９参照）。このＮｉ／Ａｕ膜のエッチングの際、下層のゲート絶縁膜１０８がエッチングストッパーの役割を果たす。ゲート電極１０９の形成材料としては、Ｎｉ／Ａｕ膜以外の金属膜を用いてもよく、また、不純物を含有した多結晶シリコン膜などを用いてもよい。

前述したように、ゲート電極１０９は、メインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部Ｅ２を有する（図１７参照）。メインゲート部ＥＭは、溝１０７の内部に形成され、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２２の内部に形成される。また、メインゲート部ＥＭは、溝１０７を完全に埋め込むように形成されている（図１６参照）が、ゲート延在部Ｅ１は、溝１２１の内側に一回り小さく形成されている。また、ゲート延在部Ｅ２も、溝１２２の内側に一回り小さく形成されている。よって、ゲート延在部Ｅ１と、溝１２１の側壁との間には、離間部ＳＰが設けられる（図１８参照）。また、ゲート延在部Ｅ２と、溝１２２の側壁との間には、離間部ＳＰが設けられる（図１９参照）。

ここで、図１７に示すように、メインゲート部ＥＭのＹ方向の幅をＷＥＭ、ゲート延在部Ｅ１のＹ方向の幅をＷＥ１、ゲート延在部Ｅ２のＹ方向の幅をＷＥ２とすると、ＷＥ２＞ＷＥＭ＝ＷＥ１の関係にある。また、溝１２１のＹ方向の幅（Ｗ１２１、図１４参照）は、ゲート延在部Ｅ１のＹ方向の幅であるＷＥ１より大きく、例えば、この差の半分が離間部ＳＰの幅（Ｌ１）となる。また、溝１２２のＹ方向の幅（Ｗ１２２、図１４参照）は、ゲート延在部Ｅ２のＹ方向の幅であるＷＥ２より大きく、例えば、この差の半分が離間部ＳＰの幅（Ｌ１）となる。なお、溝１０７のＹ方向の幅（Ｗ１０７、図１４参照）は、メインゲート部ＥＭのＹ方向の幅ＷＥＭと同程度である。

次いで、図２０および図２１に示すように、ソース電極１１０ａおよびドレイン電極１１０ｂを形成する。これらの電極は、例えば、リフトオフ法で形成することができる。図２０に示すように、ソース電極１１０ａの形成領域およびドレイン電極１１０ｂの形成領域の表面保護膜１０６およびゲート絶縁膜１０８を除去し、開口部を形成する。次いで、フォトリソグラフィ技術を使用して、上記開口部以外の領域を覆うフォトレジスト膜ＰＲ２を形成する。次いで、上記開口部およびフォトレジスト膜ＰＲ２上に、金属膜ＭＦとして、例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ｔｉ／Ａｌ膜ともいう）を、真空蒸着法などを用いて堆積する。蒸着雰囲気の温度は、例えば、室温（２５℃）〜１１０℃程度である。これにより、ソース電極１１０ａおよびドレイン電極１１０ｂの形成領域においては、電子供給層１０５上に、直接、Ｔｉ／Ａｌ膜が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ２上にＴｉ／Ａｌ膜が形成される。次いで、図２１に示すように、フォトレジスト膜ＰＲ２を除去する。この際、フォトレジスト膜ＰＲ２上に形成されているＴｉ／Ａｌ膜もフォトレジスト膜ＰＲ２とともに除去され、電子供給層１０５上に直接接触するように形成されているＴｉ／Ａｌ膜（即ち、ソース電極１１０ａおよびドレイン電極１１０ｂ）だけが残存する。なお、ここでは、リフトオフ法を用いてソース電極１１０ａおよびドレイン電極１１０ｂ形成したが、これらの電極を金属膜のパターニングにより形成してもよい。

次いで、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。熱処理としては、例えば、５００〜５５０℃で、３０〜６０分間の熱処理を行う。このように、本実施の形態によれば、熱処理を伴うソース電極１１０ａおよびドレイン電極１１０ｂの形成工程の後に、後述する素子分離工程を行うため、この熱処理により、素子分離領域１１１の絶縁性が低下することがない。

次いで、図２２〜図２７に示すように、イオン注入技術を用いて、素子分離領域１１１を形成する。即ち、活性領域（素子形成領域ともいう）をフォトレジスト膜ＰＲ３で覆い、所定のイオン種を注入することにより、電子走行層１０４および電子供給層１０５の結晶性を破壊する。これにより、素子分離領域１１１の電子走行層１０４および電子供給層１０５が高抵抗化し、素子分離を行うことができる。また、ゲート電極１０９およびソース電極１１０ａおよびドレイン電極１１０ｂをフォトレジスト膜ＰＲ３で覆うことにより、これらの電極材料が、注入イオンによりスパッタリングされ、飛散することを防止できる。よって、飛散物（パーティクルともいう）による半導体装置の特性劣化を低減することができる。

注入するイオン種として、例えば、ホウ素（¹¹Ｂ）を用い、¹¹Ｂイオンを電子走行層１０４と電子供給層１０５との界面、即ち、２次元電子ガス２ＤＥＧが生成される位置よりも深く注入する。イオン注入のドーズ量は、例えば、２×１０^１４(iｏｎｓ／ｃｍ^２）程度であり、注入エネルギーは、例えば、１００ｋｅＶ〜１２０ｋｅＶ程度である。ホウ素の他、窒素（Ｎ）やアルゴン(Ａｒ)などをイオン注入してもよい。このように、イオン注入技術を用いて、素子分離領域１１１を形成する。なお、図２４，図２５、図２６においては、イオン注入領域と非イオン注入領域との境界Ｋの近傍のイオン注入領域が、電子走行層１０４の底面まで到達するように図示され、バッファ層１０３にはイオン注入されていないように図示されているが、バッファ層１０３にもイオン注入されていてもかまわない。

ここで、イオン注入用のマスクとなるフォトレジスト膜ＰＲ３の形成領域は、図２３に示すとおりである。即ち、フォトレジスト膜ＰＲ３により、メインゲート部ＥＭおよびその両側の領域（即ち、ソース領域ＳＲおよびドレイン領域ＤＲとなる領域）を被覆する（図２２、図２３参照）。また、ゲート延在部Ｅ１の外周を囲むように設けられた離間部ＳＰにおいて、イオン注入領域と非イオン注入領域との境界Ｋが配置されるように、ゲート延在部Ｅ１およびその外周の離間部ＳＰの途中まで、好ましくは略中央部まで、フォトレジスト膜ＰＲ３で被覆する（図２３、図２４、図２６参照）。さらに、ゲート延在部Ｅ２の外周を囲むように設けられた離間部ＳＰにおいて、イオン注入領域と非イオン注入領域との境界Ｋが配置されるように、ゲート延在部Ｅ２およびその外周の離間部ＳＰの途中まで、好ましくは略中央部まで、フォトレジスト膜ＰＲ３で被覆する（図２３、図２５、図２６参照）。図２７は、ゲート延在部（Ｅ１またはＥ２）における離間部ＳＰと、イオン注入領域と非イオン注入領域との境界Ｋとの関係を示す断面図である。

このように、電子供給層１０５を除去した離間部ＳＰに、イオン注入領域と非イオン注入領域との境界Ｋを設けることにより、電子走行層１０４および電子供給層１０５を介したリークパスが切断され、リーク電流を低減することができる。詳細は、後述する（図３６〜図４１参照）。

次いで、図２８〜図３１に示すように、層間絶縁膜ＩＬ１を形成する。図２８に示すように、ゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）、ソース電極１１０ａおよびドレイン電極１１０ｂ上を含むゲート絶縁膜１０８上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜を形成する。この後、層間絶縁膜ＩＬ１中にコンタクトホール（図示せず）を形成し、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、金属膜（図示せず）をスパッタリング法などで堆積し、この金属膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより配線（例えば、ゲート配線など）を形成する。

この層間絶縁膜ＩＬ１の形成により、ゲート延在部Ｅ１の外周を囲むように設けられた離間部ＳＰおよびゲート延在部Ｅ２の外周を囲むように設けられた離間部ＳＰは、層間絶縁膜ＩＬ１で埋め込まれることとなる（図２９〜図３１参照）。

このように、本実施の形態によれば、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施した後、イオン注入技術を用いて、素子分離領域１１１を形成している。これにより、上記熱処理により、素子分離領域１１１の絶縁性が低下することがない。

図３２〜図３５は、本実施の形態の関連技術１の半導体装置の製造工程を示す断面図である。この関連技術１においては、素子分離領域１１１を形成した後、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施している。以下に、図面を参照しながら説明する。

図３２に示すように、基板１０２上に、バッファ層１０３、電子走行層１０４、電子供給層１０５および表面保護膜１０６を順次形成した後、２次元電子ガス２ＤＥＧが生成される位置より深い溝１０７を形成する。次いで、図３３に示すように、ゲート絶縁膜１０８を形成した後、イオン注入技術を用いて、素子分離領域１１１を形成する。次いで、図３４に示すように、表面保護膜１０６およびゲート絶縁膜１０８に開口部を形成し、開口部内に、リフトオフ法を用いてソース電極１１０ａおよびドレイン電極１１０ｂを形成する。この後、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。次いで、図３５に示すように、溝１０７の内部のゲート絶縁膜１０８上にゲート電極１０９を形成する。

このような、関連技術１の製造工程においては、上記ソース電極１１０ａおよびドレイン電極１１０ｂの形成時において、素子分離領域１１１が形成されている。この場合、ソース電極１１０ａおよびドレイン電極１１０ｂの形成工程に必要な蒸着時の熱負荷やオーミック性を向上のための熱処理により、素子分離領域１１１中の破壊された結晶性、即ち、欠陥が回復し、絶縁性が低下する恐れがある。

このような課題を回避するために、以下の関連技術２の製造工程を採用した場合、リークパスの生成によりリーク電流が増加するという新たな課題が生じる。図３６〜図４１は、本実施の形態の関連技術２の半導体装置の製造工程を示す断面図、平面図または斜視図である。関連技術２においては、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施した後、素子分離領域１１１を形成している。以下に、図面を参照しながら説明する。

図３６に示すように、基板１０２上に、バッファ層１０３、電子走行層１０４、電子供給層１０５および表面保護膜１０６を順次形成した後、２次元電子ガス２ＤＥＧが生成される位置より深い溝１０７を形成する。次いで、ゲート絶縁膜１０８を形成した後、溝１０７の内部のゲート絶縁膜１０８上にゲート電極１０９を形成する。次いで、表面保護膜１０６およびゲート絶縁膜１０８に開口部を形成し、開口部内に、リフトオフ法を用いてソース電極１１０ａおよびドレイン電極１１０ｂを形成する。この後、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。次いで、図３７に示すように、フォトレジスト膜ＰＲ３をマスクとしてイオン注入技術を用いて、素子分離領域１１１を形成する。

ここで、フォトレジスト膜ＰＲ３は、図３８の破線で囲んだ領域として示すように、ゲート電極１０９、ソース電極１１０ａおよびドレイン電極１１０ｂを被覆するように形成する。この際、フォトレジスト膜ＰＲ３を露光する際のマスクずれや、現像後の膜収縮などを考慮し、一定のマージンｍを含んでフォトレジスト膜ＰＲ３を形成する必要がある。

即ち、図３７に示す図３８のＶ１−Ｖ１断面部においては、ソース電極１１０ａの端部からマージンｍを加味した位置から、ドレイン電極１１０ｂの端部からマージンｍを加味した位置までフォトレジスト膜ＰＲ３で覆う必要がある。また、図３９に示す図３８のＶ３−Ｖ３断面部においては、ゲート延在部Ｅ１およびその両側のマージンｍの領域をフォトレジスト膜ＰＲ３で覆う必要がある。また、図４０に示す図３８のＶ２−Ｖ２断面部においては、ゲート延在部Ｅ２およびその両側のマージンｍの領域をフォトレジスト膜ＰＲ３で覆う必要がある。しかしながら、このマージンｍ部においては、素子分離用のイオンが注入されないため、導電性を有する電子走行層１０４および電子供給層１０５（２ＤＥＧ）が残存した状態となる。

即ち、図４１の分解斜視図に示すように、素子分離用のイオンが注入されない領域（非注入領域ともいう）が、ゲート延在部Ｅ１の外周に沿って形成される。よって、この非注入領域がリークパスＲＰとなり、図４１の矢印に示すように、リーク電流ＩＲが生じてしまう。なお、ゲート延在部Ｅ２の外周にも同様にリークパスが形成される。このようなリーク電流ＩＲは、トランジスタの閾値電圧の変動の要因となり、トランジスタ特性を著しく劣化させる。

これに対し、本実施の形態においては、ゲート延在部Ｅ１の外周の電子供給層１０５を除去し、離間部ＳＰを設けている（図８、図９等参照）。また、ゲート延在部Ｅ２の外周の電子供給層１０５を除去し、離間部ＳＰを設けている（図１０、図１１等参照）。これにより、図４１に示すようなリークパスＲＰが形成されることがないため、リーク電流を低減することができ、トランジスタ特性を向上させることができる。

また、本実施の形態においては、ゲート延在部Ｅ１が形成される溝１２１をゲート延在部Ｅ１の形成領域より予め大きく形成し、溝１２１の側壁とゲート延在部Ｅ１の側壁との間に離間部ＳＰが生じるようにゲート延在部Ｅ１を形成している。また、本実施の形態においては、ゲート延在部Ｅ２が形成される溝１２２をゲート延在部Ｅ２の形成領域より予め大きく形成し、溝１２２の側壁とゲート延在部Ｅ２の側壁との間に離間部ＳＰが生じるようにゲート延在部Ｅ２を形成している。さらに、ゲート電極１０９（Ｅ１、Ｅ２、ＥＭを含む）、ソース電極１１０ａおよびドレイン電極１１０ｂを覆いつつ、この離間部ＳＰ中に、素子分離用のイオンの注入領域と非注入領域の境界Ｋが生じるようにフォトレジスト膜ＰＲ３を形成した後、素子分離用のイオン注入を行っている。このように、ソース電極１１０ａおよびドレイン電極１１０ｂの形成後に、素子分離用のイオン注入、即ち、素子分離領域１１１の形成を行うことで、素子分離領域１１１に、ソース電極１１０ａおよびドレイン電極１１０ｂの形成時の熱負荷が加わることがない。その結果、素子分離領域１１１の絶縁特性を向上させることができる。

このように、本実施の形態においては、素子分離領域１１１の絶縁特性を向上させ、また、不所望なリークパスＲＰの形成を回避することができる。

（実施の形態２）
本実施の形態においては、上記実施の形態１の変形例について説明する。

（変形例１）
上記実施の形態１においては、溝１０７のＹ方向の幅Ｗ１０７を、メインゲート部ＥＭのＹ方向の幅ＷＥＭと同程度としたが、メインゲート部ＥＭの構造を、いわゆる、“Ｔ型ゲート構造”としてもよい。

図４２は、本実施の形態の変形例１の半導体装置の構成を示す要部断面図である。また、図４３および図４４は、本実施の形態の変形例１の半導体装置の構成を示す要部平面図である。実施の形態１と異なる箇所は、ゲート電極１０９の構成のみであるため、この点について詳細に説明する。

図４２に示すように、変形例１の半導体装置は、ゲート電極１０９のメインゲート部ＥＭにおいて、溝１０７に埋め込まれた埋め込み部、張り出し部ＧＳおよび張り出し部ＧＤを有する。

張り出し部ＧＳは、溝１０７のソース電極（１１０ａ）側の側壁から電子供給層１０５の上方に、表面保護膜１０６およびゲート絶縁膜１０８を介して延在する。溝１０７の側壁から張り出し部ＧＳのソース電極（１１０ａ）側の側壁までの距離（張り出し距離ともいう）は、ｈである。

張り出し部ＧＤは、溝１０７のドレイン電極（１１０ｂ）側の側壁から電子供給層１０５の上方に、表面保護膜１０６およびゲート絶縁膜１０８を介して延在する。溝１０７の側壁から張り出し部ＧＤのドレイン電極（１１０ｂ）側の側壁までの距離（張り出し距離ともいう）は、ｈである。

よって、この場合、ゲート電極１０９のメインゲート部ＥＭの幅ＷＥＭは、溝１０７のＹ方向の幅であるＷ１０７に、上記距離ｈの２倍を加算したものとなる（ＷＥＭ＝Ｗ１０７＋２ｈ）。このように、メインゲート部ＥＭの構造を、いわゆる、“Ｔ型ゲート構造”とすることにより、ゲート抵抗を低減することができる。このようなメインゲート部ＥＭを含むゲート電極１０９を形成するには、実施の形態１で説明したゲート電極の形成工程において、上記張り出し部（ＧＤ、ＧＳ）を加えたパターン形状となるように、ゲート電極材料をエッチングすればよい。

この際、ゲート延在部Ｅ１のＹ方向の幅（ＷＥ２）を、メインゲート部ＥＭのＹ方向の幅（ＷＥＭ＝Ｗ１０７＋２ｈ）と同程度としても、離間部ＳＰを設けることにより、リークパスが切断され、リーク電流を低減することができる。

即ち、図４３に示すように、実施の形態１（図８）と同様に、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰを設ける。ゲート延在部Ｅ１の側面は、溝１２１の側面と対向し、また、離間している。そして、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

また、図４４に示すように、実施の形態１（図１０）と同様に、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰを設ける。ゲート延在部Ｅ２の側面は、溝１２２の側面と対向し、また、離間している。そして、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

このように、ゲート電極１０９が、Ｔ型ゲート構造であっても、実施の形態１と同様の効果を奏する。さらに、Ｔ型ゲート構造を採用し、上記関連技術２に示す製造方法を適用した場合、図４５に示すように、張り出し部ＧＤ、ＧＳの下部にもリークパスＲＰが形成されるため、リーク電流ＩＲが増加する。これに対し、上記変形例１においては、張り出し部ＧＤ、ＧＳの下部を含むその外周の半導体層を除去し、離間部ＳＰを形成することにより、リークパスを切断することができる。図４５は、関連技術２の製造方法により形成したＴ型ゲート構造の半導体装置の要部の分解斜視図である。

（変形例２）
本変形例においては、ゲート電極１０９に、ドレイン領域ＤＲ側へ張り出したフィールドプレート部ｆｐを設ける。

図４６は、本実施の形態の変形例２の半導体装置の構成を示す要部断面図である。また、図４７および図４８は、本実施の形態の変形例２の半導体装置の構成を示す要部平面図である。実施の形態１と異なる箇所は、ゲート電極１０９の構成のみであるため、この点について詳細に説明する。

図４６に示すように、メインゲート部ＥＭにおいて、溝１０７に埋め込まれた埋め込み部と、溝１０７のドレイン電極（１１０ｂ）側の側壁から電子供給層１０５の上方に、表面保護膜１０６およびゲート絶縁膜１０８を介して延在するフィールドプレート部ｆｐを有する。この構成は、上記変形例１（図４７）において、ソース電極１１０ａへの張り出し距離（ｈｓ）より、ドレイン電極１１０ｂ側への張り出し距離（ｈｄ）が大きい構成に対応する（図４７参照）。

よって、この場合、ゲート電極１０９のメインゲート部ＥＭの幅（ＷＥＭ）は、溝１０７のＹ方向の幅であるＷ１０７に、上記張り出し距離ｈｓとｈｄとを加算したものとなる（ＷＥＭ＝Ｗ１０７＋ｈｓ＋ｈｄ）。このように、ゲート電極１０９に、ドレイン領域ＤＲ側へ張り出したフィールドプレート部ｆｐを設けることにより、局所的な電界集中を抑制し、半導体装置の耐圧を向上させることができる。

この際、ゲート延在部Ｅ１のＹ方向の幅（ＷＥ２）を、メインゲート部ＥＭの幅（ＷＥＭ＝Ｗ１０７＋ｈｓ＋ｈｄ）と同程度としても、離間部ＳＰを設けることにより、リークパスが切断され、リーク電流を低減することができる。このようなフィールドプレート部ｆｐを含むゲート電極１０９を形成するには、実施の形態１で説明したゲート電極の形成工程において、上記フィールドプレート部ｆｐを加えたパターン形状となるように、ゲート電極材料をエッチングすればよい。

即ち、図４７に示すように、実施の形態１（図８）と同様に、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰを設ける。ゲート延在部Ｅ１の側面は、溝１２１の側面と対向し、また、離間している。そして、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

また、図４８に示すように、実施の形態１（図１０）と同様に、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰを設ける。ゲート延在部Ｅ２の側面は、溝１２２の側面と対向し、また、離間している。そして、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

このように、ゲート電極１０９が、フィールドプレート部ｆｐを有する構造であっても、実施の形態１と同様の効果を奏する。さらに、フィールドプレート部ｆｐを有する構造を採用し、上記関連技術２に示す製造方法を適用した場合、図４９に示すように、フィールドプレート部ｆｐの下部にもリークパスＲＰが形成されるため、リーク電流ＩＲが増加する。これに対し、上記変形例２においては、フィールドプレート部ｆｐの下部を含むその外周の半導体層を除去し、離間部ＳＰを形成することにより、リークパスを切断することができる。図４９は、関連技術２の製造方法により形成したフィールドプレート部ｆｐを有する半導体装置の要部の分解斜視図である。

（変形例３）
上記実施の形態１においては、ゲート絶縁膜１０８として酸化シリコン膜を用いたが（図１５等参照）、ゲート絶縁膜として、酸化アルミニウム（Ａｌ_２Ｏ_３）を用いてもよい。

図５０は、本実施の形態の変形例３の半導体装置の構成を示す断面図である。実施の形態１と異なる箇所は、ゲート絶縁膜３０８として、酸化アルミニウムを用いている点のみである。

このように、ゲート絶縁膜３０８として、酸化アルミニウムを用いた場合、酸化シリコン膜や窒化シリコン膜を用いた場合と比較し、電子走行層１０４や電子供給層１０５へのＳｉ（シリコン）の拡散を抑制することができる。

この酸化アルミニウムよりなるゲート絶縁膜１０８は、例えば、原子層堆積（ＡＬＤ；Atomic Layer Deposition）法を用いて形成することができる。

（変形例４）
本変形例は、ゲート電極１０９に、上記変形例２で説明したフィールドプレート部ｆｐを採用し、ゲート絶縁膜３０８に、上記変形例３で説明した酸化アルミニウムを採用したものである。

図５１は、本実施の形態の変形例４の半導体装置の構成を示す断面図である。図５２は、本実施の形態の変形例４の半導体装置の構成を示す平面図である。断面図は、平面図のＶ１−Ｖ１部に対応する。

図５１および図５２に示すように、メインゲート部ＥＭにおいて、溝１０７に埋め込まれた埋め込み部と、溝１０７のドレイン電極１１０ｂ側の側壁から電子供給層１０５の上方に表面保護膜１０６およびゲート絶縁膜１０８を介して延在するフィールドプレート部ｆｐを有する。また、ゲート絶縁膜３０８として、酸化アルミニウム（Ａｌ_２Ｏ_３）を用いている。

このように、ゲート電極１０９が、フィールドプレート部ｆｐを有する構造であっても、実施の形態１や変形例２と同様の効果を奏する。即ち、リーク電流を低減することができる（図４９等参照）。また、ゲート電極１０９として、酸化アルミニウムを用いることで、Ｓｉ（シリコン）の拡散を抑制することができる。

（実施の形態３）
上記実施の形態１においては、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰを設けたが（図８、図９参照）、ゲート延在部Ｅ１の外周を囲む領域の一部に離間部ＳＰを設けてもよい。

また、上記実施の形態１においては、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰを設けたが（図１０、図１１参照）、ゲート延在部Ｅ２の外周を囲む領域の一部に離間部ＳＰを設けてもよい。

［構造説明］
図５３は、本実施の形態の半導体装置のゲート延在部Ｅ１の近傍の構成を示す平面図である。図５４は、本実施の形態の半導体装置のゲート延在部Ｅ１の近傍の構成を示す分解斜視図である。図５５は、本実施の形態の半導体装置のゲート延在部Ｅ２の近傍の構成を示す平面図である。図５６は、本実施の形態の半導体装置のゲート延在部Ｅ２の近傍の構成を示す分解斜視図である。実施の形態１と異なる箇所は、ゲート延在部Ｅ１の近傍の離間部ＳＰおよびゲート延在部Ｅ２の近傍の離間部ＳＰの形状、即ち、溝１２１および溝１２２の形状のみであるため、この点について詳細に説明する。

本実施の形態においても、実施の形態１と同様に、ゲート電極１０９は、Ｘ方向（ゲート幅方向ともいう）に延在している。このゲート電極１０９は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置するメインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部（ゲートパッドともいう）Ｅ２を有する。ゲート延在部Ｅ１およびゲート延在部Ｅ２は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置せず、ソース領域ＳＲとドレイン領域ＤＲとの対向部から外側に、はみだした部分である（図２参照）。

実施の形態１と同様に、溝１０７の内部に、メインゲート部ＥＭが埋め込まれている。また、溝１２１の内部には、ゲート延在部Ｅ１が形成されており、溝１２２の内部には、ゲート延在部Ｅ２が形成されている。

ここで、本実施の形態においては、実施の形態１（図８）と異なり、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰを設けておらず、図５３および図５４に示すように、ゲート延在部Ｅ１のＸ方向の端部にのみ離間部ＳＰが設けられている。即ち、ゲート延在部Ｅ１が設けられる溝１２１のＹ方向の幅は、メインゲート部ＥＭおよびゲート延在部Ｅ１のＹ方向の幅と同程度であるが、溝１２１のＸ方向の幅（長さ）は、ゲート延在部Ｅ１のＸ方向の幅（長さ）より大きい。その結果、ゲート延在部Ｅ１のＸ方向の端部にのみ離間部ＳＰが形成される（図５３、図５４参照）。

また、本実施の形態においては、実施の形態１（図１０）と異なり、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰを設けておらず、図５５および図５６に示すように、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられている。即ち、ゲート延在部Ｅ２が設けられる溝１２２のＹ方向の幅は、ゲート延在部Ｅ２のＹ方向の幅と同程度であるが、溝１２２のＸ方向の幅（長さ）は、ゲート延在部Ｅ２のＸ方向の幅（長さ）より大きい。その結果、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが形成される（図５５、図５６参照）。

ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。

このように、ゲート延在部Ｅ１の外周の一部に離間部ＳＰを設けている。即ち、ゲート延在部Ｅ１の外周の一部の電子走行層１０４および電子供給層１０５を除去した構成としている。これにより、ゲート延在部Ｅ１の外周に位置する電子走行層１０４および電子供給層１０５を介したリークパスが離間部ＳＰにより切断され、ドレイン領域ＤＲからゲート延在部Ｅ１の外周を介してソース領域ＳＲに流れ込むリーク電流を低減することができる。なお、少なくとも電子供給層１０５が除去されていれば、電子走行層１０４に２次元電子ガスが形成されないため、電子供給層１０４は除去されていなくてもよい。

特に、イオン注入により形成される素子分離領域１１１の絶縁特性を向上させるため、ソース電極１１０ａ、ドレイン電極１１０ｂおよびゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）の形成工程の後に、素子分離領域１１１を形成するためのイオン注入を行っても、上記リークパスが切断されているため、上記リーク電流を低減することができる。

また、ゲート延在部Ｅ２の外周の一部に離間部ＳＰを設けている。即ち、ゲート延在部Ｅ２の外周に位置する電子走行層１０４および電子供給層１０５の一部を除去した構成としている。これにより、ゲート延在部Ｅ２の外周に位置する電子走行層１０４および電子供給層１０５を介したリークパスが離間部ＳＰにより切断され、ドレイン領域ＤＲからゲート延在部Ｅ２の外周を介してソース領域ＳＲに流れ込むリーク電流を低減することができる。なお、少なくとも電子供給層１０５が除去されていれば、電子走行層１０４に２次元電子ガスが形成されないため、電子供給層１０４は除去されていなくてもよい。

特に、イオン注入により形成される素子分離領域１１１の絶縁特性を向上させるため、ソース電極１１０ａ、ドレイン電極１１０ｂおよびゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）の形成工程の後に、素子分離領域１１１を形成するためのイオン注入を行っても、上記リークパスが切断されているため、上記リーク電流を低減することができる。

［製法説明］
本実施の形態の半導体装置は、実施の形態１の「製法説明」の欄で説明した製造工程と同様の工程で形成することができる。実施の形態１の製造工程と異なる点は、溝１０７、溝１２１および溝１２２の形成工程のみであるため、この点について詳細に説明する。即ち、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜１０６および電子供給層１０５を貫通して電子走行層１０４の途中まで達する溝１０７、溝１２１および溝１２２を形成する（図１参照）。この際、溝１２１のＹ方向の幅を、ゲート延在部Ｅ１のＹ方向の幅と同程度とし、溝１２１のＸ方向の幅（長さ）を、ゲート延在部Ｅ１のＹ方向の幅（長さ）より大きくなるように形成する。また、溝１２２のＹ方向の幅を、ゲート延在部Ｅ２のＹ方向の幅と同程度とし、溝１２２のＸ方向の幅（長さ）を、ゲート延在部Ｅ２のＸ方向の幅（長さ）より大きくなるように形成する（図５３〜図５６参照）。

次いで、実施の形態１と同様に、溝（１０７、１２１、１２２）内を含む表面保護膜１０６上に、ゲート絶縁膜１０８を形成し、溝（１０７、１２１、１２２）の内部のゲート絶縁膜１０８上にゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する。

ゲート電極１０９は、メインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部Ｅ２とを有する。メインゲート部ＥＭは、溝１０７の内部に形成され、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２２の内部に形成される。ここで、ゲート延在部Ｅ１において、ゲート延在部Ｅ１のＹ方向の幅を溝１２１のＹ方向の幅と同程度とするが、ゲート延在部Ｅ１のＸ方向の幅（長さ）が、溝１２１のＸ方向の幅（長さ）より小さくなるように、ゲート延在部Ｅ１を形成する。これにより、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられる。ゲート延在部Ｅ２において、ゲート延在部Ｅ２のＹ方向の幅を溝１２２のＹ方向の幅と同程度とするが、ゲート延在部Ｅ２のＸ方向の幅（長さ）が、溝１２２のＸ方向の幅（長さ）より小さくなるように、ゲート延在部Ｅ２を形成する。これにより、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられる。

次いで、実施の形態１と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。

次いで、実施の形態１と同様に、イオン注入技術を用いて、素子分離領域１１１を形成する。この際、イオン注入用のマスクとなるフォトレジスト膜ＰＲ３の形成領域の端部が離間部ＳＰに位置するように形成する。これにより、素子分離用のイオン注入領域と活性領域となる非イオン注入領域との境界Ｋが離間部ＳＰに配置される。この後、実施の形態１と同様に、層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１上に、金属膜よりなる配線を形成する。

この層間絶縁膜ＩＬ１の形成により、ゲート延在部Ｅ１の端部に設けられた離間部ＳＰおよびゲート延在部Ｅ２の端部に設けられた離間部ＳＰは、層間絶縁膜ＩＬ１で埋め込まれることとなる。

このように、本実施の形態においても、実施の形態１と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施した後、イオン注入技術を用いて、素子分離領域１１１を形成している。これにより、上記熱処理により、素子分離領域１１１の絶縁性が低下することがない。また、離間部ＳＰによりリークパスが切断され、リーク電流を低減することができる。

なお、本実施の形態においては、ゲート延在部（Ｅ１、Ｅ２）の外周の内、Ｙ方向に延在する辺に沿って離間部ＳＰを設けたが、離間部ＳＰの位置は当該位置に限定されるものではない。例えば、ゲート延在部（Ｅ１、Ｅ２）の外周の内、Ｘ方向に延在する辺のいずれかに沿って離間部ＳＰを設けてもよい。また、ゲート延在部（Ｅ１、Ｅ２）の外周の内、Ｙ方向に延在する辺の全域を離間部ＳＰとする必要もなく、例えば、辺の中央部の領域に離間部ＳＰを設けてもよい。また、ゲート延在部（Ｅ１、Ｅ２）の外周において、２か所以上の離間部ＳＰを設けてもよい。

（実施の形態４）
上記実施の形態１においては、ゲート電極として、いわゆるリセスゲート構造を採用しているが、電子供給層上にメインゲート部を配置してもよい。

図５７は、本実施の形態の半導体装置の構成を示す断面図である。図５８は、本実施の形態の半導体装置の構成を示す平面図である。図５９は、図５８の要部平面図である。なお、図５７は、図５８のＶ１−Ｖ１断面に対応する。また、図６０および図６１は、本実施の形態の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図および分解斜視図である。また、図６２および図６３は、本実施の形態の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図および分解斜視図である。実施の形態１と異なる箇所は、ゲート電極１０９のメインゲート部ＥＭの構成のみであるため、この点について詳細に説明する。

［構造説明］
図５７に示すように、本実施の形態においては、ゲート電極１０９のメインゲート部ＥＭは、電子供給層１０５上に配置されている。即ち、実施の形態１の溝１０７を形成しない構成となっている。

また、本実施の形態においても、図５８に示すように、ゲート電極１０９は、Ｘ方向（ゲート幅方向ともいう）に延在している。このゲート電極１０９は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置するメインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部（ゲートパッドともいう）Ｅ２とを有する。ゲート延在部Ｅ１およびゲート延在部Ｅ２は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置せず、ソース領域ＳＲとドレイン領域ＤＲとの対向部から外側に、はみだした部分である。

前述したように、メインゲート部ＥＭは、溝の内部に配置されず、電子供給層１０５上に配置されているが、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２１の内部に形成されている。

よって、図５９に示すように、２つの溝（１２１、１２２）が、メインゲート部ＥＭのＸ方向の幅（長さ）に対応する距離だけ離れて形成されている。

溝１２１の内部に配置されるゲート延在部Ｅ１および溝１２２の内部に配置されるゲート延在部Ｅ２の構成は実施の形態１と同様である。

即ち、図６０および図６１に示すように、ゲート延在部Ｅ１の外周を囲むように、離間部ＳＰが設けられる。ゲート延在部Ｅ１の側面は、溝１２１の側面と対向し、また、離間している。また、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。ここで、ゲート延在部Ｅ１の膜厚（厚さ）ＴＥ１を、溝１２１の深さとメインゲート部ＥＭの膜厚ＴＥＭとの和とすることで、ゲート電極１０９の平坦性を向上することができる（図６１参照）。なお、ゲート延在部Ｅ１の膜厚ＴＥ１を、メインゲート部ＥＭの膜厚ＴＥＭと同程度としてもよい。

また、図６２および図６３に示すように、ゲート延在部Ｅ２の外周を囲むように、離間部ＳＰが設けられる。ゲート延在部Ｅ２の側面は、溝１２２の側面と対向し、また、離間している。また、この離間部ＳＰ内に配置されている一点鎖線は、活性領域と素子分離領域１１１との境界Ｋである。ここでは、境界Ｋは、素子分離領域１１１であるイオン注入領域と活性領域である非イオン注入領域との境界であり、離間部ＳＰの中間位置に存在している。ここで、ゲート延在部Ｅ２の膜厚（厚さ）ＴＥ２を、溝１２２の深さとメインゲート部ＥＭの膜厚ＴＥＭとの和とすることで、ゲート電極１０９の平坦性を向上することができる（図６３参照）。なお、ゲート延在部Ｅ２の膜厚ＴＥ２を、メインゲート部ＥＭの膜厚ＴＥＭと同程度としてもよい。

このように、メインゲート部ＥＭを電子供給層１０５上に配置した構成であっても、ゲート延在部Ｅ１の外周に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。また、ゲート延在部Ｅ２の外周に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。

ここで、本実施の形態の半導体装置（図５７）においては、メインゲート部ＥＭの下部の電子走行層１０４と電子供給層１０５との界面近傍にも２次元電子ガス２ＤＥＧが形成される。このため、本実施の形態の半導体装置においては、ゲート電極１０９に正の電位（閾値電位）が印加されていない状態においてオン状態となり、ゲート電極１０９に正の電位（閾値電位）を印加した状態においてオフ状態を維持できる。このように、ノーマリーオン動作を行うことができる。

［製法説明］
本実施の形態の半導体装置は、実施の形態１の「製法説明」の欄で説明した製造工程と同様の工程で形成することができる。実施の形態１の製造工程と異なる点は、溝（１０７、１２１、１２２）の形成工程のみである。本実施の形態においては、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜１０６および電子供給層１０５を貫通して電子走行層１０４の途中まで達する溝１２１および溝１２２を形成する。即ち、溝（１０７）を形成しない。

次いで、実施の形態１と同様に、溝（１２１、１２２）内を含む表面保護膜１０６上に、ゲート絶縁膜１０８を形成し、溝（１２１、１２２）の内部および溝１２１と溝１２２間の電子供給層１０５上に、ゲート絶縁膜１０８を介してゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する。

ゲート電極１０９は、メインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部Ｅ２とを有する。メインゲート部ＥＭは、電子供給層１０５上に形成され、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２２の内部に形成される。この際、実施の形態１と同様に、ゲート延在部Ｅ１の外周に沿って離間部ＳＰが設けられ、ゲート延在部Ｅ２の外周に沿って離間部ＳＰが設けられるように、ゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する。

次いで、実施の形態１と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。

次いで、実施の形態１と同様に、イオン注入技術を用いて、素子分離領域１１１を形成する。この際、イオン注入用のマスクとなるフォトレジスト膜ＰＲ３の形成領域の端部が離間部ＳＰに位置するように形成する。これにより、素子分離用のイオン注入領域と活性領域となる非イオン注入領域との境界Ｋが離間部ＳＰに配置される。この後、実施の形態１と同様に、層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１上に、金属膜よりなる配線を形成する。

この層間絶縁膜ＩＬ１の形成により、ゲート延在部Ｅ１の端部に設けられた離間部ＳＰおよびゲート延在部Ｅ２の端部に設けられた離間部ＳＰは、層間絶縁膜ＩＬ１で埋め込まれることとなる。

このように、本実施の形態においても、実施の形態１と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施した後、イオン注入技術を用いて、素子分離領域１１１を形成している。これにより、上記熱処理により、素子分離領域１１１の絶縁性が低下することがない。また、離間部ＳＰによりリークパスが切断され、リーク電流を低減することができる。

（実施の形態５）
上記実施の形態４のメインゲート部ＥＭの構造を実施の形態３に適用してもよい。即ち、電子供給層１０５上にメインゲート部ＥＭを配置し、ゲート延在部Ｅ１の外周を囲む領域の一部に離間部ＳＰを設け、ゲート延在部Ｅ２の外周を囲む領域の一部に離間部ＳＰを設ける。

図６４および図６５は、本実施の形態の半導体装置のゲート延在部（Ｅ１）近傍の構成を示す平面図および分解斜視図である。また、図６６および図６７は、本実施の形態の半導体装置のゲート延在部（Ｅ２）近傍の構成を示す平面図および分解斜視図である。

実施の形態３と異なる箇所は、ゲート電極１０９のメインゲート部ＥＭの構成のみであるため、この点について詳細に説明する。

［構造説明］
実施の形態４と同様に、本実施の形態においては、ゲート電極１０９のメインゲート部ＥＭは、電子供給層１０５上に配置されている。即ち、実施の形態１や３の溝１０７を形成しない構成となっている（図５７参照）。

また、本実施の形態においては、実施の形態３と同様に、ゲート電極１０９は、Ｘ方向（ゲート幅方向ともいう）に延在している。このゲート電極１０９は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置するメインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部（ゲートパッドともいう）Ｅ２とを有する。ゲート延在部Ｅ１およびゲート延在部Ｅ２は、ソース領域ＳＲと、ドレイン領域ＤＲとの間に位置せず、ソース領域ＳＲとドレイン領域ＤＲとの対向部から外側に、はみだした部分である。

前述したように、メインゲート部ＥＭは、溝の内部に配置されず、電子供給層１０５上に配置されているが、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２１の内部に形成されている。

溝１２１の内部に配置されるゲート延在部Ｅ１および溝１２２の内部に配置されるゲート延在部Ｅ２の構成は実施の形態３と同様である。

即ち、図６４および図６５に示すように、ゲート延在部Ｅ１のＸ方向の端部にのみ離間部ＳＰが設けられている。即ち、ゲート延在部Ｅ１が設けられる溝１２１のＹ方向の幅は、ゲート延在部Ｅ１のＹ方向の幅と同程度であるが、溝１２１のＸ方向の幅（長さ）は、ゲート延在部Ｅ１のＹ方向の幅（長さ）より大きい。その結果、ゲート延在部Ｅ１のＸ方向の端部にのみ離間部ＳＰが形成される。ここで、ゲート延在部Ｅ１の膜厚（厚さ）ＴＥ１を、溝１２１の深さとメインゲート部ＥＭの膜厚ＴＥＭとの和とすることで、ゲート電極１０９の平坦性を向上することができる。なお、ゲート延在部Ｅ１の膜厚ＴＥ１を、メインゲート部ＥＭの膜厚ＴＥＭと同程度としてもよい。

また、図６６および図６７に示すように、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられている。即ち、ゲート延在部Ｅ２が設けられる溝１２２のＹ方向の幅は、ゲート延在部Ｅ２のＹ方向の幅と同程度であるが、溝１２２のＸ方向の幅（長さ）は、ゲート延在部Ｅ２のＸ方向の幅（長さ）より大きい。その結果、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが形成される。ここで、ゲート延在部Ｅ２の膜厚（厚さ）ＴＥ２を、溝１２２の深さとメインゲート部ＥＭの膜厚ＴＥＭとの和とすることで、ゲート電極１０９の平坦性を向上することができる。なお、ゲート延在部Ｅ２の膜厚ＴＥ２を、メインゲート部ＥＭの膜厚ＴＥＭと同程度としてもよい。

このように、メインゲート部ＥＭを電子供給層１０５上に配置した構成であっても、ゲート延在部Ｅ１の外周の一部に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。また、ゲート延在部Ｅ２の外周の一部に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。

なお、本実施の形態の半導体装置は、実施の形態４の半導体装置と同様にノーマリーオン動作を行うことができる。

［製法説明］
本実施の形態の半導体装置は、実施の形態１または３の「製法説明」の欄で説明した製造工程と同様の工程で形成することができる。実施の形態１または３の製造工程と異なる点は、溝（１０７、１２１、１２２）の形成工程のみである。本実施の形態においては、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜１０６および電子供給層１０５を貫通して電子走行層１０４の途中まで達する溝１２１および溝１２２を形成する。即ち、溝（１０７）を形成しない。

次いで、実施の形態１と同様に、溝（１２１、１２２）内を含む表面保護膜１０６上に、ゲート絶縁膜１０８を形成し、溝（１２１、１２２）の内部および溝１２１と溝１２２間の電子供給層１０５上に、ゲート絶縁膜１０８を介してゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する。

ゲート電極１０９は、メインゲート部ＥＭと、ゲート延在部Ｅ１と、ゲート延在部Ｅ２を有する。メインゲート部ＥＭは、電子供給層１０５上に形成され、ゲート延在部Ｅ１は、溝１２１の内部に形成され、ゲート延在部Ｅ２は、溝１２２の内部に形成される。この際、実施の形態３と同様に、ゲート延在部Ｅ１の外周の一部に離間部ＳＰが設けられ、ゲート延在部Ｅ２の外周の一部に離間部ＳＰが設けられるように、ゲート電極１０９（Ｅ１、ＥＭ、Ｅ２）を形成する。

即ち、ゲート延在部Ｅ１において、ゲート延在部Ｅ１のＹ方向の幅を溝１２１のＹ方向の幅と同程度とするが、ゲート延在部Ｅ１のＸ方向の幅（長さ）が、溝１２１のＸ方向の幅（長さ）より小さくなるように、ゲート延在部Ｅ１を形成する。これにより、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられる。ゲート延在部Ｅ２において、ゲート延在部Ｅ２のＹ方向の幅を溝１２２のＹ方向の幅と同程度とするが、ゲート延在部Ｅ２のＸ方向の幅（長さ）が、溝１２２のＸ方向の幅（長さ）より小さくなるように、ゲート延在部Ｅ２を形成する。これにより、ゲート延在部Ｅ２のＸ方向の端部にのみ離間部ＳＰが設けられる。

次いで、実施の形態１と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、ソース電極１１０ａおよびドレイン電極１１０ｂのオーミック性を向上させるための熱処理を施す。

次いで、実施の形態１と同様に、イオン注入技術を用いて、素子分離領域１１１を形成する。この際、イオン注入用のマスクとなるフォトレジスト膜ＰＲ３の形成領域の端部が離間部ＳＰに位置するように形成する。これにより、素子分離用のイオン注入領域と活性領域用となる非イオン注入領域との境界Ｋが離間部ＳＰに配置される。この後、実施の形態１と同様に、層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１上に、金属膜よりなる配線を形成する。

この層間絶縁膜ＩＬ１の形成により、ゲート延在部Ｅ１の端部に設けられた離間部ＳＰおよびゲート延在部Ｅ２の端部に設けられた離間部ＳＰは、層間絶縁膜ＩＬ１で埋め込まれることとなる。

このように、本実施の形態においても、実施の形態３と同様に、ソース電極１１０ａおよびドレイン電極１１０ｂを形成し、これらの電極のオーミック性を向上させるための熱処理を施した後、イオン注入技術を用いて、素子分離領域１１１を形成している。これにより、上記熱処理により、素子分離領域１１１の絶縁性が低下することがない。また、離間部ＳＰによりリークパスが切断され、リーク電流を低減することができる。

ここで、上記実施の形態４においては、メインゲート部ＥＭを電子供給層１０５上にゲート絶縁膜１０８を介して形成したが（図５７参照）、メインゲート部ＥＭ上を電子供給層１０５上に直接形成してもよい。図６８は、本実施の形態の半導体装置の他の構成を示す断面図である。

図６８に示すように、ゲート電極１０９のメインゲート部ＥＭは、電子供給層１０５上に直接配置されている。即ち、メインゲート部ＥＭと電子供給層１０５との間にゲート絶縁膜を形成しない構成となっている。この場合、ゲート電極１０９は、ショットキー電極となる。このゲート電極１０９の材料としては、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ｎｉ／Ａｕ膜ともいう）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）などの金属を用いることができる。

他の構成は、実施の形態４と同様であるため、その説明を省略する。また、図６８に示す半導体装置は、ゲート絶縁膜１０８の形成工程を省略するか、または、表面保護膜１０６上にゲート絶縁膜１０８を積層した状態で、溝（１２１、１２２）を形成すればよい。

また、図６８に示すメインゲート部ＥＭを電子供給層１０５上に直接配置する構成を実施の形態５の半導体装置に適用してもよい。

このように、ゲート電極をショットキー電極とし、メインゲート部ＥＭを電子供給層１０５上に直接配置した場合においても、実施の形態４や５で説明したように、ゲート延在部Ｅ１の外周全域またはその一部に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。また、ゲート延在部Ｅ２の外周全域またはその一部に離間部ＳＰを設けることで、リークパスが離間部ＳＰにより切断され、リーク電流を低減することができる。

さらに、イオン注入により形成される素子分離領域１１１の絶縁特性を向上させるため、ソース電極１１０ａ、ドレイン電極１１０ｂおよびゲート電極１０９の形成工程の後に、素子分離領域１１１を形成するためのイオン注入を行っても、上記リークパスが切断されるため、上記リーク電流を低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、実施の形態２の変形例２のフィールドプレート部ｆｐを実施の形態３〜５の半導体装置に適用する等、上記実施の形態で説明した構成を適宜組み合わせて半導体装置に適用してもよい。

２ＤＥＧ ２次元電子ガス
１００ 半導体装置
１０２ 基板
１０３ バッファ層
１０４ 電子走行層
１０５ 電子供給層
１０６ 表面保護膜
１０７ 溝
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ａ ソース電極
１１０ｂ ドレイン電極
１１１ 素子分離領域
１１２ ゲート配線
１２１ 溝
１２２ 溝
３０８ ゲート絶縁膜
ＤＲ ドレイン領域
Ｅ１ ゲート延在部
Ｅ２ ゲート延在部
ＥＭ メインゲート部
ｆｐ フィールドプレート部
ＧＤ 張り出し部
ＧＳ 張り出し部
ｈ 距離
ｈｄ 距離
ｈｓ 距離
ＩＬ１ 層間絶縁膜
ＩＲ リーク電流
Ｋ 境界
Ｌ１ 距離（幅）
ｍ マージン
ＭＦ 金属膜
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＲＰ リークパス
ＳＰ 離間部
ＳＲ ソース領域
ＴＥ１ 膜厚
ＴＥ２ 膜厚
ＴＥＭ 膜厚
Ｗ１０７ 幅
Ｗ１２１ 幅
Ｗ１２２ 幅
ＷＥ１ 幅
ＷＥ２ 幅
ＷＥＭ 幅

Claims (20)

1. 第１窒化物半導体層および前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層を有する積層体であって、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域との対向領域を有する積層体と、
   前記ソース領域の前記第２窒化物半導体層上に形成されたソース電極と、
   前記ドレイン領域の前記第２窒化物半導体層上に形成されたドレイン電極と、
   前記対向領域に形成された第１部および前記対向領域から引き出された第２部を有するゲート電極と、を有し、
   前記第２部は、前記積層体中に形成された第１溝中に配置され、
   前記第２部の側壁と前記第１溝の側壁との間に離間部を有する、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１溝の側壁は、絶縁層の側壁である、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第２窒化物半導体層と前記ソース電極との接触、および前記第２窒化物半導体層と前記ドレイン電極との接触は、ショットキー接触である、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１部は、前記対向領域に配置され、前記第１溝と連続して形成された第２溝中に配置されている、半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１部は、前記第２溝の前記ソース電極側の側壁から前記第２窒化物半導体層の上方に延在する第１張り出し部、および前記第２溝の前記ドレイン電極側の側壁から前記第２窒化物半導体層の上方に延在する第２張り出し部を有する、半導体装置。
6. 請求項５記載の半導体装置において、
   前記第２張り出し部は、前記第１張り出し部より大きい、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第２部の外周に沿って、前記離間部が形成されている、半導体装置。
8. 請求項１記載の半導体装置において、
   前記第２部の外周の一部に、前記離間部が形成されている、半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１部は、前記対向領域の前記第２窒化物半導体層上に形成されている、半導体装置。
10. 請求項９記載の半導体装置において、
    前記第２部の膜厚は、前記第１部の膜厚より大きい、半導体装置。
11. 請求項８記載の半導体装置において、
    前記第１部は、前記対向領域の前記第２窒化物半導体層上に形成され、
    前記第２部の膜厚は、前記第１部の膜厚より大きい、半導体装置。
12. （ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層を形成することにより積層体を形成する工程と、
    （ｂ）前記積層体のソース領域および前記ソース領域と対向領域を介して配置されるドレイン領域に、それぞれソース電極およびドレイン電極を形成する工程と、
    （ｃ）前記積層体を選択的に除去することにより、前記対向領域に配置される第１溝および前記第１溝と連続して形成され、前記対向領域から引き出された位置に配置される第２溝を形成する工程と、
    （ｄ）前記第１溝および前記第２溝の内部にそれぞれ第１部および第２部を有するゲート電極を形成する工程であって、前記第２溝の側壁と前記第２部の側壁との間に離間部を有するようにゲート電極を形成する工程と、
    を有する、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、
    （ｅ）前記第２溝、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域の外周に絶縁層を形成する工程を有する、半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記第２溝、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域の外周に、イオン注入を行うことにより、前記絶縁層を形成する工程である、半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域を覆う膜をマスクに前記イオン注入を行う工程であり、前記膜の端部は、前記離間部に位置する、半導体装置の製造方法。
16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｅ）工程により、前記第２溝の側壁は、前記絶縁層の側壁となる、半導体装置の製造方法。
17. （ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層を形成することにより積層体を形成する工程と、
    （ｂ）前記積層体のソース領域、および前記ソース領域と対向領域を介して配置されるドレイン領域に、それぞれソース電極およびドレイン電極を形成する工程と、
    （ｃ）前記積層体を選択的に除去することにより、前記対向領域から引き出された位置に配置される第１溝を形成する工程と、
    （ｄ）前記対向領域の上方に第１部を有し、前記第１溝の内部に第２部を有するゲート電極を形成する工程であって、前記第１溝の側壁と前記第２部の側壁との間に離間部を有するようにゲート電極を形成する工程と、
    を有する、半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、
    （ｅ）前記第１溝、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域の外周に絶縁層を形成する工程を有する、半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記第１溝、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域の外周に、イオン注入を行うことにより、前記絶縁層を形成する工程である、半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記ゲート電極、前記対向領域、前記ソース領域および前記ドレイン領域を覆う膜をマスクに前記イオン注入を行う工程であり、前記膜の端部は、前記離間部に位置する、半導体装置の製造方法。

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