JP2016134541A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】Ａｌ２Ｏ３等をゲート絶縁膜として用いたＭＩＳ構造をゲートファーストプロセスで作製する際に、マイクロトレンチ形状発生を抑制する化合物半導体装置及びその製造方法を提供する。【解決手段】ソース電極及びドレイン電極と近接する窒化物半導体のキャリア供給層１３の端部の表面に第１の絶縁膜を１６介して第１の絶縁膜１６より誘電率の高いゲート絶縁膜となる第２の絶縁膜１７を設ける。【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関するものであり、例えば、ゲート絶縁膜としてＡｌ_２Ｏ_３膜等の高誘電率絶縁膜を用いた化合物半導体トランジスタ及びその製造方法に関する。

ＡｌＧａＮ／ＧａＮ−ＨＥＭＴに代表される窒化物半導体を用いたトランジスタは、ゲート絶縁膜を用いたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とすることによってゲート電圧を正に印加することが可能となる。また、それによって、高出力化を実現することができる。

しかしながら、ゲート絶縁膜を用いるとゲート電極とチャネルとの距離が長くなるために相互コンダクタンスｇ_ｍが低下してしまう。そのため、ゲート電極直下をリセス構造としてゲート電極とチャネルとの距離を短くすることが重要であり、ゲートリセスＭＩＳ構造が高出力化に有望な構造となる（例えば、特許文献１或いは特許文献２参照）。

また、ＧａＮ系半導体においてはゲート絶縁膜の材料として、Ａｌ_２Ｏ_３が最も用いられている。Ａｌ_２Ｏ_３はＳｉＯ_２に比べてバンドギャップが広く高耐圧であり、比較的誘電率が高く、またＧａＮとのΔＥ_ｃが大きいことがその理由である。ここで、図２９を参照して、従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴを説明する。

図２９は、従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの概略的断面図であり、ＳｉＣ基板１０１上にＡｌＮバッファ層１０２を介して、ｉ型ＧａＮ電子走行層１０３、ｎ型ＡｌＧａＮ電子供給層１０４及びｎ型ＧａＮキャップ層１０５を順次成膜する。なお、ｉ型ＧａＮ電子走行層１０３とｎ型ＡｌＧａＮ電子供給層１０４との界面には二次元電子ガス層１０６が形成される。

次いで、ゲートリセス領域を形成してゲート絶縁膜として設けたＡｌ_２Ｏ_３膜１１１を介してゲート電極１１４を設ける。一方、ゲート電極１１４から離れた両側にオーミックリセス領域を形成してソース電極１１８及びドレイン電極１１９を設けている。このように、ゲート電極１１４の直下をリセス構造としてゲート電極１１４と二次元電子ガス層１０６との距離を短くしているので、相互コンダクタンスｇ_ｍを大きくすることができる。

このような、リセスＭＩＳ構造の作製方法としては２通りのプロセスに大別できる。一つはゲートファーストプロセスであり、ゲート絶縁膜およびゲート電極を設けた後にオーミック電極を形成する手法である。もう一つはオーミックファーストプロセスであり、オーミック電極を形成した後にゲート絶縁膜を成膜する。

この二つの方法を比較すると、ゲートファーストプロセスの方がゲート絶縁膜／半導体界面の準位が少なくすることができる。そのため、絶縁膜／半導体界面への電子トラップを抑制でき、閾値電圧シフトや電流コラプスを抑制できる。ここで、図３０乃至図３２を参照して、従来のゲートファーストプロセスによるＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程を説明する。

まず、図３０（ａ）に示すように、ＳｉＣ基板１０１上に、ＡｌＮバッファ層１０２、ｉ型ＧａＮ電子走行層１０３、ｎ型ＡｌＧａＮ電子供給層１０４及びｎ型ＧａＮキャップ層１０５を順次成膜する。次いで、図３０（ｂ）に示すように、レジストパターン１０７をマスクとしてｎ型ＧａＮキャップ層１０５をエッチングするとともに、ｎ型ＡｌＧａＮ電子供給層１０４の途中までエッチングしてオーミックリセス領域１０８を形成する。

次いで、図３０（ｃ）に示すように、レジストパターン１０７を除去したのち、新たなレジストパターン１０９を設けて、ｎ型ＧａＮキャップ層１０５とｎ型ＡｌＧａＮ電子供給層１０４の表面側をエッチングしてゲートリセス領域１１０を形成する。次いで、図３１（ｄ）に示すように、レジストパターン１０９を除去したのち、全面にゲート絶縁膜となるＡｌ_２Ｏ_３膜１１１を成膜する。

次いで、図３１（ｅ）に示すように、レジストパターン１１２を設けたのち、Ｎｉ膜及びＡｕ膜を順次堆積させてＮｉ／Ａｕ膜１１３を形成する。この時、ゲートリセス領域１１０に堆積したＮｉ／Ａｕ膜がゲート電極１１４となる。次いで、レジストパターン１１２とともにレジストパターン１１２上に堆積したＮｉ／Ａｕ膜１１３をリフトオフする。

次いで、図３１（ｆ）に示すように、新たなレジストパターン１１５を設け、このレジストパターン１１５をマスクとしてオーミックリセス領域１０８に露出しているＡｌ_２Ｏ_３膜１１１をエッチング除去する。

次いで、図３２（ｇ）に示すように、レジストパターン１１５を除去したのち、新たなレジストパターン１１６を設けてＴｉ膜及びＡｌ膜を順次成膜してＴｉ／Ａｌ膜１１７を形成する。次いで、図３２（ｈ）に示すように、レジストパターン１１６とともにレジストパターン１１６上に堆積したＴｉ／Ａｌ膜１１７をリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜１１７をｎ型ＡｌＧａＮ電子供給層１０４とオーミックコンタクトしてソース電極１１８及びドレイン電極１１９とする。以上によって、ＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの基本構造が完成する。なお、実際には、ソース電極１１８とドレイン電極１１９はゲート電極１１４を挟んで交互に配置されており、ゲート電極１１４は櫛歯状の電極構造になっている。

特開２００８−０９８４５５号公報 特開２０１２−０８９６７７号公報

しかし、Ａｌ_２Ｏ_３膜をゲート絶縁膜として用いたゲートリセスＭＩＳ構造をゲートファーストプロセスにより作製した場合、図３１（ｆ）に示したように、オーミック電極形成予定領域のＡｌ_２Ｏ_３膜を開口することが必要となる。Ａｌ_２Ｏ_３膜を開口する手段としてまずはウエットエッチングが考えられるが、Ａｌ_２Ｏ_３膜のウエットエッチングには横方向へのエッチングの進行が懸念され、サイズ寸法の小さなデバイスへの適用は難しい。

また、Ａｌ_２Ｏ_３膜をＢＣｌ_３を含むガスを用いたドライエッチングによって開口を形成できるが、下地のＡｌＧａＮへのダメージを考慮して低パワーでエッチングする必要がある。しかし、低パワーでエッチングすると、エッチングマスクおよび側壁のチャージングによるイオンの回り込みの影響などにより、エッチング底面の周囲が深くなってマイクロトレンチ（サブトレンチ）が形成されるという問題がある。

図３３は、従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程の問題点の説明図であり、上述の図３１（ｆ）に相当する図を示している。レジストパターン１１５をマスクとして、ＢＣｌ_３によりＡｌ_２Ｏ_３膜１１１の露出部をドライエッチングすると、Ａｌ_２Ｏ_３膜１１１の下層のｎ型ＡｌＧａＮ電子供給層１０４もエッチングされる。そのため、Ａｌ_２Ｏ_３膜１１１のエッチング時に生じたマイクロトレンチ１２０がｎ型ＡｌＧａＮ電子供給層１０４（及びｉ型ＧａＮ電子走行層１０３）のエッチング形状に履歴してしまい、この領域に設けるソース電極１１８及びドレイン電極１１９の接触抵抗が高くなる。このようなＡｌ_２Ｏ_３膜のエッチングに伴うマイクロトレンチの発生は、ゲートリセス構造やオーミックリセス構造の如何に拘わらず発生するものであり、オーミック電極の接触抵抗が高くなる原因となる。

したがって、Ａｌ_２Ｏ_３等の高誘電率絶縁膜をゲート絶縁膜として用いたＭＩＳ構造をゲートファーストプロセスにより作製する際に、マイクロトレンチ形状発生を抑制して、オーミック電極の抵抗増加を抑制することを目的とする。

開示する一観点からは、基板上に窒化物半導体のキャリア走行層を形成し、前記キャリア走行層上に窒化物半導体のキャリア供給層を形成し、前記キャリア供給層上に、Ｓｉを含有する第１の絶縁膜を形成し、前記第１の絶縁膜の一部の領域を除去し、前記第１の絶縁膜上に、前記除去された一部の領域を覆う第２の絶縁膜を形成し、前記第２の絶縁膜のうち前記除去された一部の領域を覆う部分に、ゲート電極を形成し、前記第１の絶縁膜及び前記第２の絶縁膜に、前記ゲート電極と離間し、前記ゲート電極を挟んだ位置に第１の開口部及び第２の開口部を形成し、前記第１の開口部及び前記第２の開口部にソース電極及びドレイン電極を形成し、前記第１の開口部及び前記第２の開口部の形成において、第１のガスで前記第２の絶縁膜をエッチングし、前記第１のガスよりも窒化物半導体のエッチングレートが低い第２のガスで前記第１の絶縁膜をエッチングすることを特徴とする化合物半導体装置の製造方法が提供される。

また、開示する別の観点からは、基板と、前記基板上に形成された、窒化物半導体のキャリア走行層と、前記キャリア走行層上に形成された、窒化物半導体のキャリア供給層と、前記キャリア供給層上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して、形成されたゲート電極と、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記キャリア供給層上に形成された、前記ソース電極の前記ゲート電極側及び前記ドレイン電極の前記ゲート電極側に、前記ソース電極及び前記ドレイン電極と接した、Ｓｉを含有する第１の絶縁膜とを有し、前記第２の絶縁膜は、前記第１の絶縁膜上まで延在していることを特徴とする化合物半導体装置が提供される。

開示の化合物半導体装置及びその製造方法によれば、Ａｌ_２Ｏ_３等の高誘電率絶縁膜をゲート絶縁膜として用いたＭＩＳ構造をゲートファーストプロセスにより作製する際に、マイクロトレンチ形状発生を抑制することが可能になる。また、それによって、オーミック電極の抵抗増加を抑制することが可能になる。

本発明の実施の形態の化合物半導体装置の製造工程の説明図である。 本発明の実施の形態の他の化合物半導体装置の製造工程の説明図である。 本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図３以降の途中までの説明図である。 本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図４以降の説明図である。 本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの変形例の説明図である。 本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図７以降の途中までの説明図である。 本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図８以降の途中までの説明図である。 本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図９以降の説明図である。 本発明の実施例３のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の要部説明図である。 本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１２以降の途中までの説明図である。 本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１３以降の途中までの説明図である。 本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１４以降の説明図である。 本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１６以降の途中までの説明図である。 本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１７以降の途中までの説明図である。 本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図１８以降の説明図である。 本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２０以降の途中までの説明図である。 本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２１以降の途中までの説明図である。 本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２２以降の説明図である。 本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の途中までの説明図である。 本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２４以降の途中までの説明図である。 本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２５以降の途中までの説明図である。 本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の図２６以降の説明図である。 本発明の実施例８のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の要部説明図である。 従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの概略的断面図である。 従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程の途中までの説明図である。 従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程の図３０以降の途中までの説明図である。 従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程の図３１以降の説明図である。 従来のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの製造工程の問題点の説明図である。

ここで、図１及び図２を参照して、本発明の実施の形態の化合物半導体装置を説明する。図１は、本発明の実施の形態の化合物半導体装置の製造工程の説明図であり、ここでは、ゲート電極形成後の工程を図示している。まず、図１（ａ）に示すように、基板１１上に少なくとも窒化物キャリア走行層１２及び窒化物キャリア供給層１３を順に成膜する。なお、窒化物キャリア走行層１２と窒化物キャリア供給層１３との界面には二次元キャリアガス層１５が形成される。

次いで、全面に第１の絶縁膜１６を堆積したのち、ゲート形成領域を含む領域に堆積した第１の絶縁膜１６を選択的に除去してゲート形成領域を含む領域を露出させる。次いで、ゲート形成領域を含む領域及び残存する第１の絶縁膜１６を覆うように第１の絶縁膜１６より誘電率が高い第２の絶縁膜１７を堆積する。次いで、ゲート形成領域にゲート電極１８を設ける。

第２の絶縁膜１７としては、高誘電率であり、且つ、窒化物半導体とのΔＥ_ｃが大きい酸化アルミニウム膜或いは酸化アルミニウムより誘電率の高い絶縁膜、例えば、酸化ハフニウム（ＨｆＯ_２）を用いる。

また、第１の絶縁膜１６の条件としては、
（１）窒化物半導体にほとんどダメージを与えることなく成膜できること、
（２）パターニング（加工）が可能であること、
（３）ＢＣｌ_３によるエッチングレートが第２の絶縁膜１８として用いるＡｌ_２Ｏ_３或いはＨｆＯ_２と同程度もしくはそれよりも小さいこと、
（４）窒化物半導体がエッチングされないフッ素系ガスを用いてエッチングができる
等が挙げられる。典型的には窒化珪素膜（ＳｉＮ膜）、酸化珪素膜（ＳｉＯ_２膜）或いは酸窒化珪素膜（ＳｉＯＮ膜）のいずれかを用いる。

次いで、図１（ｂ）に示すように、レジストパターン１９をマスクとして、ソース電極ドレイン電極を形成する電極形成領域２０を覆う第２の絶縁膜１７をドライエッチングする。次いで、図１（ｃ）に示すように、電極形成領域２０を覆う第１の絶縁膜１６を選択的にエッチングする。なお、第１の絶縁膜１６を堆積する工程の前に、電極形成領域２０を予め掘り下げても良い。或いは、電極形成領域２０を覆う第１の絶縁膜１６を選択的に除去する工程の後に、電極形成領域２０を掘り下げても良い。

この第２の絶縁膜１７をドライエッチングする工程において、三塩化硼素（ＢＣｌ_３）を含む材料を用いても、下層に第１の絶縁膜１６を設けているので、窒化物半導体がエッチングされることがない。また、第１の絶縁膜１６を選択的にエッチングする工程において、フッ素系ガスを含むガスを用いたドライエッチングを用いることによって、第２の絶縁膜１７のエッチング工程でマイクロトレンチが発生しても下地の窒化物半導体層がエッチンされることがない。

なお、基板１１としては、ＳｉＣ基板、サファイア基板、ＧａＮ基板或いはＳｉ基板を用いることができる。また、基板１１と窒化物キャリア走行層１２の間にバッファ層を設けても良く、バッファ層としては、ＡｌＮバッファ層、ＧａＮバッファ層、ＡｌＮ低温バッファ層或いはＧａＮ低温バッファ層を用いることができる。

窒化物キャリア走行層１２としては、典型的にはｉ型ＧａＮ層であるが、ｉ型ＩｎＧａＮ等でも良い。また、窒化物キャリア供給層１３としては、典型的にはｎ型ＡｌＧａＮ層であるが、窒化物キャリア走行層１２がｉ型ＩｎＧａＮ層の場合には、ｎ型ＧａＮ層を用いても良い。さらには、正孔をキャリアとして用いる場合には、ドーパントとして、Ｓｉの代わりにＭｇをドープしてｐ型にすれば良い。

また、窒化物キャリア供給層１３の成長表面側に予めｎ型ＧａＮ層等のキャップ層１４を設けても良く、キャップ層１４を設けることで窒化物キャリア供給層１３の表面の酸化等を防止することができる。

以上の窒化物半導体層を成長させる場合には、有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法を用いる。或いは、有機金属気相成長法の代わりに、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法等を用いても良い。

有機金属気相成長法を用いる場合には、Ａｌ源としてトリメチルアルミニウムガス（ＴＭＡｌ）等を用い、Ｇａ源としてトリメチルガリウムガス（ＴＭＧａ）等を用い、Ｎ源としては、アンモニア（ＮＨ_３）を用いる。アンモニアガスの流量は１００ｓｃｃｍ〜１００００ｓｃｃｍ程度とし、また、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００°〜１２００°程度とする。Ｓｉのドーピング濃度は、１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３程度とする。

なお、図１に示した本発明の実施の形態においては、ゲートリセス構造及びオーミックリセス構造を用いていないが、その一方の構造或いは両方の構造を併せて採用しても良いものであり、両方の構造を採用したものを図２を参照して説明する。図２は、本発明の実施の形態の他の化合物半導体装置の製造工程の説明図であり、ここでも、ゲート電極形成後の工程を図示している。まず、図２（ａ）に示すように、基板１１上に少なくとも窒化物キャリア走行層１２及び窒化物キャリア供給層１３を順に成膜する。なお、窒化物キャリア走行層１２と窒化物キャリア供給層１３との界面には二次元キャリアガス層１５が形成される。次いで、窒化物キャリア供給層１３にゲートリセス領域を形成する。

次いで、全面に第１の絶縁膜１６を堆積したのち、ゲートリセス領域を含む領域に堆積した第１の絶縁膜１６を選択的に除去してゲートリセス領域を含む領域を露出させる。次いで、ゲートリセス領域を含む領域及び残存する第１の絶縁膜１６を覆うように第１の絶縁膜１６より誘電率が高い第２の絶縁膜１７を堆積する。次いで、ゲートリセス領域及びその近傍を覆うようにゲート電極１８を設ける。

次いで、図２（ｂ）に示すように、レジストパターン１９をマスクとして、ソース電極ドレイン電極を形成する電極形成領域２０を覆う第２の絶縁膜１７をドライエッチングする。次いで、図２（ｃ）に示すように、電極形成領域２０を覆う第１の絶縁膜１６を選択的にエッチングする。なお、第１の絶縁膜１６を堆積する工程の前に、電極形成領域２０を予め掘り下げても良い。或いは、電極形成領域２０を覆う第１の絶縁膜１６を選択的に除去する工程の後に、電極形成領域２０を掘り下げても良い。

このように、ゲートリセス構造及びオーミックリセス構造を採用しても、第２の絶縁膜１７をＢＣｌ_３でドライエッチングする工程において、下層に第１の絶縁膜１６を設けているので、窒化物半導体がエッチングされることがない。また、第１の絶縁膜１６を選択的にエッチングする工程において、フッ素系ガスを含むガスを用いたドライエッチングを用いることによって、第２の絶縁膜１７のエッチング工程でマイクロトレンチが発生しても下地の窒化物半導体層がエッチンされることがない。

本発明の実施の形態においては、オーミック電極を形成する箇所において、第２の絶縁膜１７の下に第１の絶縁膜１６を介在させているので、マイクロトレンチが発生したとしても、その形状が窒化物半導体層に引き継がれることがない。その結果、従来のような窒化物半導体層にマイクロトレンチが導入されたゲートファーストプロセスと比較して、コンタクト抵抗(Ωｃｍ^２)を１桁程度低減することが可能になる。

次に、図３乃至図５を参照して、本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図３（ａ）に示すように、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてトリメチルアルミニウムガス（ＴＭＡｌ）、トリメチルガリウムガス（ＴＭＧａ）、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図３（ｂ）に示すように、ＣＶＤ（化学気相成長）法を用いて厚さが５０ｎｍのＳｉＮ膜２７を全面に堆積する。次いで、図３（ｃ）に示すように、ゲート開口部に対応する開口部を有するレジストパターン２８を設け、レジストパターン２８をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜２７の露出部を除去してゲート開口部２９を形成する。

次いで、図４（ｄ）に示すように、レジストパターン２８を除去したのち、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜３０を全面に設ける。Ａｌ_２Ｏ_３膜３０の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定されるが、ここでは、２０ｎｍとする。

次いで、図４（ｅ）に示すように、ゲート形成領域を開口するレジストパターン３１を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜３２を形成する。なお、この時、ゲート形成領域に堆積したＮｉ／Ａｕ膜がゲート電極３３となる。

次いで、図４（ｆ）に示すように、レジストパターン３１上に堆積したＮｉ／Ａｕ膜３２をレジストパターン３１とともにリフトオフしたのち、オーミック電極形成領域を開口するレジストパターン３４を設ける。次いで、レジストパターン３４をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜３０を除去する。なお、この時、ＳｉＮ膜２７にマイクロトレンチが発生する場合がある。

引き続いて、図５（ｇ）に示すように、レジストパターン３４をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜２７を選択的に除去する。この時、ＡｌＧａＮ或いはＧａＮはフッ素系ガスでエッチングされないので、ｎ型ＧａＮキャップ層２５の表面で停止する。

次いで、図５（ｈ）に示すように、レジストパターン３４を除去したのち、新たなレジストパターン３５を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜３６を形成する。

次いで、図５（ｉ）に示すように、レジストパターン３５上に堆積したＴｉ／Ａｌ膜３６をレジストパターン３５とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜３６をｎ型ＧａＮキャップ層２５とオーミックコンタクトさせてソース電極３７及びドレイン電極３８とする。以上によって、本発明の実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、実際には、ソース電極３７とドレイン電極３８はゲート電極３３を挟んで交互に配置されており、ゲート電極３３は櫛歯状の電極構造になっている。

本発明の実施例１においては、ゲート電極形成後にソース電極及びドレイン電極を形成する際に、ゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＧａＮ及びＡｌＧａＮはエッチングされないので、ＧａＮ及びＡｌＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。

なお、図６は本発明の実施例１のＡｌＧａＮ／ＧａＮゲートリセスＭＩＳＦＥＴの変形例の断面図であり、この変形例においては、ｎ型ＧａＮキャップ層を省略している。その他の構造及び製造工程は実施例１のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴと全く同様である。

次に、図７乃至図１０を参照して、本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図７（ａ）に示すように、実施例１と同様に、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてＴＭＡｌ、ＴＭＧａ、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図７（ｂ）に示すように、オーミックリセス領域４０に対応する開口部を有するレジストパターン３９を設け、レジストパターン３９をマスクとして露出部をＣｌ_２ガスを用いてエッチングしてオーミックリセス領域４０を形成する。

次いで、図７（ｃ）に示すように、レジストパターン３９を除去したのち、ＣＶＤ法を用いて厚さが５０ｎｍのＳｉＮ膜４１を全面に堆積する。次いで、図８（ｄ）に示すように、オーミックリセス領域（４０）を完全に覆うようにレジストパターン４２を設け、レジストパターン４２をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜４１の露出部を除去してゲート開口部４３を形成する。

次いで、図８（ｅ）に示すように、レジストパターン４２を除去したのち、ＡＬＤ法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜４４を全面に設ける。Ａｌ_２Ｏ_３膜４４の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定され、また、ゲートリセス深さとの兼ね合いにもなるが、ここでは、２０ｎｍとする。

次いで、図８（ｆ）に示すように、ゲート形成領域を開口するレジストパターン４５を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜４６を形成する。なお、この時、ゲート形成領域に堆積したＮｉ／Ａｕ膜がゲート電極４７となる。

次いで、図９（ｇ）に示すように、レジストパターン４５上に堆積したＮｉ／Ａｕ膜４６をレジストパターン４５とともにリフトオフしたのち、オーミックリセス領域（４０）を開口するレジストパターン４８を設ける。次いで、レジストパターン４８をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜４４を除去する。なお、この時、ＳｉＮ膜４１にマイクロトレンチが発生する場合がある。

引き続いて、図９（ｈ）に示すように、レジストパターン４８をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜４１を選択的に除去する。この時、ＡｌＧａＮはフッ素系ガスでエッチングされないので、エッチングはオーミックリセス領域（４０）の底面に露出するｎ型ＡｌＧａＮ電子供給層２４の表面で停止する。

次いで、図１０（ｉ）に示すように、レジストパターン４８を除去したのち、新たなレジストパターン４９を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜５０を形成する。

次いで、図１０（ｊ）に示すように、レジストパターン４９上に堆積したＴｉ／Ａｌ膜５０をレジストパターン４９とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜５０をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極５１及びドレイン電極５２とする。以上によって、本発明の実施例２のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、この場合も、実際には、ソース電極５１とドレイン電極５２はゲート電極４７を挟んで交互に配置されており、ゲート電極４７は櫛歯状の電極構造になっている。

本発明の実施例２においてもゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＡｌＧａＮはエッチングされないので、ＡｌＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。また、実施例２においては、オーミックリセス構造を採用しているので、ｎ型ＡｌＧａＮ電子供給層２４を薄くした分だけ抵抗を低減することができる。なお、実施例２においても、ｎ型ＧａＮキャップ層を省略しても良い。

次に、図１１を参照して本発明の実施例３のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴを説明するが、ソース電極及びドレイン電極を設ける位置が異なるだけで、基本的製造工程は実施例２と同じであるので、製造工程の相違部のみ説明する。図１１は、本発明の実施例３のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の要部説明図である。

図１１（ａ）に示すように、上述の実施例２の図７（ａ）乃至図８（ｆ）までは同様の工程でゲート電極４７を形成する。次いで、オーミックリセス領域（４０）を開口するレジストパターン４８を設ける。この時、実施例１に比べてレジストパターン４８のサイズを大きくして、レジストパターン４８をマスクとしてＢＣｌ_３を用いてＡｌ_２Ｏ_３膜４０をエッチングし、端部において側壁に付着したＡｌ_２Ｏ_３膜４０が残存するようにする。

引き続いて、図１１（ｂ）示すように、レジストパターン４８をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜４１を選択的に除去する。この時、ＡｌＧａＮはフッ素系ガスでエッチングされないので、マイクロトレンチが発生していてもエッチングはオーミックリセス領域（４０）の底面で停止する。

以降は、図１１（ｃ）に示すように、レジストパターン４８を除去したのち、新たなレジストパターンを設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜を形成する。次いで、レジストパターン上に堆積したＴｉ／Ａｌ膜をレジストパターンとともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極５１及びドレイン電極５２を形成する。以上によって、本発明の実施例３のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、この場合も、実際には、ソース電極５１とドレイン電極５２はゲート電極４７を挟んで交互に配置されており、ゲート電極４７は櫛歯状の電極構造になっている。

この実施例３においては、レジストパターン４８を最初に掘り下げたオーミックリセス領域（４０）に厳密に位置合わせする必要がないので、実施例２に比べて製造マージンを大きくとることができる。なお、実施例３においても、ｎ型ＧａＮキャップ層を省略しても良い。

次に、図１２乃至図１５を参照して、本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図１２（ａ）に示すように、実施例１と同様に、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてＴＭＡｌ、ＴＭＧａ、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図１２（ｂ）に示すように、ＣＶＤ法を用いて厚さが５０ｎｍのＳｉＮ膜２７を全面に堆積する。次いで、図１２（ｃ）に示すように、ゲート開口部に対応する開口部を有するレジストパターン２８を設け、レジストパターン２８をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜２７の露出部を除去してゲート開口部２９を形成する。

次いで、図１３（ｄ）に示すように、レジストパターン２８を除去したのち、ＡＬＤ法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜３０を全面に設ける。Ａｌ_２Ｏ_３膜３０の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定されるが、ここでは、２０ｎｍとする。

次いで、図１３（ｅ）に示すように、ゲート形成領域を開口するレジストパターン３１を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜３２を形成する。なお、この時、ゲート形成領域に堆積したＮｉ／Ａｕ膜がゲート電極３３となる。

次いで、図１３（ｆ）に示すように、レジストパターン３１上に堆積したＮｉ／Ａｕ膜３２をレジストパターン３１とともにリフトオフしたのち、オーミック電極形成領域を開口するレジストパターン３４を設ける。次いで、レジストパターン３４をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜３０を除去する。なお、この時、ＳｉＮ膜２７にマイクロトレンチが発生する場合がある。

引き続いて、図１４（ｇ）に示すように、レジストパターン３４をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜２７を選択的に除去する。この時、ＡｌＧａＮ或いはＧａＮはフッ素系ガスでエッチングされないので、ｎ型ＧａＮキャップ層２５の表面で停止する。ここまでの工程は上記の実施例１と同様である。

引き続いて、図１４（ｈ）に示すように、レジストパターン３４をそのままマスクとして、ＢＣｌ_３ガスを用いてｎ型ＧａＮキャップ層２５とｎ型ＡｌＧａＮ電子供給層２４の一部をエッチングしてオーミックリセス領域５３を形成する。

次いで、図１５（ｉ）に示すように、レジストパターン３４を除去したのち、新たなレジストパターン５４を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜５５を形成する。

次いで、図１５（ｊ）に示すように、レジストパターン５４上に堆積したＴｉ／Ａｌ膜５５をレジストパターン５４とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極５６及びドレイン電極５７とする。以上によって、本発明の実施例４のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、実際には、ソース電極５６とドレイン電極５７はゲート電極３３を挟んで交互に配置されており、ゲート電極３３は櫛歯状の電極構造になっている。

本発明の実施例４においても、ゲート電極形成後にソース電極及びドレイン電極を形成する際に、ゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＧａＮ及びＡｌＧａＮはエッチングされないので、ＧａＮ及びＡｌＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。

また、実施例４においても実施例２と同様に、オーミックリセス構造を採用しているので、ｎ型ＡｌＧａＮ電子供給層２４を薄くした分だけ抵抗を低減することができる。なお、実施例４においても、ｎ型ＧａＮキャップ層は省略しても良い。

次に、図１６乃至図１９を参照して、本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図１６（ａ）に示すように、実施例１と同様に、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてＴＭＡｌ、ＴＭＧａ、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図１６（ｂ）に示すように、ゲートリセス領域５９に対応する開口部を有するレジストパターン５８を設け、レジストパターン５８をマスクとして露出部をＣｌ_２ガスを用いてエッチングしてゲートリセス領域５９を形成する。なお、エッチング量は、デバイスの閾値電圧、高周波特性に繋がるため、デバイスの要求仕様に合わせてエッチング深さを決定するが、ここでは、２０ｎｍとする。

次いで、図１６（ｃ）に示すように、レジストパターン５８を除去したのち、ＣＶＤ法を用いて厚さが５０ｎｍのＳｉＮ膜６０を全面に堆積する。次いで、図１７（ｄ）に示すように、ゲート開口部に対応する開口部を有するレジストパターン６１を設け、レジストパターン６１をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜６０の露出部を除去してゲート開口部６２を形成する。

次いで、図１７（ｅ）に示すように、レジストパターン６１を除去したのち、ＡＬＤ法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜６３を全面に設ける。Ａｌ_２Ｏ_３膜６３の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定され、また、ゲートリセス深さとの兼ね合いにもなるが、ここでは、２０ｎｍとする。

次いで、図１７（ｆ）に示すように、ゲートリセス領域（５９）の近傍を開口するレジストパターン６４を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜６５を形成する。なお、この時、ゲートリセス領域近傍に堆積したＮｉ／Ａｕ膜がゲート電極６６となる。

次いで、図１８（ｇ）に示すように、レジストパターン６４上に堆積したＮｉ／Ａｕ膜６５をレジストパターン６４とともにリフトオフしたのち、ソース電極形成領域及びドレイン電極形成領域を開口するレジストパターン６７を設ける。次いで、レジストパターン６７をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜６３を除去する。なお、この時、ＳｉＮ膜６０にマイクロトレンチ６８が発生する場合がある。

引き続いて、図１８（ｈ）に示すように、レジストパターン６７をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜６０を選択的に除去する。この時、ＧａＮはフッ素系ガスでエッチングされないので、エッチングはソース電極形成領域及びドレイン電極形成領域におけるｎ型ＧａＮキャップ層２５の表面で停止する。

次いで、図１９（ｉ）に示すように、レジストパターン６７を除去したのち、新たなレジストパターン６９を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜７０を形成する。

次いで、図１９（ｊ）に示すように、レジストパターン６９上に堆積したＴｉ／Ａｌ膜７０をレジストパターン６９とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＧａＮキャップ層２５とオーミックコンタクトさせてソース電極７１及びドレイン電極７２を形成する。以上によって、本発明の実施例５のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、この場合も、実際には、ソース電極７１とドレイン電極７２はゲート電極６６を挟んで交互に配置されており、ゲート電極６６は櫛歯状の電極構造になっている。

本発明の実施例５においては、平坦部でＡｌ_２Ｏ_３膜をエッチングしているので、実施例２に比べてオーミックリセス領域の位置合わせに精度を必要としないが、実施例２に比べてマイクロトレンチが発生しやすい。しかし、この場合もゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＧａＮはエッチングされないので、ＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。

また、ゲート電極直下をリセス構造としてゲート電極とチャネルとの距離を短くしているので、相互コンダクタンスｇ_ｍの低下を抑制することができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。なお、実施例５においても、ｎ型ＧａＮキャップ層は省略しても良い。

次に、図２０乃至図２４を参照して、本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図２０（ａ）に示すように、実施例１と同様に、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてＴＭＡｌ、ＴＭＧａ、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図２０（ｂ）に示すように、ゲートリセス領域５９に対応する開口部を有するレジストパターン５８を設け、レジストパターン５８をマスクとして露出部をＣｌ_２ガスを用いてエッチングしてゲートリセス領域５９を形成する。なお、エッチング量は、デバイスの閾値電圧、高周波特性に繋がるため、デバイスの要求仕様に合わせてエッチング深さを決定するが、ここでは、２０ｎｍとする。

次いで、図２０（ｃ）に示すように、レジストパターン５８を除去したのち、ＣＶＤ法を用いて厚さが５０ｎｍのＳｉＮ膜６０を全面に堆積する。次いで、次いで、図２１（ｄ）に示すように、ゲート開口部に対応する開口部を有するレジストパターン６１を設け、レジストパターン６１をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜６０の露出部を除去してゲート開口部６２を形成する。

次いで、図２１（ｅ）に示すように、レジストパターン６１を除去したのち、ＡＬＤ法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜６３を全面に設ける。Ａｌ_２Ｏ_３膜６３の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定され、また、ゲートリセス深さとの兼ね合いにもなるが、ここでは、２０ｎｍとする。

次いで、図２１（ｆ）に示すように、ゲートリセス領域（５９）の近傍を開口するレジストパターン６４を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜６５を形成する。なお、この時、ゲートリセス領域近傍に堆積したＮｉ／Ａｕ膜がゲート電極６６となる。

次いで、図２２（ｇ）に示すように、レジストパターン６４上に堆積したＮｉ／Ａｕ膜６５をレジストパターン６４とともにリフトオフしたのち、ソース電極形成領域及びドレイン電極形成領域を開口するレジストパターン６７を設ける。次いで、レジストパターン６７をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜６３を除去する。なお、この時、ＳｉＮ膜６０にマイクロトレンチ６８が発生する場合がある。

引き続いて、図２２（ｈ）に示すように、レジストパターン６７をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜６０を選択的に除去する。この時、ＧａＮはフッ素系ガスでエッチングされないので、エッチングはソース電極形成領域及びドレイン電極形成領域におけるｎ型ＧａＮキャップ層２５の表面で停止する。引き続いて、図２２（ｉ）に示すように、レジストパターン６７をそのままマスクとして、ＢＣｌ_３ガスを用いてｎ型ＧａＮキャップ層２５とｎ型ＡｌＧａＮ電子供給層２４の一部をエッチングしてオーミックリセス領域７４を形成する。

次いで、図２３（ｊ）に示すように、レジストパターン６７を除去したのち、新たなレジストパターン７５を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜７６を形成する。

次いで、図２３（ｋ）に示すように、レジストパターン７５上に堆積したＴｉ／Ａｌ膜７６をレジストパターン７５とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極７７及びドレイン電極７８を形成する。以上によって、本発明の実施例６のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、この場合も、実際には、ソース電極７７とドレイン電極７８はゲート電極６６を挟んで交互に配置されており、ゲート電極６６は櫛歯状の電極構造になっている。

本発明の実施例６においても、平坦部でＡｌ_２Ｏ_３膜をエッチングしているので、実施例１に比べてオーミックリセス領域の位置合わせに精度を必要としないが、実施例１に比べてマイクロトレンチが発生しやすい。しかし、この場合もゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＧａＮはエッチングされないので、ＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。

また、実施例６においても実施例２と同様に、オーミックリセス構造を採用しているので、実施例５に比べて、ｎ型ＡｌＧａＮ電子供給層２４を薄くした分だけ抵抗を低減することができる。また、ゲート電極直下をリセス構造としてゲート電極とチャネルとの距離を短くしているので、相互コンダクタンスｇ_ｍの低下を抑制することができる。なお、実施例６においても、ｎ型ＧａＮキャップ層は省略しても良い。

次に、図２４乃至図２７を参照して、本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程を説明する。まず、図２４（ａ）に示すように、実施例１と同様に、成長用基板であるＳｉＣ基板２１上に有機金属気相成長法により、厚さが１００ｎｍのＡｌＮバッファ層２２を成長させる。引き続いて、厚さが３００ｎｍのｉ型ＧａＮ電子走行層２３、厚さが２０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４及び厚さが５ｎｍのｎ型ＧａＮキャップ層を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４の界面に二次元電子ガス層２６が発生する。次いで、Ａｒをイオン注入することにより、ＳｉＣ基板２１に達する素子分離領域（図示は省略）を形成する。

なお、成長条件の際の原料ガスとしてＴＭＡｌ、ＴＭＧａ、及びアンモニアガスの混合ガスを用いる。例えば、ＧａＮ層を成長させる場合には、ＴＭＧａを２００ｓｃｃｍ、アンモニアガスを４０００ｓｃｃｍとし、成長圧力は１００Ｔｏｒｒ、成長温度は１１００℃とする。また、ｎ型層を成長させる場合のｎ型不純物源としては、ＳｉＨ_４を用い、ｎ型ＡｌＧａＮ電子供給層２４のＳｉ濃度は５×１０^１８ｃｍ^−３とし、ｎ型ＧａＮキャップ層２５のＳｉ濃度は５×１０^１８ｃｍ^−３とする。

次いで、図２４（ｂ）に示すように、ソース電極形成領域及びドレイン電極形成領域を開口する開口部を有するレジストパターン３９を設け、レジストパターン３９をマスクとして露出部をＣｌ_２ガスを用いてエッチングしてオーミックリセス領域４０を形成する。

次いで、図２４（ｃ）に示すように、レジストパターン３９を除去したのち、ゲートリセス領域８０に対応する開口部を有する新たなレジストパターン７９を設ける。次いで、レジストパターン７９をマスクとして露出部をＣｌ_２ガスを用いてエッチングしてゲートリセス領域８０を形成する。なお、エッチング量は、デバイスの閾値電圧、高周波特性に繋がるため、デバイスの要求仕様に合わせてエッチング深さを決定するが、ここでは、２０ｎｍとする。

次いで、図２５（ｄ）に示すように、レジストパターン７９を除去したのち、ＣＶＤ法を用いて厚さが５０ｎｍのＳｉＮ膜８１を全面に堆積する。次いで、図２５（ｅ）に示すように、オーミックリセス領域４０を完全に覆うようにレジストパターン８２を設け、レジストパターン８２をマスクとしてＣＦ_４ガスを用いてＳｉＮ膜８１の露出部を除去してゲート開口部８３を形成する。

次いで、図２５（ｆ）に示すように、レジストパターン８２を除去したのち、ＡＬＤ法を用いて、ゲート絶縁膜となるＡｌ_２Ｏ_３膜８４を全面に設ける。Ａｌ_２Ｏ_３膜８４の厚さは、厚くするとゲート電極により正の電圧を印加できるがｇ_ｍは下がるため、厚さはデバイスの要求仕様によって決定され、また、ゲートリセス深さとの兼ね合いにもなるが、ここでは、２０ｎｍとする。

次いで、図２６（ｇ）に示すように、ゲートリセス領域（８０）の近傍を開口するレジストパターン８５を設け、蒸着法を用いて、厚さが５０ｎｍのＮｉ膜及び厚さが１５０ｎｍのＡｕ膜を順次成膜してＮｉ／Ａｕ膜８６を形成する。なお、この時、ゲートリセス領域近傍に堆積したＮｉ／Ａｕ膜がゲート電極８７となる。

次いで、図２６（ｈ）に示すように、レジストパターン８５上に堆積したＮｉ／Ａｕ膜８６をレジストパターン８５とともにリフトオフしたのち、オーミックリセス領域４０を開口するレジストパターン８８を設ける。次いで、レジストパターン８８をマスクとしてＢＣｌ_３を用いて露出するＡｌ_２Ｏ_３膜８４を除去する。

引き続いて、図２６（ｉ）に示すように、レジストパターン８８をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜８１を選択的に除去する。この時、ＡｌＧａＮはフッ素系ガスでエッチングされないので、エッチングはオーミックリセス領域４０の底面で停止する。引き続いて、図２７（ｊ）に示すように、レジストパターン８８をそのままマスクとして、Ｃｌ_２ガスを用いてオーミックリセス領域４０を掘り下げる。

次いで、図２７（ｋ）に示すように、レジストパターン８８を除去したのち、新たなレジストパターン８９を設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜９０を形成する。

次いで、図２７（ｌ）に示すように、レジストパターン８９上に堆積したＴｉ／Ａｌ膜９０をレジストパターン８９とともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極９１及びドレイン電極９２を形成する。以上によって、本発明の実施例７のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、実際には、ソース電極９１とドレイン電極９２はゲート電極８７を挟んで交互に配置されており、ゲート電極８７は櫛歯状の電極構造になっている。

本発明の実施例７においても、ゲート電極形成後にソース電極及びドレイン電極を形成する際に、ゲート絶縁膜となるＡｌ_２Ｏ_３膜の下にＳｉＮ膜を設けているので、マイクロトレンチが発生するとしてもＳｉＮ膜に発生する。そして、マイクロトレンチが発生したＳｉＮ膜をＣＦ_４でエッチングした場合、ＡｌＧａＮはエッチングされないので、ＡｌＧａＮにマイクロトレンチの形状が引き継がれることがない。その結果、マイクロトレンチに起因するオーミック抵抗の増加を防ぐことができる。また、ゲートファーストプロセスを適用しているので、オーミックファーストプロセスで作製するトランジスタよりも閾値電圧シフトを低減することができる。

また、実施例７においても、オーミックリセス構造を採用しているので、ｎ型ＡｌＧａＮ電子供給層２４を薄くした分だけ抵抗を低減することができる。また、ゲート電極直下をリセス構造としてゲート電極とチャネルとの距離を短くしているので、相互コンダクタンスｇ_ｍの低下を抑制することができる。なお、実施例７においても、ｎ型ＧａＮキャップ層は省略しても良い。

次に、図２８を参照して本発明の実施例８のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴを説明するが、ソース電極及びドレイン電極を設ける位置が異なるだけで、基本的製造工程は実施例７と同じであるので、製造工程の相違部のみ説明する。図２８は、本発明の実施例８のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの製造工程の要部説明図である。

図２８（ａ）に示すように、上述の実施例７の図２４（ａ）乃至図２６（ｇ）までは同様の工程でゲート電極８７を形成する。次いで、オーミックリセス領域４０を開口するレジストパターン８８を設ける。この時、実施例７に比べてレジストパターン８８のサイズを大きくして、レジストパターン８８をマスクとしてＢＣｌ_３を用いてＡｌ_２Ｏ_３膜８４をエッチングし、端部において側壁に付着したＡｌ_２Ｏ_３膜８４が残存するようにする。

引き続いて、図２８（ｂ）示すように、レジストパターン８８をそのままマスクとして、ＣＦ_４ガスを用いて露出しているＳｉＮ膜８１を選択的に除去する。この時、ＡｌＧａＮはフッ素系ガスでエッチングされないので、マイクロトレンチが発生していてもエッチングはオーミックリセス領域４０の底面で停止する。

以降は、図２８（ｃ）に示すように、レジストパターン８８を除去したのち、新たなレジストパターンを設け、蒸着法を用いて厚さが２０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次成膜してＴｉ／Ａｌ膜を形成する。次いで、レジストパターン上に堆積したＴｉ／Ａｌ膜をレジストパターンとともにリフトオフする。次いで、窒素雰囲気中において５５０℃程度で熱処理し、Ｔｉ／Ａｌ膜をｎ型ＡｌＧａＮ電子供給層２４とオーミックコンタクトさせてソース電極９１及びドレイン電極９２を形成する。以上によって、本発明の実施例８のＡｌＧａＮ／ＧａＮＭＩＳＦＥＴの基本構造が完成する。なお、この場合も、実際には、ソース電極９１とドレイン電極９２はゲート電極８７を挟んで交互に配置されており、ゲート電極８７は櫛歯状の電極構造になっている。この実施例８においては、レジストパターン８８をオーミックリセス領域に厳密に位置合わせする必要がないので、実施例７に比べて製造マージンを大きくとることができる。

ここで、実施例１乃至実施例８を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）基板上に窒化物半導体のキャリア走行層を形成し、前記キャリア走行層上に窒化物半導体のキャリア供給層を形成し、前記キャリア供給層上に、Ｓｉを含有する第１の絶縁膜を形成し、前記第１の絶縁膜の一部の領域を除去し、前記第１の絶縁膜上に、前記除去された一部の領域を覆う第２の絶縁膜を形成し、前記第２の絶縁膜のうち前記除去された一部の領域を覆う部分に、ゲート電極を形成し、前記第１の絶縁膜及び前記第２の絶縁膜に、前記ゲート電極と離間し、前記ゲート電極を挟んだ位置に第１の開口部及び第２の開口部を形成し、前記第１の開口部及び前記第２の開口部にソース電極及びドレイン電極を形成し、前記第１の開口部及び前記第２の開口部の形成において、第１のガスで前記第２の絶縁膜をエッチングし、前記第１のガスよりも窒化物半導体のエッチングレートが低い第２のガスで前記第１の絶縁膜をエッチングすることを特徴とする化合物半導体装置の製造方法。
（付記２）前記第１の絶縁膜を形成する前に、前記キャリア供給層にゲートリセス領域を形成することを特徴とする付記１に記載の化合物半導体装置の製造方法。
（付記３）前記ゲート電極を形成する前に、前記ソース電極及びドレイン電極を形成する領域にリセス領域を形成することを特徴とする付記１または付記２に記載の化合物半導体装置の製造方法。
（付記４）前記ゲート電極を形成した後に、前記ソース電極及びドレイン電極を形成する領域にリセス領域を形成することを特徴とする付記１または付記２に記載の化合物半導体装置の製造方法。
（付記５）前記第２の絶縁膜の誘電率が、前記第１の絶縁膜の誘電率よりも高いことを特徴とする付記１乃至付記４のいずれか１に記載の化合物半導体装置の製造方法。
（付記６）前記第１の絶縁膜が、窒化珪素、酸化珪素、酸窒化珪素の何れかにより形成されていることを特徴とする付記１乃至付記５のいずれか１に記載の化合物半導体装置の製造方法。
（付記７）前記第２の絶縁膜が酸化アルミニウム、酸化ハフニウムの何れかにより形成されていることを特徴とする付記１乃至付記６のいずれか1に記載の化合物半導体装置の製造方法。
（付記８）前記第１のガスは塩素を含有したガスであることを特徴とする付記１乃至付記７のいずれか１に記載の化合物半導体装置の製造方法。
（付記９） 前記第２のガスはフッ素を含有したガスであることを特徴とする付記１乃至付記８のいずれか１に記載の化合物半導体装置の製造方法。
（付記１０）前記基板が、ＳｉＣ基板、サファイア基板、ＧａＮ基板或いはＳｉ基板のいずれかであることを特徴とする付記１乃至付記９のいずれか１に記載の窒化物半導体装置の製造方法。
（付記１１）前記キャリア走行層がｉ型ＧａＮ層であり、前記キャリア供給層がｎ型ＡｌＧａＮ層であることを特徴とする付記１０に記載の窒化物半導体装置の製造方法。
（付記１２）基板と、前記基板上に形成された、窒化物半導体のキャリア走行層と、前記キャリア走行層上に形成された、窒化物半導体のキャリア供給層と、前記キャリア供給層上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して、形成されたゲート電極と、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記キャリア供給層上に形成された、前記ソース電極の前記ゲート電極側及び前記ドレイン電極の前記ゲート電極側に、前記ソース電極及び前記ドレイン電極と接した、Ｓｉを含有する第１の絶縁膜とを有し、前記第２の絶縁膜は、前記第１の絶縁膜上まで延在していることを特徴とする化合物半導体装置。
（付記１３）前記ゲート電極が、ゲートリセス領域及びその近傍を設けられていることを特徴とする付記１２に記載された化合物半導体装置。
（付記１４）前記第２の絶縁膜の誘電率が、前記第１の絶縁膜の誘電率より高いことを特徴とする付記１２または付記１３に記載の化合物半導体装置。

１１ 基板
１２ 窒化物キャリア走行層
１３ 窒化物キャリア供給層
１４ キャップ層
１５ 二次元キャリアガス層
１６ 第１の絶縁膜
１７ 第２の絶縁膜
１８ ゲート電極
１９ レジストパターン
２０ 電極形成領域
２１，１０１ ＳｉＣ基板
２２，１０２ ＡｌＮバッファ層
２３，１０３ ｉ型ＧａＮ電子走行層
２４，１０４ ｎ型ＡｌＧａＮ電子供給層
２５，１０５ ｎ型ＧａＮキャップ層
２６，１０６ 二次元電子ガス層
２７，４１，６０，８１ ＳｉＮ膜
２８，４２，６１，８２ レジストパターン
２９，４３，６２，８３ ゲート開口部
３０，４４，６３，８４，１１１ Ａｌ_２Ｏ_３膜
３１，４５，６４，８５，１１２ レジストパターン
３２，４６，６５，８６，１１３ Ｎｉ／Ａｕ膜
３３，４７，６６，８７，１１４ ゲート電極
３４，４８，６７，８８，１１５ レジストパターン
３５，４９，５４，６９，７５，８９，１１６ レジストパターン
３６，５０，５５，７０，７６，９０，１１７ Ｔｉ／Ａｌ膜
３７，５１，５６，７１，７７，９１，１１８ ソース電極
３８，５２，５７，７２，７８，９２，１１９ ドレイン電極
３９，１０７ レジストパターン
４０，５３，７４，１０８ オーミックリセス領域
５８，７９，１０９ レジストパターン
５９，８０，１１０ ゲートリセス領域
６８，１２０ マイクロトレンチ

Claims (7)

1. 基板上に窒化物半導体のキャリア走行層を形成し、
   前記キャリア走行層上に窒化物半導体のキャリア供給層を形成し、
   前記キャリア供給層上に、Ｓｉを含有する第１の絶縁膜を形成し、
   前記第１の絶縁膜の一部の領域を除去し、
   前記第１の絶縁膜上に、前記除去された一部の領域を覆う第２の絶縁膜を形成し、
   前記第２の絶縁膜のうち前記除去された一部の領域を覆う部分に、ゲート電極を形成し、
   前記第１の絶縁膜及び前記第２の絶縁膜に、前記ゲート電極と離間し、前記ゲート電極を挟んだ位置に第１の開口部及び第２の開口部を形成し、
   前記第１の開口部及び前記第２の開口部にソース電極及びドレイン電極を形成し、
   前記第１の開口部及び前記第２の開口部の形成において、第１のガスで前記第２の絶縁膜をエッチングし、前記第１のガスよりも窒化物半導体のエッチングレートが低い第２のガスで前記第１の絶縁膜をエッチングすることを特徴とする化合物半導体装置の製造方法。
2. 前記第２の絶縁膜の誘電率が、前記第１の絶縁膜の誘電率よりも高いことを特徴とする請求項１に記載の化合物半導体装置の製造方法。
3. 前記第１の絶縁膜が、窒化珪素、酸化珪素、酸窒化珪素の何れかにより形成されていることを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
4. 前記第２の絶縁膜が酸化アルミニウム、酸化ハフニウムの何れかにより形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の化合物半導体装置の製造方法。
5. 前記第１のガスは塩素を含有したガスであることを特徴とする、請求項１乃至請求項４のいずれか１項に記載の化合物半導体装置の製造方法。
6. 前記第２のガスはフッ素を含有したガスであることを特徴とする、請求項１乃至請求項５のいずれか１項に記載の化合物半導体装置の製造方法。
7. 基板と、
   前記基板上に形成された、窒化物半導体のキャリア走行層と、
   前記キャリア走行層上に形成された、窒化物半導体のキャリア供給層と、
   前記キャリア供給層上に形成された第２の絶縁膜と、
   前記第２の絶縁膜を介して、形成されたゲート電極と、
   前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
   前記キャリア供給層上に形成された、前記ソース電極の前記ゲート電極側及び前記ドレイン電極の前記ゲート電極側に、前記ソース電極及び前記ドレイン電極と接した、Ｓｉを含有する第１の絶縁膜と
   を有し、
   前記第２の絶縁膜は、前記第１の絶縁膜上まで延在していることを特徴とする化合物半導体装置。

Images