JP7265109B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書の技術分野は、半導体装置の製造方法に関する。
一般に、半導体装置は、基板と半導体層と絶縁膜と電極とを有する。半導体層は、半導体装置の電気的特性の根幹を担う。絶縁膜は、半導体層を保護する役割を担う。MISFETにおいては、ゲート絶縁膜の材料や状態によって、例えば、閾値電圧の安定性が変化する。このように絶縁膜が半導体装置の電気的特性に影響を及ぼすことがある。
このため、絶縁膜を成膜する技術および絶縁膜をエッチングする技術が開発されてきている。特許文献1では、酸化シリコン膜を反応性イオンエッチング(RIE)によりエッチングする技術が開示されている。エッチングガスとして、六フッ化硫黄(SF6 )およびO2 を用いることが記載されている(特許文献1の段落[0108])。また、エッチングガスとして、四フッ化炭素(CF4 )およびO2 を用いてもよい旨が記載されている(特許文献1の段落[0108])。また、酸化アルミニウム膜をウェットエッチングすることが記載されている(特許文献1の段落[0110])。
また、特許文献2では、High-k膜をエッチングする技術が開示されている。SiO2 膜をマスクとしてHigh-k膜205をエッチングする際に、BCl3 、Cl2 、HBr、CF4 、O2 、Ar、N2 、He等を用いる旨が記載されている(特許文献2の段落[0043])。
国際公開第2015/049818号(特許第6082912号) 特開2004-296477号公報
特許文献1に記載の技術のように酸化アルミニウム膜をウェットエッチングする場合には、サイドエッチングが生じることにより寸法広がりが生じる。ウェットエッチングが等方性エッチングであるためである。つまり、加工精度が十分に高くない。特許文献2に記載の技術では、エッチングレートが小さく、処理時間が長くなってしまう。これにより、半導体層に対するダメージが大きくなる傾向がある。
本明細書の技術が解決しようとする課題は、絶縁膜を高精度でエッチングするとともに半導体層に対するダメージを抑制する半導体装置の製造方法を提供することである。
第1の態様における半導体装置の製造方法は、半導体層の上に第1絶縁膜を成膜する工程と、第1絶縁膜の上に第2絶縁膜を成膜する工程と、第2絶縁膜の上にマスクを形成する工程と、第1絶縁膜および第2絶縁膜をエッチングする工程と、を有する。第2絶縁膜の誘電率は第1絶縁膜の誘電率よりも大きい。第1絶縁膜および第2絶縁膜をエッチングする工程は、第1エッチング工程および第2エッチング工程を有する。第1エッチング工程では、CHFガスを含むガスをプラズマ化するドライエッチングにより、マスクに覆われていない領域の第2絶縁膜を除去して第1絶縁膜を露出させ、露出させた前記第1絶縁膜をエッチングするとともに前記半導体層を露出させない。第2エッチング工程では、COFガスを含むガスをプラズマ化するドライエッチングにより、露出させた第1絶縁膜を除去して半導体層を露出させる。
第2の態様における半導体装置の製造方法は、半導体層の上に第1絶縁膜としてゲート絶縁膜を成膜する工程と、第1絶縁膜の上にゲート電極を形成する工程と、第1絶縁膜の上に第2絶縁膜としてパッシベーション膜をゲート電極および第1絶縁膜の上に成膜する成膜する工程と、第2絶縁膜の上にマスクを形成する工程と、第1絶縁膜および第2絶縁膜をエッチングする工程を有する。第1エッチング工程では、CHF ガスを含むガスをプラズマ化するドライエッチングにより、マスクに覆われていない領域の第2絶縁膜を除去して第1絶縁膜を露出させる。第2エッチング工程では、COF ガスを含むガスをプラズマ化するドライエッチングにより、露出させた第1絶縁膜を除去して半導体層を露出させる。
第3の態様における半導体装置の製造方法は、半導体層の上に第1絶縁膜を成膜する工程と、第1絶縁膜の上に第2絶縁膜を成膜する工程と、第2絶縁膜の上にマスクを形成する工程と、第1絶縁膜および第2絶縁膜をエッチングする工程と、を有する。第2絶縁膜の誘電率は第1絶縁膜の誘電率よりも大きい。第1絶縁膜および第2絶縁膜をエッチングする工程は、第1エッチング工程および第2エッチング工程を有する。第1エッチング工程では、CHF ガスを含むガスをプラズマ化するドライエッチングにより、マスクに覆われていない領域の第2絶縁膜を除去して第1絶縁膜を露出させる。第2エッチング工程では、COF ガスを含むガスをプラズマ化するドライエッチングにより、露出させた第1絶縁膜を除去して半導体層を露出させる。第2エッチング工程のエッチングレートは、第1エッチング工程のエッチングレートよりも遅い。
この半導体装置の製造方法においては、第2エッチング工程のプラズマガスであるCOF2 ガスは半導体にダメージをほとんど与えない。このため、エッチングにより露出された半導体は、低いコンタクト抵抗を有する。
本明細書では、絶縁膜を高精度でエッチングするとともに半導体層に対するダメージを抑制する半導体装置の製造方法が提供されている。
第1の実施形態の絶縁膜の成膜方法を説明するための図(その1)である。 第1の実施形態の絶縁膜の成膜方法を説明するための図(その2)である。 第1の実施形態の絶縁膜の成膜方法を説明するための図(その3)である。 第1の実施形態の絶縁膜の成膜方法を説明するための図(その4)である。 第1の実施形態の絶縁膜の成膜方法を説明するための図(その5)である。 第1の実施形態の絶縁膜の成膜方法を説明するための図(その6)である。 第1の実施形態の変形例における第1エッチング工程の終了時の状態を示す図である。 第2の実施形態の半導体装置100の概略構成図である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その1)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その2)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その3)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その4)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その5)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その6)である。 第2の実施形態の半導体装置100の製造方法を説明するための図(その7)である。 第3の実施形態の半導体装置200の概略構成図である。 n型GaN層の上のSiO2 膜を種々のエッチング条件でエッチングしたときのn型GaN層のコンタクト抵抗を示すグラフである。 n型GaN層の上のSiO2 膜を種々のエッチング条件でエッチングしたときのn型GaN層のシート抵抗を示すグラフである。
以下、具体的な実施形態について、半導体装置とその製造方法を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、第1導電型はn型を表し、第2導電型はp型を表す。ただし、第1導電型はp型を表し、第2導電型はn型を表してもよい場合がある。
(第1の実施形態)
1.絶縁膜の成膜方法
第1の実施形態の技術は、III 族窒化物半導体に第1絶縁膜を成膜し、その第1絶縁膜の上に第2絶縁膜を成膜する方法である。この方法は、半導体準備工程と、第1絶縁膜成膜工程と、第2絶縁膜成膜工程と、マスクパターン形成工程と、第1エッチング工程と、第2エッチング工程と、を有する。
1-1.半導体準備工程
図1は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その1)である。まず、絶縁膜を成膜するための半導体A1を準備する。半導体A1はIII 族窒化物半導体である。
1-2.第1絶縁膜成膜工程
図2は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その2)である。半導体A1の上に第1絶縁膜IF1を成膜する。成膜方法は、例えば、反応性スパッタリング、CVD法、ALD法である。第1絶縁膜IF1の膜厚は特に限定されない。第1絶縁膜IF1の成膜後には、第1絶縁膜IF1は半導体A1に接触している。第1絶縁膜IF1の材質は、例えば、SiO2 である。
1-3.第2絶縁膜成膜工程
図3は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その3)である。第1絶縁膜IF1の上に第2絶縁膜IF2を成膜する。成膜方法は、例えば、反応性スパッタリング、CVD法、ALD法である。第2絶縁膜IF2の膜厚は特に限定されない。第2絶縁膜IF2の成膜後には、第2絶縁膜IF2は第1絶縁膜IF1に接触している。第2絶縁膜IF2の材質は、例えば、Al2 3 である。ここで、第2絶縁膜IF2の誘電率は、第1絶縁膜IF1の誘電率より大きい。
1-4.マスクパターン形成工程
図4は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その4)である。第2絶縁膜IF2の上にマスクパターンMS1を形成する。マスクパターンMS1を形成するために、レジストの露光および現像をしてもよい。これにより、マスク領域MR1と非マスク領域NMR1とが発生する。マスク領域MR1は、マスクパターンMS1で覆われている領域である。非マスク領域NMR1は、マスクパターンMS1で覆われていない領域である。マスク領域MR1は、マスクパターンMS1に直接接触せずに、マスクパターンMS1の側からみてマスクパターンMS1に隠れている領域(第1絶縁膜IF1)を含む。
1-5.エッチング工程
エッチング工程は、非マスク領域NMR1の第1絶縁膜IF1および第2絶縁膜IF2をエッチングする。エッチング工程は、第1エッチング工程と第2エッチング工程とを有する。
1-5-1.第1エッチング工程
図5は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その5)である。第1エッチング工程では、CHF3 ガスを含むガスをプラズマ化するドライエッチングにより、マスクパターンMS1に覆われていない非マスク領域NMR1の第2絶縁膜IF2を除去して非マスク領域NMR1の第1絶縁膜IF1を露出させる。プラズマガスとして、例えば、CHF3 ガスとArガスとを含む混合ガスを用いる。Arガスの代わりにその他の希ガスを用いてもよい。プラズマ装置は、例えば、ICP装置、RIE装置、ECR装置である。
第1エッチング工程におけるバイアスパワーは、例えば、100W以上300W以下である。
第1エッチング工程におけるプラズマを発生させる電力(例えば、ICPパワー)は、例えば、100W以上700W以下である。
第1エッチング工程におけるエッチングレートは、例えば、10nm/min以上60nm/min以下である。
第1エッチング工程の終了時刻は、干渉型の検出装置または発光分光型の検出装置を用いて決定することができる。つまり、第2絶縁膜IF2のエッチングが終了して、第1絶縁膜IF1が露出したところで第1エッチング工程を終了する。このため、第1絶縁膜IF1はわずかにエッチングされる。
1-5-2.第2エッチング工程
図6は、第1の実施形態の絶縁膜の成膜方法を説明するための図(その6)である。第2エッチング工程では、COF2 ガスを含むガスをプラズマ化するドライエッチングにより、非マスク領域NMR1において露出させた第1絶縁膜IF1を除去して非マスク領域NMR1の半導体A1を露出させる。プラズマガスとして、例えば、COF2 ガスとArガスとを含む混合ガスを用いる。Arガスの代わりにその他の希ガスを用いてもよい。プラズマ装置は、例えば、ICP装置、RIE装置、ECR装置である。
半導体A1を保持する保持部に印加するバイアスパワーは、例えば、1W以上90W以下であるとよい。好ましくは、2W以上75W以下である。より好ましくは、3W以上50W以下である。露出させる半導体A1のダメージを軽減するため、バイアスパワーは弱いほうがよい。このため、第2エッチング工程のパイアスパワーは、第1エッチング工程のバイアスパワーよりも小さい。
第2エッチング工程におけるプラズマを発生させる電力(例えば、ICPパワー)は、例えば、100W以上700W以下である。第2エッチング工程におけるプラズマを発生させる電力は、第1エッチング工程におけるプラズマを発生させる電力よりも小さいほうがよい。
第2エッチング工程のエッチングレートは、第1エッチング工程のエッチングレートよりも遅い。第2エッチング工程におけるエッチングレートは、例えば、5nm/min以上20nm/min以下である。
第2エッチング工程の終了時刻は、第1エッチング工程と同様に、干渉型の検出装置または発光分光型の検出装置を用いて決定することができる。つまり、第1絶縁膜IF1のエッチングが終了して、半導体A1が露出したところで第2エッチング工程を終了する。
1-6.マスクパターン除去工程
第2エッチング工程の後にマスクパターンMS1を除去する。以上により、非マスク領域NMR1における第1絶縁膜IF1および第2絶縁膜IF2はエッチングにより除去される。
2.第1の実施形態の効果
第2エッチング工程のプラズマガスであるCOF2 ガスはIII 族窒化物半導体にダメージをほとんど与えない。このため、半導体A1は、低いコンタクト抵抗を有する。また、第1エッチング工程のエッチングレートが速いため、所望の形状の2層の絶縁膜を高い生産性で形成することができる。
3.変形例
3-1.第1絶縁膜の材質
第1絶縁膜IF1の材質は、例えば、SiO2 、Ga2 3 、MgO、ZrO2 、Al2 3 、TiO2 、Gd2 3 などの酸化物、SiN、AlN等の窒化物、SiON、AlON等の酸窒化物のいずれであってもよい。ただし、第1絶縁膜IF1の誘電率は、第2絶縁膜IF2の誘電率より小さい。
3-2.第2絶縁膜の材質
第2絶縁膜IF2の材質は、例えば、SiO2 、Ga2 3 、MgO、ZrO2 、Al2 3 、TiO2 、Gd2 3 などの酸化物、SiN、AlN等の窒化物、SiON、AlON等の酸窒化物のいずれであってもよい。ただし、第2絶縁膜IF2の誘電率は、第1絶縁膜IF1の誘電率より大きい。
3-3.第1エッチング工程の終了タイミング
第1エッチング工程では、半導体A1を露出させなければ第1絶縁膜IF1をエッチングしてもよい。つまり、第1エッチング工程では、露出させた第1絶縁膜IF1をエッチングするとともにIII 族窒化物半導体層を露出させない。
図7は、第1の実施形態の変形例における第1エッチング工程の終了時の状態を示す図である。図7に示すように、非マスク領域NMR1の第2絶縁膜IF2はすべて除去されている。一方、非マスク領域NMR1の第1絶縁膜IF1は一部が除去され、ある程度の膜厚の第1絶縁膜IF1が残留している。
膜厚t1は、第1エッチング工程の終了後のマスク領域MR1の第1絶縁膜IF1の厚みである。膜厚t2は、第1エッチング工程の終了後の非マスク領域NMR1の第1絶縁膜IF1の厚みである。
膜厚t1と膜厚t2との間の関係は次式を満たすとよい。
0.1 ≦ t2/t1 ≦ 1
好ましくは、次式を満たすとよい。
0.15 ≦ t2/t1 ≦ 0.9
より好ましくは、次式を満たすとよい。
0.2 ≦ t2/t1 ≦ 0.8
半導体A1へのダメージを軽減することが可能であるとともに、トータルのエッチング時間が短いためである。
第1エッチング工程の終了タイミングは、第1絶縁膜IF1の膜厚t1とエッチングレートとにより制御することができる。
3-4.3層以上の絶縁膜
3層以上の絶縁膜を成膜する場合にも、第1の実施形態の技術を適用することができる。その場合には、第1エッチング工程により半導体A1の直上の最後の1層以外の絶縁膜をエッチングし、第2エッチング工程により半導体A1の直上の最後の1層の絶縁膜をエッチングすればよい。
3-5.組み合わせ
上記の変形例を自由に組み合わせてよい。
(第2の実施形態)
1.半導体装置
図8は、第2の実施形態の半導体装置100の概略構成図である。半導体装置100は、縦型MOSFETである。図8に示すように、半導体装置100は、導電性基板110と、第1半導体層120と、第2半導体層130と、第3半導体層140と、ボディ電極B1と、ソース電極S1と、ドレイン電極D1と、ゲート電極G1と、ゲート絶縁膜IF10と、パッシベーション膜PSF10と、を有する。なお、ゲート電極G1は、ゲートパッド電極(図示せず)を有する。
導電性基板110は、導電性材料からなる基板である。導電性基板110は、第1面110aと第2面110bとを有する。第1面110aと第2面110bとは互いに正反対の面である。第1面110aは、半導体層を形成する面である。第2面110bは、ドレイン電極D1を形成する面である。例えば、第1面110aは+c面であり、第2面110bは-c面である。導電性基板110は、例えば、GaN基板である。GaN基板の材質は多くの場合nGaNである。導電性基板110としてその他の導電性材料を用いてもよいが、導電性基板110がIII 族窒化物半導体であれば、上層の半導体を成膜するのに好適である。
第1半導体層120は、導電性基板110の第1面110aの上に形成されている。第1半導体層120は第1導電型のIII 族窒化物半導体層である。第1半導体層120は、例えば、nGaNである。第1半導体層120の膜厚は、例えば、5μm以上20μm以下である。
第2半導体層130は、第1半導体層120の上に形成されている。第2半導体層130は、第2導電型のIII 族窒化物半導体層である。第2半導体層130は、例えば、pGaNである。第2半導体層130の膜厚は、例えば、0.5μm以上1.5μm以下である。
第3半導体層140は、第2半導体層130の上に形成されている。第3半導体層140は、第1導電型のIII 族窒化物半導体層である。第3半導体層140は、例えば、n+ GaNである。第3半導体層140の膜厚は、例えば、0.1μm以上0.6μm以下である。
ボディ電極B1は、第2半導体層130から正孔を引き抜くための電極である。ボディ電極B1は、リセスR1に形成されている。リセスR1は、第3半導体層140を貫通し、第2半導体層130の途中まで達する凹部である。ボディ電極B1は、第2半導体層130と、第3半導体層140と、ソース電極S1と、に接触している。
ソース電極S1は、第3半導体層140およびボディ電極B1の上に形成された電極である。ソース電極S1は、第3半導体層140に接触している。そのためソース電極S1は、第3半導体層140に電流を注入することができる。ソース電極S1は、ボディ電極B1に接触している。そのため、ソース電極S1とボディ電極B1とは等電位である。
ドレイン電極D1は、導電性基板110の第2面110bの上に形成された電極である。前述のように、第2面110bは、例えば、-c面である。
ゲート電極G1は、トレンチTR1の箇所にゲート絶縁膜IF10を介して形成された電極である。ゲート電極G1は、ゲート絶縁膜IF10の上に形成されている。トレンチTR1は、第3半導体層140と、第2半導体層130と、を貫通し、第1半導体層120の途中まで達する凹部である。ゲート電極G1は、ソース電極S1に向かって延伸している。ゲート電極G1は、半導体層と直接接触していない。ゲート電極G1の材質は、例えば、TiNである。
2.ゲート絶縁膜およびパッシベーション膜
2-1.ゲート絶縁膜
ゲート絶縁膜IF10は、ゲート電極G1と各半導体層とを絶縁する絶縁膜である。ゲート絶縁膜IF10は、ゲート電極G1と第3半導体層140との間に位置している。ゲート絶縁膜IF10は、トレンチTR1の半導体層の上に形成されている。ゲート絶縁膜IF10の膜厚は、例えば、50nm以上100nm以下である。もちろん、これ以外の膜厚であってもよい。ゲート絶縁膜IF10の材質は、例えば、SiO2 である。
ゲート絶縁膜IF10は、トレンチTR1を全体的に覆っている。ゲート絶縁膜IF10は、トレンチTR1の箇所で第1半導体層120の底面および側面と、第2半導体層130の側面と、第3半導体層140の側面と、を覆うとともに、第3半導体層140の表面の一部を覆っている。
ゲート絶縁膜IF10は、トレンチTR1の箇所で第1半導体層120と第2半導体層130と第3半導体層140と接触し、第3半導体層140の上面で第3半導体層140と接触している。また、ゲート絶縁膜IF10は、ゲート電極G1と接触するとともに、ゲート電極G1の外側でパッシベーション膜PSF10と接触している。
2-2.パッシベーション膜
パッシベーション膜PSF10は、ゲート電極G1が外部と電荷の授受を行うことを抑制する膜である。パッシベーション膜PSF10は、ゲート電極G1の上を覆う絶縁膜である。パッシベーション膜PSF10は、ゲート電極G1と、ゲート絶縁膜IF10と、接触している。
パッシベーション膜PSF10の膜厚は、例えば、100nm以上200nm以下である。
パッシベーション膜PSF10の誘電率は、ゲート絶縁膜IF10の誘電率よりも大きい。パッシベーション膜PSF10の材質は、例えば、Al2 3 である。
3.半導体装置の製造方法
3-1.半導体層形成工程
図9に示すように、導電性基板110の上に第1半導体層120、第2半導体層130、第3半導体層140をこの順序で成長させる。そのために、例えば、MOCVD法を用いればよい。または、その他の気相成長法を用いてもよい。
3-2.凹部形成工程
図10に示すように、トレンチTR1およびリセスR1を形成する。その際にドライエッチングを用いればよい。例えば、塩素系のガスを用いたICPによりエッチングを実施すればよい。
3-3.第1絶縁膜成膜工程(ゲート絶縁膜成膜工程)
図11に示すように、トレンチTR1およびリセスR1を形成された第3半導体層140の表面に一様に絶縁膜I1を成膜する。この絶縁膜I1はゲート絶縁膜IF10となる膜である。成膜方法は、例えば、反応性スパッタリング、CVD法、ALD法である。絶縁膜I1が酸化物でありALD法を用いる場合には、オゾンや酸素プラズマを酸素源として用いるとよい。絶縁膜I1の膜厚は、例えば、50nm以上100nm以下である。また、絶縁膜I1に熱処理を施してもよい。
3-4.ゲート電極形成工程
図12に示すように、一様な絶縁膜I1の上にゲート電極G1を形成する。このためにまず、ゲート電極G1と同じ積層構造の一様な金属層を絶縁膜I1の上に形成する。そして、レジスト等を用いたエッチングにより一様な金属層を部分的に除去する。これにより、ゲート電極G1が形成される。
3-5.第2絶縁膜成膜工程(パッシベーション膜成膜工程)
図13に示すように、ゲート電極G1の表面および絶縁膜I1の上に一様な絶縁膜I2を成膜する。この絶縁膜I2はパッシベーション膜PSF10となる膜である。成膜方法は、例えば、反応性スパッタリング、CVD法、ALD法である。絶縁膜I2が酸化物でありALD法を用いる場合には、オゾンや酸素プラズマを酸素源として用いるとよい。絶縁膜I2の膜厚は、例えば、100nm以上200nm以下である。また、絶縁膜I2に熱処理を施してもよい。
3-6.マスクパターン形成工程
図14に示すように、一様な絶縁膜I2の上にマスクパターンMS2を形成する。マスクパターンが、例えば、レジストである場合には、レジストを部分的に露光および現像し、マスクパターンMS2を形成すればよい。マスクパターンMS2に覆われている領域は、パッシベーション膜PSF10およびゲート絶縁膜IF10として半導体装置100に残留する。マスクパターンMS2に覆われていない領域は、後述するエッチングにより除去される。
3-7.エッチング工程
図15に示すように、マスクパターンMS2に覆われていない領域をエッチングにより除去する。このエッチング工程は、第1の実施形態と同様に第1エッチング工程と第2エッチング工程とを有する。これにより、ボディ電極B1およびソース電極S1の形成領域に半導体が露出する。エッチングを実施した後に、マスクパターンMS2を除去する。
3-8.電極形成工程
次に、リセスR1の上にボディ電極B1を形成する。次に、ボディ電極B1の上にソース電極S1を形成する。また、導電性基板110の第2面110bにドレイン電極D1を形成する。これらの電極の形成方法として、例えば、スパッタリング、EB蒸着法、抵抗加熱蒸着法が挙げられる。
3-9.素子分離工程
そして、ウエハから半導体装置100を切り出し、各々の独立した半導体装置100を製造する。
3-10.その他の工程
半導体装置100に保護膜を形成する工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体装置100が製造される。
4.第2の実施形態の効果
第2の実施形態では、第1の実施形態と同様に、第2エッチング工程のプラズマガスであるCOF2 ガスはIII 族窒化物半導体にダメージをほとんど与えない。このため、第2半導体層130および第3半導体層140は、低いコンタクト抵抗を有する。
5.変形例
5-1.ゲート絶縁膜の材質
ゲート絶縁膜IF10の材質は、例えば、SiO2 、Ga2 3 、MgO、ZrO2 、Al2 3 、TiO2 、Gd2 3 などの酸化物、SiN、AlN等の窒化物、SiON、AlON等の酸窒化物のいずれであってもよい。ただし、ゲート絶縁膜IF10の誘電率は、パッシベーション膜PSF10の誘電率より小さい。
5-2.パッシベーション膜の材質
パッシベーション膜PSF10の材質は、例えば、SiO2 、Ga2 3 、MgO、ZrO2 、Al2 3 、TiO2 、Gd2 3 などの酸化物、SiN、AlN等の窒化物、SiON、AlON等の酸窒化物のいずれであってもよい。ただし、パッシベーション膜PSF10の誘電率は、ゲート絶縁膜IF10の誘電率より大きい。
5-3.保護膜の材質
半導体装置100は、保護膜を有していてもよい。保護膜は、各電極のパッド部分を除いて半導体装置100を覆うとよい。保護膜の材質は、例えば、SiO2 、Ga2 3 、MgO、ZrO2 、Al2 3 、TiO2 、Gd2 3 などの酸化物、SiN、AlN等の窒化物、SiON、AlON等の酸窒化物、ポリイミド等の有機絶縁膜のいずれであってもよい。
5-4.基板
導電性基板110はGaN基板以外の導電性基板を用いてもよい。その他の導電性基板として、例えば、導電性Si基板が挙げられる。
5-5.組み合わせ
上記の変形例を自由に組み合わせてよい。
(第3の実施形態)
第3の実施形態について説明する。
1.半導体装置
図16は、第3の実施形態の半導体装置200の概略構成図である。半導体装置200は、HEMTである。半導体装置200は、基板210と、第1半導体層220と、第2半導体層230と、第3半導体層240と、ソース電極S2と、ドレイン電極D2と、ゲート電極G2と、ゲート絶縁膜IF20と、パッシベーション膜PSF20と、を有する。半導体装置200はトレンチを有さない。また、半導体装置200は、ゲートパッド電極(図示せず)を有する。
第1半導体層220と、第2半導体層230と、第3半導体層240とは、III 族窒化物半導体層である。第1半導体層220は、下地層である。第1半導体層220は、例えば、GaN層である。第2半導体層230は、キャリア走行層である。第2半導体層230は、例えば、GaN層である。第3半導体層240は、キャリア供給層である。第3半導体層240は、例えば、AlGaN層である。
2.第3の実施形態の効果
第3の実施形態では、第1の実施形態と同様に、第2エッチング工程のプラズマガスであるCOF2 ガスはIII 族窒化物半導体にダメージをほとんど与えない。このため、第3半導体層240は、低いコンタクト抵抗を有する。
(実施形態の組み合わせ)
第1の実施形態から第3の実施形態までをこれらの変形例を含めて自由に組み合わせることができる場合がある。また、第1の実施形態の技術をその他のIII 族窒化物半導体装置に適用することができる。例えば、バイポーラトランジスタ、ショットキーバリアダイオード、pn接合ダイオードが挙げられる。
(実験)
1.実験1
1-1.実験方法
n型GaN層の表面に膜厚50nmのSiO2 膜を成膜し、その上に膜厚100nmのAl2 3 膜を成膜して試験片を作製した。
ICP-RIE装置を用いるとともに、第1エッチング工程としてCHF3 ガスとArガスとを含む混合ガスを用いてエッチングを実施した。ICPパワーは200Wであった。バイアスパワーは100Wであった。チャンバー圧力は1Paであった。CHF3 の流量は5sccmであった。Arの流量は100sccmであった。
ICP-RIE装置を用いるとともに、第2エッチング工程としてCOF2 ガスとArガスとを含む混合ガスを用いてエッチングを実施した。ICPパワーは200Wであった。バイアスパワーは100Wであった。チャンバー圧力は1Paであった。COF2 の流量は25sccmであった。Arの流量は100sccmであった。
1-2.実験結果
干渉型の検出装置を用いて、Al2 3 膜のエッチングのエンドポイントを検出することができた。シグナルの変化量が不連続になった時点をエッチングのエンドポイントと判断した。
また、同じ干渉型の検出装置を用いて、SiO2 膜のエッチングのエンドポイントを検出することができた。この場合には、波形の変化が止まり、シグナルが一定になった時点をエンドポイントと判断した。
2.実験2
2-1.実験方法
n型GaN層にSiO2 膜を成膜して試験片を作製した。エッチング方法およびエッチング条件を変えて試験片のSiO2 膜をエッチングし、n型GaN層を露出させた。
ICP-RIE装置を用いるとともに、CHF3 ガスとArガスとを含む混合ガスまたはCOF2 ガスとArガスとを含む混合ガスを用いてエッチングを実施した。ICPパワーは600Wであった。バイアスパワーは50Wから300Wの間で変化させた。チャンバー圧力は1Paであった。CHF3 の流量は5sccmであった。COF2 の流量は25sccmであった。Arの流量は100sccmであった。
2-2.実験結果
図17は、n型GaN層の上のSiO2 膜を種々のエッチング条件でエッチングしたときのn型GaN層のコンタクト抵抗を示すグラフである。図17の横軸はエッチング条件である。図17の縦軸はコンタクト抵抗(Ωcm2 )である。
図17の右端のBHFは、バッファードフッ酸(BHF)を用いてウェットエッチングした結果を示す。図17には、ドライエッチングについては、Arとともに用いたガスとバイアスパワーとが記載されている。
図17に示すように、COF2 とArとの混合ガスを用いてバイアスパワーを50Wとしてドライエッチングした場合には、n型GaN層のコンタクト抵抗は、1.5×10-5(Ωcm2 )以下の程度であった。それ以外のドライエッチングまたはウェットエッチングを実施した場合には、n型GaN層のコンタクト抵抗は、2.0×10-5(Ωcm2 )程度であった。特に、COF2 とArとの混合ガスを用いてパイアスパワーを200Wとしてドライエッチングした場合には、n型GaN層のコンタクト抵抗は、3.0×10-5(Ωcm2 )以下の程度であった。
図18は、n型GaN層の上のSiO2 膜を種々のエッチング条件でエッチングしたときのn型GaN層のシート抵抗を示すグラフである。図18の横軸はエッチング条件である。図18の縦軸はシート抵抗(Ω/sq)である。
図18に示すように、n型GaN層のシート抵抗は、ドライエッチングの条件によらずほぼ一定であった。ドライエッチングをした後のn型GaN層のシート抵抗は190Ω/sq程度であった。ウェットエッチングをした後のn型GaN層のシート抵抗は170Ω/sq程度であった。ドライエッチングをした後のn型GaN層のシート抵抗は、ウェットエッチングをした後のn型GaN層のシート抵抗と同程度であった。
2-3.実験のまとめ
COF2 とArとの混合ガスを用いてバイアスパワーを30W以上80W以下としてドライエッチングしたn型GaN層のコンタクト抵抗は、その他のエッチング方法およびエッチング条件によりエッチングしたn型GaN層のコンタクト抵抗よりも低い。
(付記)
第1の態様における半導体装置の製造方法は、半導体層の上に第1絶縁膜を成膜する工程と、第1絶縁膜の上に第2絶縁膜を成膜する工程と、第2絶縁膜の上にマスクを形成する工程と、第1絶縁膜および第2絶縁膜をエッチングする工程と、を有する。第2絶縁膜の誘電率は第1絶縁膜の誘電率よりも大きい。第1絶縁膜および第2絶縁膜をエッチングする工程は、第1エッチング工程および第2エッチング工程を有する。第1エッチング工程では、CHF3 ガスを含むガスをプラズマ化するドライエッチングにより、マスクに覆われていない領域の第2絶縁膜を除去して第1絶縁膜を露出させる。第2エッチング工程では、COF2 ガスを含むガスをプラズマ化するドライエッチングにより、露出させた第1絶縁膜を除去して半導体層を露出させる。
第2の態様における半導体装置の製造方法においては、第1エッチング工程では、露出させた第1絶縁膜をエッチングするとともに半導体層を露出させない。
第3の態様における半導体装置の製造方法は、第1絶縁膜の上にゲート電極を形成する工程を有する。第1絶縁膜を成膜する工程では、第1絶縁膜としてゲート絶縁膜を成膜する。第2絶縁膜を成膜する工程では、第2絶縁膜としてパッシベーション膜をゲート電極およびゲート絶縁膜の上に成膜する。
第4の態様における半導体装置の製造方法においては、第1絶縁膜はSiO2 である。第2絶縁膜はAl2 3 である。
第5の態様における半導体装置の製造方法においては、第2エッチング工程のエッチングレートは、第1エッチング工程のエッチングレートよりも遅い。
A1…半導体
IF1…第1絶縁膜
IF2…第2絶縁膜
MS1、MS2…マスクパターン
100…半導体装置
110…導電性基板
120…第1半導体層
130…第2半導体層
140…第3半導体層
B1…ボディ電極
S1…ソース電極
D1…ドレイン電極
G1…ゲート電極
IF10…ゲート絶縁膜
PSF10…パッシベーション膜

Claims (4)

  1. 半導体層の上に第1絶縁膜を成膜する工程と、
    前記第1絶縁膜の上に第2絶縁膜を成膜する工程と、
    前記第2絶縁膜の上にマスクを形成する工程と、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程と、
    を有し、
    前記第2絶縁膜の誘電率は前記第1絶縁膜の誘電率よりも大きく、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程は、
    第1エッチング工程および第2エッチング工程を有し、
    前記第1エッチング工程では、
    CHFガスを含むガスをプラズマ化するドライエッチングにより、前記マスクに覆われていない領域の前記第2絶縁膜を除去して前記第1絶縁膜を露出させ、露出させた前記第1絶縁膜をエッチングするとともに前記半導体層を露出させず、
    前記第2エッチング工程では、
    COFガスを含むガスをプラズマ化するドライエッチングにより、露出させた前記第1絶縁膜を除去して前記半導体層を露出させること
    を含む半導体装置の製造方法。
  2. 半導体層の上に第1絶縁膜としてゲート絶縁膜を成膜する工程と、
    前記第1絶縁膜の上にゲート電極を形成する工程と、
    前記第1絶縁膜の上に第2絶縁膜としてパッシベーション膜を前記ゲート電極および前記第1絶縁膜の上に成膜する成膜する工程と、
    前記第2絶縁膜の上にマスクを形成する工程と、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程と、
    を有し、
    前記第2絶縁膜の誘電率は前記第1絶縁膜の誘電率よりも大きく、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程は、
    第1エッチング工程および第2エッチング工程を有し、
    前記第1エッチング工程では、
    CHFガスを含むガスをプラズマ化するドライエッチングにより、前記マスクに覆われていない領域の前記第2絶縁膜を除去して前記第1絶縁膜を露出させ、
    前記第2エッチング工程では、
    COFガスを含むガスをプラズマ化するドライエッチングにより、露出させた前記第1絶縁膜を除去して前記半導体層を露出させること
    を含む半導体装置の製造方法。
  3. 半導体層の上に第1絶縁膜を成膜する工程と、
    前記第1絶縁膜の上に第2絶縁膜を成膜する工程と、
    前記第2絶縁膜の上にマスクを形成する工程と、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程と、
    を有し、
    前記第2絶縁膜の誘電率は前記第1絶縁膜の誘電率よりも大きく、
    前記第1絶縁膜および前記第2絶縁膜をエッチングする工程は、
    第1エッチング工程および第2エッチング工程を有し、
    前記第1エッチング工程では、
    CHFガスを含むガスをプラズマ化するドライエッチングにより、前記マスクに覆われていない領域の前記第2絶縁膜を除去して前記第1絶縁膜を露出させ、
    前記第2エッチング工程では、
    COFガスを含むガスをプラズマ化するドライエッチングにより、露出させた前記第1絶縁膜を除去して前記半導体層を露出させ、
    前記第2エッチング工程のエッチングレートは、前記第1エッチング工程のエッチングレートよりも遅い、ことを含む半導体装置の製造方法。
  4. 請求項1から請求項3までのいずれか1項に記載の半導体装置の製造方法において、
    前記第1絶縁膜はSiOであり、
    前記第2絶縁膜はAlであること
    を含む半導体装置の製造方法。
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