CN103972284B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN103972284B
CN103972284B CN201410042887.0A CN201410042887A CN103972284B CN 103972284 B CN103972284 B CN 103972284B CN 201410042887 A CN201410042887 A CN 201410042887A CN 103972284 B CN103972284 B CN 103972284B
Authority
CN
China
Prior art keywords
layer
cap layers
gate electrode
cap
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410042887.0A
Other languages
English (en)
Other versions
CN103972284A (zh
Inventor
大田树
大田一树
安藤裕二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN103972284A publication Critical patent/CN103972284A/zh
Application granted granted Critical
Publication of CN103972284B publication Critical patent/CN103972284B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种半导体器件。包括具有沟道层、电子供应层、源电极和漏电极的高电子迁移率晶体管，使得具有：帽层，其形成于在源电极和漏电极之间的电子供应层上，并且具有倾斜的侧表面；绝缘膜，其在帽层的上表面上具有开口部，并且覆盖其侧表面；以及，栅电极，其形成在开口部中，并且经由绝缘膜在漏电极侧的帽层的侧表面上面延伸。在漏电极侧具有突出部的栅电极可以减小峰值电场。

Description

半导体器件
相关申请的交叉引用
通过引用来在此整体并入在2013年1月30日提交的日本专利申请No.2013-015448的公开，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，例如优选地用于使用氮化物半导体的半导体器件的技术。
背景技术
与Si基或GaAs基氮化物半导体相比较，GaN基氮化物半导体具有宽的带隙和高的电子迁移率，使得期望将它们应用到高击穿电压、高输出功率或高频晶体管。因此，近些年来已经积极地开发它们。
例如，专利文件（日本专利特开No.261053/1999）公开了与使用GaN基化合物半导体的高电子迁移率晶体管（HEMT）相关的技术。
专利文件2（日本专利特开No.2012-33679）公开了由III族氮化物半导体制成的场效应晶体管，并且该晶体管具有在上面从栅电极（106）向漏电极（107）侧扩展的场板（109）。
在上面的说明中，在括号中的数字是在对应的专利文件中描述的那些。
[专利文件1]日本专利特开No.261053/1999
[专利文件1]日本专利特开No.2012-33679
发明内容
本发明人涉及使用氮化物半导体的半导体器件的研究和开发，并且已经执行了广泛的调查以提供具有提高的特性的半导体器件。他们在研究和开发期间已经发现，对于在诸如电流崩溃、栅极泄漏和击穿电压的、使用氮化物半导体的半导体器件的特性上的进一步的提高存在空间。
通过在此的说明和附图，本发明的其他问题和新颖特征将显然。
接下来简述在此公开的实施例之中的典型实施例的概述。
根据在此公开的一个实施例的一种半导体器件是具有沟道层、电子供应层、源电极和漏电极的半导体器件。这个半导体器件进一步具有帽层（cap layer），该帽层由p型半导体层制成，形成于在源电极和漏电极之间的电子供应层上，并且具有倾斜的侧表面。这个半导体器件进一步具有：绝缘膜，该绝缘膜在帽层的上表面上具有开口部，并且覆盖帽层的侧表面；以及，栅电极，该栅电极从开口部经由绝缘膜延伸到在漏电极侧的侧表面上方。
根据在此公开的另一个实施例的一种半导体器件是具有沟道层、电子供应层、源电极和漏电极的半导体器件。这个半导体器件进一步具有帽层，该帽层由p型半导体层制成、形成于在源电极和漏电极之间的电子供应层上，并且具有倾斜的侧表面。这个半导体器件进一步具有在帽层的上表面上形成的第一栅电极部。半导体器件进一步具有：绝缘膜，该绝缘膜在第一栅电极部的上表面上具有开口部，并且覆盖帽层的侧表面；以及，第二栅电极部，该第二栅电极部从开口部经由绝缘膜延伸到在漏电极侧的侧表面上方。
根据在此公开的另一个实施例的一种半导体器件是具有沟道层、电子供应层、源电极和漏电极的半导体器件。这个半导体器件进一步具有帽层，该帽层由p型半导体层制成，并且形成于在源电极和漏电极之间的电子供应层上。这个半导体器件进一步具有在帽层的上表面上形成的第一栅电极部。半导体器件进一步具有第二栅电极部，该第二栅电极部在覆盖帽层的侧表面的同时经由绝缘膜在漏电极侧从帽层延伸，并且电耦合到第一栅电极部。
在此公开的下面的典型实施例中示出的半导体器件可以具有提高的特性。
附图说明
图1是示出第一实施例的半导体器件的构造的截面图；
图2是示出第一实施例的半导体器件的制造步骤的截面图；
图3是示出在图2的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图4是示出在图3的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图5是示出在图4的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图6是示出在图5的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图7是示出在图6的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图8是示出在图7的制造步骤后的第一实施例的半导体器件的制造步骤的截面图；
图9是示出第二实施例的半导体器件的构造的截面图；
图10是示出第三实施例的半导体器件的构造的截面图；
图11是示出第四实施例的半导体器件的构造的截面图；
图12是第一实施例的半导体器件的栅电极部附近的部分放大视图；
图13是示出第五实施例的半导体器件的构造的截面图；
图14是示出第五实施例的半导体器件的制造步骤的截面图；
图15是示出在图14的制造步骤后的第五实施例的半导体器件的制造步骤的截面图；
图16是示出在图15的制造步骤后的第五实施例的半导体器件的制造步骤的截面图；
图17是示出在图16的制造步骤后的第五实施例的半导体器件的制造步骤的截面图；
图18是示出在图17的制造步骤厚的第五实施例的半导体器件的制造步骤的截面图；
图19是示出第六实施例的半导体器件的构造的截面图；
图20是示出第六实施例的半导体器件的制造步骤的截面图；
图21是示出在图20的制造步骤后的第六实施例的半导体器件的制造步骤的截面图；
图22是示出第七实施例的半导体器件的构造的截面图；
图23是示出第七实施例的半导体器件的构造的一个示例的截面图；
图24是示出当将角度θ设定在90°时的第五实施例的半导体器件的构造的截面图；
图25是用于描述在图24中所示的半导体器件的效果的视图；
图26是用于描述在图24中所示的半导体器件的效果的视图；并且
图27是示出第八实施例的半导体器件的构造的截面图。
具体实施方式
在下述实施例中，为了方便，如果必要，则在被划分为多个部分或实施例后进行说明。它们不彼此独立，而是具有下述关系：该关系使得一个是另一个的一部分或整体的修改示例、应用示例、详细说明或补充说明等，除非另外具体指示。在下述实施例中，当引用组件的数目（包括数目、值、量和范围等）时，该数目不限于特定数目，而是可以大于或小于该特定数目，除非另外具体指示或原理上该数目显然不限于特定数目。
而且，在下述实施例中，部件（包括制成步骤等）不总是必要的，除非另外具体指示或原理上它们显然是必要的。类似地，在下述实施例中，当引用部件的形状或位置关系等时，大体近似于或类似于该部件的部件也被包含，除非另外具体指示或原理上它显然不是。这也适用于上述的数目（包括数目、值、量或范围等）。
接下来基于附图来详细描述实施例。在用于描述实施例的所有附图中，通过相同或类似的符号来识别具有相同功能的部分，并且将省略重复的说明。当存在彼此类似的两个或更多部分（部位）时，可以通过向一般符号加上特定符号来彼此区分独立或特定的部位。在下述实施例中，将原则上省略相同或类似部分的重复说明，除非特别必要。
在要在下面的实施例中使用的附图中，甚至截面图有时不被加阴影，以便利查看它们。
在截面图中，各个部位的大小有时部对应于实际器件的大小，并且特定部位可以相对地被放大以便利对附图的理解。
第一实施例
接下来参考附图详细描述这个实施例的半导体器件。
[结构的说明]
图1是示出本实施例的半导体器件的构造的截面图。在图1中所示的半导体器件是使用氮化物半导体的场效应晶体管（FET）。它也被称为“高电子迁移率晶体管”（HEMT）。
如图1中所示，本实施例的半导体器件具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。这意味着衬底SUB在其主表面（上表面）上具有已经以下述顺序一个接一个连续地形成（堆叠）的缓冲层BUF、沟道层CH和电子供应层ES。电子供应层ES在其上具有源电极SE和漏电极DE。电子供应层ES在其上经由帽层CAP具有栅电极GE。帽层CAP在其上具有包括开口部OA1的绝缘膜IF，并且帽层CAP的上表面和栅电极GE经由开口部OA1彼此接触。
在本实施例中，栅电极GE在漏电极DE侧具有突出部（overhang）。例如，从开口部OA1的中心部分至栅电极GE在漏电极DE侧的端部的距离大于从开口部OA1的中心部分至栅电极GE在源电极SE侧的端部的距离。
通过使得栅电极GE以这种方式在漏电极DE侧突出，将电场分散到两个位置，即，帽层CAP在漏电极DE侧的侧表面附近和栅电极GE的突出部的顶部。因此缓和了电场。例如，使得峰值电场小于在专利文件1的图1的情况下（也参见下述的图25和26）。
假定从帽层CAP在漏电极DE侧的端部到栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，则优选的是，形成栅电极GE以满足下面的等式：0.05μm≤LF≤Lgd/2。
当LF小于上述范围时，将电场分散到两个部分的效果弱化，导致在抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果减小。另一方面，当LF大于上述范围时，栅电极GE在漏电极DE侧的端部附近的电场强度因为在栅电极GE和漏电极DE之间的距离的减小而增大，并且提高击穿电压的效果减小。因此有可能产生通过将栅电极GE定位为使得落在上述范围内来抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
另外，在本实施例中，帽层CAP具有锥形侧表面（侧壁）。如图1中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。以这种方式倾斜帽层CAP的侧表面，缓和了帽层CAP在漏电极DE侧的侧表面附近的电场。例如，可以使得当倾斜侧表面时的峰值电场小于当使得帽层的侧表面垂直（θ=90°）时的峰值电场。结果，可以显著地产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
具体地说，在本实施例的构造中，帽层CAP在漏电极DE侧具有倾斜的侧表面。在侧表面的该部分中，帽层CAP的厚度连续地改变。帽层CAP的厚度越大，则在二维电子气（二维电子气层）中的载流子密度越小。因此，当在截止状态中向漏电极DE侧施加高压时，耗尽层有可能在水平方向上延伸。
结果，在本实施例的二维电子气（二维电子气层）2DEG中，耗尽层在漏电极DE侧在水平方向上从帽层CAP的侧表面的下端部分向上端部分延伸。这意味着在帽层CAP在漏电极DE侧的侧表面的下端部分附近的电场分布在水平方向上向该侧表面的上端部分延伸。因此，当电场分布变宽时，峰值电场减小。如上详细所述，帽层CAP的锥形侧表面可以增强抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地满足下面的范围：15°≤θ<90°。当角度θ比上面的范围过小时，有可能存在得到的场效应晶体管的导通电阻过大的增大。如上所述，当帽层CAP具有倾斜的侧表面时，与还没有形成帽层CAP的部分相比，在该部分中的二维电子气（二维电子气层）2DEG具有更小的载流子密度和更高的电阻。利用角度θ的减小，具有高电阻的该部分在水平方向上加宽，这可能引起导通电阻的增大。另一方面，在θ=90°，不能预期通过具有倾斜的侧表面的帽层CAP产生的上述效果。因此，通过将角度θ调整得落在15°≤θ<90°的范围内，可以在抑制导通电阻的增大的同时增强抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
研究了下述半导体器件，该半导体器件像在本实施例中那样具有栅电极GE和帽层CAP，该栅电极GE在漏电极DE侧具有突出部，该帽层CAP具有锥形的侧表面。结果，在具有750V的击穿电压的场效应晶体管中，在600V的漏极电压下的泄漏电流是9nA/mm，并且，因为电流崩溃导致的最大漏极电流的减少量是7%。在θ=90°，在600V的漏极电压下的泄漏电流是15nA/mm，并且，因为电流崩溃导致的最大漏极电流的减少量是9%。
接下来更具体地描述本实施例的半导体器件的构造。
衬底SUB是由例如硅（Si）制成的半导体衬底（单晶硅衬底）。作为另一种模式，可以将蓝宝石衬底或碳化硅（SiC）衬底等用作衬底SUB。也可以使用GaN衬底、AlN衬底或金刚石衬底。也可以使用通过在基底上层叠这些材料的任何一种而获得的衬底。
形成缓冲层BUF以便缓和在衬底SUB和沟道层CH之间的晶格常数的差异。可以通过缓冲层BUF来缓和例如在构成衬底SUB的硅（Si）和构成沟道层CH的氮化镓（GaN）之间的晶格常数的差异。这意味着，当由氮化镓（GaN）制成的沟道层CH直接地形成在由硅（Si）制成的衬底SUB上时，在沟道层CH中出现许多裂缝，这干扰了良好的外延生长层的形成，并且使得难以制造高电子迁移率的晶体管。用于缓和晶格的缓冲层BUF因此被插在衬底SUB和沟道层CH之间。因为如此形成缓冲层BUF，所以可以将良好的外延生长层形成为要在缓冲层BUF上形成的沟道层CH，并且结果，高电子迁移率晶体管可以具有提高的性能。
缓冲层BUF可以是氮化镓（GaN）层、氮化铝镓（AlGaN）层或氮化铝（AlN）层或它们的膜堆叠体。
沟道层CH由氮化物半导体制成，该氮化物半导体优选地是由氮化镓（GaN）制成的氮化镓层。在另一种模式中，可以将氮化铟镓（InGaN）层用作沟道层CH。
在本实施例中，经由缓冲层BUF在衬底SUB上形成沟道层CH。在另一种模式中，由氮化镓（GaN）或氮化铝镓（AlGaN）等制成的氮化物半导体衬底可以被用作衬底SUB，并且在该情况下，可以在将缓冲层BUF变薄或省略的同时形成沟道层CH。这是因为当由氮化镓（GaN）或氮化铝镓（AlGaN）等制成的镓半导体衬底被用作衬底SUB时，可以通过晶格匹配在氮化物半导体衬底上形成由氮化镓等制成的缓冲层BUF或沟道层CH。
电子供应层ES由与用于沟道层CH的氮化物半导体不同的氮化物半导体制成，并且它由包含铝（Al）的氮化物半导体制成。电子供应层ES例如是由氮化铝镓（AlGaN）制成的氮化铝镓层。取代它，可以使用InAlN或AlInGaN等。
作为半导体层的沟道层CH直接在其上具有电子供应层ES，该电子供应层ES是具有与沟道层CH不同的制成的半导体层（具有与沟道层CH的带隙不同的带隙的半导体层）。这意味着，沟道层CH与电子供应层ES接触。因此，沟道层CH和电子供应层ES在其间具有异质结。该电子供应层ES是电子供应层，并且起载流子产生区域的作用。
源电极SE、漏电极DE和帽层CAP每一个形成在电子供应层ES的上表面（表面）上，但是它们彼此分开。源电极SE和漏电极DE每一个由导体制成，并且由例如金属膜（单个金属膜或金属膜的堆叠体）制成。源电极SE和漏电极DE与电子供应层ES欧姆接触。
帽层CAP由例如p型半导体膜（例如，GaN）制成。也可以使用GaN、InGaN、AlGaN、InAlN或AlInGaN等。特别优选的是，选择给出比构成电子供应层ES的材料的带隙更小的带隙的材料，或者选择这样的组成比。更优选的是，选择给出比构成电子供应层ES的材料的带隙相等或更小的带隙的材料，或者选择这样的组成比。这样的组成使得有可能提高常关操作的特性。
如上所述，该帽层CAP具有锥形侧表面。更具体地，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。
已经形成绝缘膜IF，以便覆盖帽层CAP的侧表面。该绝缘膜IF在其中具有开口部OA1，帽层CAP的上表面从开口部OA1暴露。帽层CAP在其上表面上经由开口部OA1具有栅电极GE。栅电极GE由例如金属膜（单个金属膜或金属膜的堆叠体）制成。另外，该栅电极GE从绝缘膜IF的开口部OA1在上面延伸到绝缘膜IF。如上所述，栅电极GE在漏电极DE侧突出。例如，从开口部OA1的中心部分到栅电极GE在漏电极DE上的端部的距离大于从开口部OA1的中心部分到栅电极GE在源电极SE侧的端部的距离。
作为绝缘膜IF，例如，可以使用氮化硅（SiN）膜。也可以使用氧化硅膜（SiO2）、SiON膜、AlN膜、金刚石膜或聚酰亚胺膜等。也可以使用通过堆叠这些材料而获得的膜堆叠体。绝缘膜IF的厚度优选地被调整得落在例如20nm或更大但是不大于500nm的范围内。比这个范围过小的膜厚度可能引起绝缘膜IF的介电击穿的减小，而比这个范围过大的那些可能减少帽层CAP在漏电极DE侧的侧表面附近的电场缓和效果。
上述的源电极SE、漏电极DE和栅电极GE（帽层CAP）在大体垂直于在图1中的纸张平面的方向上延伸。作为源电极SE和漏电极DE，可以使用钛（Ti）膜和铝（Al）膜的堆叠体。替代地，可以选择和使用示出与III族氮化物半导体的低电阻接触的材料。作为栅电极GE，可以使用镍（Ni）膜和金（Au）膜。替代地，可以选择和使用能够与III族氮化物半导体形成良好的肖特基接触的材料。
本实施例的半导体器件（高电子迁移率晶体管）具有如上所述的构造。
在这样的高电子迁移率晶体管中，在沟道层CH和电子供应层ES之间的界面附近中产生（形成）二维电子气（二维电子气层）2DEG。具体说明，沟道层CH的带隙（构成沟道层的氮化镓（GaN）或氮化铟镓（InGaN））和电子供应层ES的带隙（构成电子供应层的氮化铝镓（AlGaN））彼此不同。因为基于在带隙上的差异的导带偏移和在电子供应层ES中存在的压电和自发极化的影响，在沟道层CH和电子供应层ES之间的界面附近形成在费米能级之下的势阱。这导致在势阱中的电子的累积，并且结果，在沟道层CH和电子供应层ES之间的界面附近产生二维电子气（二维电子气层）2DEG。
然而，在具有帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。本实施例的半导体器件（高电子迁移率晶体管）当还没有向栅电极GE施加等于或大于阈值电压的正电压时可以保持截止状态，并且当已经向栅电极GE施加等于或大于阈值电压的正电压时可以保持导通状态。
[制造方法的说明]
接下来，将描述制造本实施例的半导体器件的方法，并且将参考图2至8来使得半导体器件的构造更清楚。图2至8是示出本实施例的半导体器件的制造步骤的截面图。
如图2中所示，作为衬底SUB，提供了由例如碳化硅（SiC）制成的衬底。在另一种模式中，可以使用蓝宝石衬底或单晶硅衬底等。作为衬底SUB，也可以使用由氮化镓（GaN）或氮化铝镓（AlGaN）等制成的氮化物半导体衬底，并且在该情况下，可以将缓冲层BUF变薄或省略，因为在衬底SUB和随后将形成的沟道层CH可以彼此晶格匹配。
接下来，在衬底SUB上形成缓冲层BUF。例如，通过利用MOCVD（金属有机化学气相沉积），在由碳化硅（SiC）制成的衬底SUB上形成由氮化铝（AlN）外延层制成的缓冲层BUF。缓冲层BUF被形成以例如用于缓和在衬底SUB和在缓冲层BUF上形成的沟道层CH之间在晶格常数上的差异。
接下来，在缓冲层BUF上形成沟道层CH。例如，通过使用MOCVD，在由氮化铝（AlN）制成的缓冲层上形成由氮化镓（GaN）外延层制成的沟道层CH。
接下来，在沟道层CH上形成电子供应层ES。例如，通过使用MOCVD，在由氮化镓（GaN）制成的沟道层CH上形成由AlGaN外延层制成的电子供应层ES。
接下来，在电子供应层ES上形成将成为帽层CAP的半导体膜SF。例如，在由例如AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜SF。作为p型杂质，例如，可以使用锰（Mg）。杂质浓度例如是大约5×1018cm-3。
应当注意，外延层的每一个是在Ga面模式中的外延层。
接下来，如图3中所示，将半导体膜SF图案化以形成帽层CAP。例如，在半导体膜SF上形成光刻胶膜（未示出），随后曝光和显影以仅在帽层CAP的形成区域中留下光刻胶膜。然后，以这个光刻胶膜作为掩膜，将半导体膜SF蚀刻以形成帽层CAP。例如，使用例如感应耦合等离子体（ICP）干蚀刻来蚀刻半导体膜SF。然后，通过灰化等去除仍在帽层CAP上剩余的光刻胶膜。从光刻胶膜的形成至其去除的步骤被称为“图案化”。
在这个步骤期间，调整蚀刻条件以将帽层CAP的侧表面锥形化。这意味着，如图中所示，使得在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。可以在下面的条件下进行蚀刻。例如，作为掩膜的光刻胶膜被蚀刻以减小其大小，并且逐渐重新处理光刻胶膜的端部。这使得有可能增大在光刻胶膜的端部处的蚀刻量，并且将帽层CAP的侧表面锥形化。也可能通过使用在各向异性蚀刻物质中的各向同性蚀刻物质的混合物来蚀刻而将帽层CAP的侧表面锥形化。进一步可能通过调整诸如气体种类和压力的条件来将帽层的侧表面锥形化。
接下来，进行热处理以从在帽层CAP中的p型掺杂剂消除氢原子，以激活帽层CAP。在氮气氛中在750℃下将热处理进行大约10分钟。
通过该热处理，因为在沟道层CH和电子供应层ES之间的界面处产生的极化电荷的作用，在已经通过蚀刻从其去除了帽层CAP的区域中产生二维电子气（二维电子气层）2DEG。另一方面，在已经形成帽层CAP的区域中，因为受主的离子化导致在帽层CAP中产生负电荷。在已经形成帽层CAP的区域中，在热平衡中，不在沟道层CH和电子供应层ES之间的界面处产生二维电子气（二维电子气层）2DEG。在本实施例的半导体器件（高电子迁移率晶体管）中，当还没有向栅电极GE施加等于或大于阈值电压的正电压时可以保持截止状态，并且，当已经向栅电极GE施加等于或大于阈值电压的正电压时可以保持导通状态。因此，在本实施例的半导体器件中，可以实现“使用正阈值电压的常关操作”。
接下来，在帽层CAP的两侧形成源电极SE和漏电极DE，并且在源电极SE和漏电极DE之间形成间隔。使用例如剥离处理来形成这些源电极SE和漏电极DE。如图4中所示，在包括帽层CAP的上表面的电子供应层ES上形成光刻胶膜PR1，随后通过曝光和显影来去除在源电极SE和漏电极DE的形成区域上的光刻胶膜PR1。在图4中，光刻胶膜PR1留在帽层CAP上和在其两侧的区域中。
接下来，在包括光刻胶膜PR1的上表面的电子供应层ES上形成金属膜MF1。结果，在源电极SE和漏电极DE的形成区域中的电子供应层ES上直接形成金属膜MF1。在其他区域中，在光刻胶膜PR1上形成金属膜MF1。
金属膜MF1由例如钛（Ti）膜和在钛膜上形成的铝（Al）膜的堆叠体（Ti/Al）制成。可以例如通过真空沉积来形成构成金属膜MF1的膜的每一个。
接下来，去除光刻胶膜PR1。在该去除期间，与光刻胶膜PR1一起，也去除了在光刻胶膜PR1上形成的金属膜MF1，并且仅留下与电子供应层ES的上表面直接接触的金属膜MF1（源电极SE和漏电极DE）（图5）。
接下来，使衬底SUB经受热处理（合金处理）。例如在600℃下在氮气氛中将热处理进行大约1分钟。通过该热处理，可以使源电极SE与其中已经形成二维电子气（二维电子气层）2DEG的沟道层CH欧姆接触。类似地，可以实现在漏电极DE和沟道层CH之间的欧姆接触。换句话说，源电极SE和漏电极DE的每一个电耦合到二维电子气（二维电子气层）2DEG。
接下来，虽然未示出，但是通过使用氮（N）等的离子注入来形成元件隔离区域，以便在元件之间隔离。
接下来，如图6中所示，形成具有开口部OA1的绝缘膜IF。例如，在包括帽层CAP、源电极SE和漏电极DE的上表面的电子供应层ES的上表面上形成绝缘膜IF。作为绝缘膜IF，例如，使用等离子体增强化学气相沉积（PECVD）等来形成具有大约100nm的膜厚度的氮化硅（SiN）膜。接下来，将绝缘膜IF图案化以在帽层CAP上形成开口部OA1。在该图案化期间，可以去除在源电极SE和漏电极DE上的绝缘膜IF。
接下来，形成从帽层CAP在上面延伸到绝缘膜IF的栅电极GE。例如通过使用剥离处理来形成栅电极GE。如图7中所示，在帽层CAP、绝缘膜IF、源电极SE和漏电极DE上形成光刻胶膜PR2，随后曝光和显影以在栅电极GE的形成区域上去除光刻胶膜PR2。在图7中，从开口部OA1及其附近去除光刻胶膜PR2。
接下来，在光刻胶膜PR2、帽层CAP和绝缘膜IF上形成金属膜MF2。因此在从开口部OA1在上面延伸到绝缘膜IF的区域中直接地形成金属膜MF2。在其他区域中，在光刻胶膜PR2上形成金属膜MF2。
金属膜MF2由例如镍（Ni）膜和在镍（Ni）膜上形成的金（Au）膜的膜堆叠体（Ni/Au）制成。可以使用例如气相沉积形成构成金属膜MF2的膜的每一个。
接下来，去除光刻胶膜PR2。在该去除期间，与光刻胶膜PR2一起，去除在光刻胶膜PR2上形成的金属膜MF2，以仅留下从在帽层CAP上的开口部OA1在上面延伸到绝缘膜IF的金属膜MF2（栅电极GE）（图8）。
通过上述步骤，基本上完成本实施例的半导体器件。在上述步骤中，通过剥离处理来形成栅电极GE、源电极SE和漏电极DE，但是可以通过金属膜的图案化来形成这些电极。
第二实施例
在第一实施例中，将p型帽层CAP形成为单层，但是该p型帽层CAP可以具有堆叠结构。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图9是示出本实施例的半导体器件的构造的截面图。在图9中所示的半导体器件是使用氮化物半导体的场效应晶体管（高电子迁移率晶体管），并且除了p型帽层CAP之外，具有与在第一实施例（图1）中所示的半导体器件类似的构造。
如图9中所示，本实施例的半导体器件与第一实施例的半导体器件类似地具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。电子供应层ES在其上经由帽层CAP具有栅电极GE。帽层CAP在其上具有包括开口部OA1的绝缘膜IF，并且帽层CAP的上表面经由开口部OA1与栅电极GE接触。帽层CAP在其侧表面上经由绝缘膜IF具有栅电极GE。在沟道层CH和电子供应层ES之间的界面附近产生（形成）二维电子气（二维电子气层）2DEG。然而，在其中已经形成帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
同样在本实施例中，与第一实施例类似，栅电极GE在漏电极DE侧突出。例如，在开口部OA1的中心部分至栅电极GE在漏电极DE侧的端部之间的距离大于从开口部OA1的中心部分至栅电极GE在源电极SE侧的端部的距离。
假定从帽层CAP在漏电极DE侧的端部至栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，并且，优选地形成栅电极GE使得满足下面的范围：0.05μm≤LF≤Lgd/2。
同样在本实施例中，与第一实施例类似，帽层CAP具有锥形侧表面。具体说明，如图中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。通过以这种方式倾斜帽层CAP的侧表面，缓和了在漏电极DE侧的帽层CAP的侧表面附近的电场。例如，可以使得在该情况下的峰值电场小于当帽层具有垂直侧表面（θ=90°）时的峰值电场。这使得有可能产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地被调整为落在下面的范围内：15°≤θ<90°。
因此，本实施例也可以产生与第一实施例的那些效果类似的效果。
而且，在本实施例中，帽层CAP包括在电子供应层ES上形成的第一层（下层）CAP1和在第一层上形成的第二层（上层）CAP2。第一层CAP1的p型杂质（受主）的浓度被设定为小于第二层CAP2的p型杂质的浓度。
因此，通过将第一层（下层）CAP1的p型杂质的浓度设定得较低，减小了在漏电极DE侧在帽层CAP的下端部分附近中的峰值电场。接下来，描述其细节。
首先，第一层（下层）CAP1的受主的浓度低，使得归因于受主的负电荷的密度减小。这导致在帽层CAP的下层（第一层CAP1）中扩展的耗尽层中的场强的减小。
因为二维电子气（二维电子气层）2DEG使用电子作为载流子，所以它相当于n型半导体层。另一方面，电子供应层ES是i型（绝缘型），使得二维电子气（二维电子气层）2DEG、电子供应层ES和帽层CAP的堆叠部分不可避免地形成pin结。
因此，通过在构成pin结的p部分的帽层CAP的第一层（下层）CAP1的场强的减小，构成pin结的n部分的二维电子气（二维电子气层）2DEG的部分的电场减小。
这导致在漏电极DE侧的帽层CAP的侧表面的下端部分附近的场强的减小。
因此，本实施例可以进一步提高第一实施例对于抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
[制造方法的说明]
可以以与用于第一实施例的半导体器件（图1）的制造的方式类似的方式来制造本实施例的半导体器件。
与在第一实施例中相同，在衬底SUB上形成缓冲层BUF，随后在缓冲层上形成沟道层CH。接下来，在沟道层CH上形成电子供应层ES，随后在电子供应层ES上形成将成为帽层CAP的半导体膜（SF）。
例如，通过使用MOCVD在由AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜（SF）。在使用MOCVD的膜形成期间，通过增大要作为p型杂质向膜内引入的原材料气体的流量，有可能形成由第一膜和第二膜的膜堆叠体制成的半导体膜（SF），该第一膜具有低p型杂质浓度，并且第二膜具有高于第一膜的p型杂质浓度。
通过以与在第一实施例中采用的方式类似的方式来将这个半导体膜（SF）图案化，有可能形成包括第一层CAP1和在第一层CAP1形成的第二层CAP2的帽层CAP，其中，第一层CAP1具有比第二层CAP2的p型杂质浓度低的p型杂质浓度。
接下来，类似于第一实施例，在帽层CAP两侧形成源电极SE和漏电极DE，并且在源电极SE和漏电极DE之间形成间隔。在形成其中具有开口部OA1的绝缘膜IF后，形成从帽层CAP在上面延伸到绝缘膜IF的栅电极GE。
通过上述步骤，基本上完成本实施例的半导体器件。
图9清楚地示出了在第一层CAP1和第二层CAP2之间的帽层CAP的边界，但是帽层CAP可以具有受主的浓度从下层部分向上层部分逐渐增大的构造。即使受主的浓度示出了连续的改变并且在层之间的边界不清楚，可以在下述情况下产生上述效果：帽层CAP在电子供应层ES侧的受主的浓度被设定为小于在栅电极GE侧的受主的浓度。换句话说，即使当在帽层CAP的下层部分中的p型杂质浓度小于在上层部分中的p型杂质浓度时，也可以产生类似的效果。
研究了下述半导体器件：该半导体器件像本实施例中那样配备了栅电极GE和帽层CAP，该栅电极GE在漏电极DE侧具有突出部，该帽层CAP具有锥形侧表面，并且在下层部分中具有低的p型杂质浓度。结果，在具有750V的击穿电压的场效应晶体管中，在600V的漏极电压处的泄漏电流是4nA/mm，并且，因为电流崩溃导致的最大漏极电流的减少量是4%。
第三实施例
在第二实施例中，p型帽层CAP具有双层结构，但是该p型帽层CAP可以具有三层结构。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图10是示出根据本实施例的半导体器件的构造的截面图。在图10中所示的半导体器件是使用氮化物半导体的场效应晶体管，并且除了p型帽层CAP的构造之外，它具有与在第一实施例（图1）中所示的半导体器件的构造类似的构造。
如图10中所示，本实施例的半导体器件与第一实施例的半导体器件类似地具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。电子供应层ES在其上经由帽层CAP具有栅电极GE。帽层CAP在其上具有包括开口部OA1的绝缘膜IF，并且帽层CAP的上表面经由开口部OA1与栅电极GE接触。帽层CAP在其侧表面上经由绝缘膜IF具有栅电极GE。在沟道层CH和电子供应层ES之间的界面附近产生（形成）二维电子气（二维电子气层）2DEG。在其中已经形成帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
同样在本实施例中，与第一实施例类似，栅电极GE在漏电极DE侧具有突出部。例如，在开口部OA1的中心部分至栅电极GE在漏电极DE侧的端部之间的距离大于从开口部OA1的中心部分至栅电极GE在源电极SE侧的端部的距离。
假定从帽层CAP在漏电极DE侧的端部至栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，优选地形成栅电极GE使得满足下面的范围：0.05μm≤LF≤Lgd/2。
同样在本实施例中，与第一实施例类似，帽层CAP具有锥形侧表面。具体说明，如图中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。通过以这种方式倾斜帽层CAP的侧表面，缓和帽层CAP在漏电极DE侧的侧表面附近的电场。例如，可以使得在该情况下的峰值电场小于当帽层具有垂直侧表面（θ=90°）时的峰值电场。这使得有可能产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地被调整为落在下面的范围内：15°≤θ<90°。
因此，本实施例也可以产生与第一实施例的那些效果类似的效果。
而且，在本实施例中，帽层CAP包括在电子供应层ES上形成的第一层（下层）CAP1、在第一层上形成的第二层（中层，中心层）CAP2和在第二层上形成的第三层（上层）CAP3。第一层CAP1和第三层（上层）CAP3的每一个的p型杂质（受主）的浓度被设定为低于第二层（中层，中心层）CAP2的p型杂质的浓度。
通过将第一层（下层）CAP1的p型杂质的浓度设定为小于第二层（中层，中心层）CAP2的p型杂质的浓度，减小了在漏电极DE侧在帽层CAP的侧表面的下端部分附近中的峰值电场，如在第二实施例中所述。
而且，与第二实施例相比较，本实施例可以增强抑制电流崩溃的效果。
具体说明，通过将第三层（上层）CAP3的p型杂质（受主）的浓度设定为低于第二层（中层，中心层）CAP2的p型杂质的浓度，抑制了从栅电极GE向在帽层CAP的表面中存在的表面能级的电子的注入。
这意味着，通过将第三层（上层）CAP3的p型杂质的浓度设定为小于第二层（中层，中心层）CAP2的p型杂质的浓度，归因于受主的负电荷的密度减小，导致在帽层CAP的下层中扩展的耗尽层中的场强的减小。因此，当减小在与栅电极GE接触的帽层CAP的第三层（上层）CAP3中的场强时，抑制了从栅电极GE向在帽层CAP的表面中存在的表面能级的电子的注入。
结果，与第二实施例相比较，本实施例可以进一步增强抑制电流崩溃的效果。
在本实施例中，使得在源电极SE侧的栅电极GE的突出量小于第一实施例（图1）或第二实施例（图9）的突出量。更具体地，栅电极GE经由绝缘膜IF在漏电极DE侧的帽层CAP的侧表面上面延伸，但是它不被布置在源电极SE侧的帽层的侧表面上。
因此，通过减小在源电极SE侧的栅电极GE的突出量，可以减少与栅电极GE相关联的寄生电容，并且得到的晶体管可以具有增大的操作速率。另外，通过减小在源电极SE侧的栅电极GE的突出量，可以减小在源电极SE和帽层CAP之间的距离。例如，可以使得在源电极SE和帽层CAP之间的距离小于在漏电极DE和帽层CAP之间的距离。减小在源电极SE和帽层CAP之间的距离可以减小导通电阻，并且也减小操作损失。
[制造方法的说明]
可以以与用于第一实施例的半导体器件（图1）的方式类似的方式来制造本实施例的半导体器件。
与在第一实施例中相同，在衬底SUB上形成缓冲层BUF，随后在缓冲层上形成沟道层CH。然后，在沟道层CH上形成电子供应层ES，随后在电子供应层ES上形成将成为帽层CAP的半导体膜（SF）。
通过使用MOCVD在由例如AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜（SF）。在使用MOCVD的膜形成期间，增大要作为p型杂质向膜内引入的原材料气体的流量，并且其后，减小原材料气体的流量。这使得有可能形成由第一膜、第二膜和第三膜的堆叠体制成的半导体膜（SF），该第一膜具有低p型杂质浓度，第二膜具有比第一膜的p型杂质浓度大的p型杂质浓度，并且，第三膜具有比第二膜的p型杂质浓度小的p型杂质浓度。
通过像在第一实施例中那样来将得到的半导体膜（SF）图案化，有可能形成包括第一层CAP1、在第一层CAP1上形成的第二层CAP2和在第二层CAP2上形成的第三层CAP3的帽层CAP，其中，第一层CAP1和第三层CAP3每一个具有比第二层CAP2的p型杂质浓度低的p型杂质浓度。
接下来，像在第一实施例中那样，在帽层CAP两侧形成源电极SE和漏电极DE，并且在源电极SE和漏电极DE之间形成间隔。在形成具有开口部OA1的绝缘膜IF后，形成从帽层CAP在上面延伸到绝缘膜IF的栅电极GE。
通过上述步骤，基本上完成本实施例的半导体器件。
图10清楚地示出了在第一层CAP1和第二层CAP2之间与在第二层CAP2和第三层CAP3之间的帽层CAP的边界，但是帽层CAP可以具有受主的浓度从帽层CAP的下层部分向其中层部分逐渐增大，并且受主的浓度从帽层CAP的中层部分向其上层部分逐渐减小的构造。即使受主的浓度示出了连续的改变并且在层之间的边界不清楚，也可以在下述情况下产生上述效果：可以使得帽层CAP在电子供应层ES侧的受主的浓度和在栅电极GE侧的受主的浓度低于在中层部分中的受主的浓度。换句话说，即使当在帽层CAP的下层部分和上层部分中的p型杂质浓度低于位于下层部分和上层部分之间的中层部分中的p型杂质浓度时，也可以产生类似的效果。
研究了下述半导体器件：该半导体器件像本实施例中那样配备了栅电极GE和帽层CAP，该栅电极GE在漏电极DE侧具有突出部，该帽层CAP具有锥形侧表面，并且在下层部分和上层部分中具有较低的p型杂质浓度。结果，在具有750V的击穿电压的场效应晶体管中，在600V的漏极电压处的泄漏电流是1nA/mm，并且，因为电流崩溃导致的最大漏极电流的减少量是2%。
第四实施例
在第一实施例中，使得开口部OA1小于帽层CAP的上表面，并且在帽层CAP的上表面的外围上留下绝缘膜IF。另一方面，在本实施例中，使得开口部OA1几乎等于帽层CAP的整个上表面。换句话说，从帽层CAP的上表面完全去除绝缘膜IF。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图11是示出本实施例的半导体器件的构造的截面图。在图11中所示的半导体器件是使用氮化物半导体的场效应晶体管（高电子迁移率晶体管），并且除了绝缘膜IF之外，具有与在第一实施例（图1）中所示的半导体器件的构造类似的构造。
如图11中所示，本实施例的半导体器件与第一实施例的半导体器件类似地具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。电子供应层ES在其上经由帽层CAP具有栅电极GE。帽层CAP在其上具有包括开口部OA1的绝缘膜IF，并且帽层CAP的上表面经由开口部OA1与栅电极GE接触。帽层CAP在其侧表面上经由绝缘膜IF具有栅电极GE。在沟道层CH和电子供应层ES之间的界面附近产生（形成）二维电子气（二维电子气层）2DEG。在其中已经形成帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
同样在本实施例中，与第一实施例类似，栅电极GE在漏电极DE侧具有突出部。例如，在开口部OA1的中心部分至栅电极GE在漏电极DE侧的端部之间的距离大于从开口部OA1的中心部分至栅电极GE在源电极SE侧的端部的距离。
假定从帽层CAP在漏电极DE侧的端部至栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，并且，优选地形成栅电极GE使得满足下面的范围：0.05μm≤LF≤Lgd/2。
同样在本实施例中，与第一实施例类似，帽层CAP具有锥形侧表面。具体说明，如图中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。通过以这种方式倾斜帽层CAP的侧表面，缓和了在漏电极DE侧的帽层CAP的侧表面附近的电场。例如，可以使得峰值电场小于当帽层具有垂直侧表面（θ=90°）时的峰值电场。这使得有可能产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地被调整为落在下面的范围内：15°≤θ<90°。
因此，本实施例也可以产生与第一实施例的那些效果类似的效果。
而且，在本实施例中，使得帽层CAP的整个上表面与开口部OA1在面积上相等，并且未在帽层CAP的上表面的外周处剩余绝缘膜IF。
图12是第一实施例的半导体器件的栅电极GE附近的部分放大视图。如图12中所示，当帽层CAP和栅电极GE的上表面在其间具有绝缘膜IF时，在绝缘膜正下面的二维电子气（二维电子气层）2DEG中的载流子密度有可能减小。当帽层CAP的上表面与绝缘膜IF的重叠面积A1变得太大（例如，0.3μm或更大）时，因为载流子密度的减小而出现导通电阻的增大。
另一方面，在本实施例中，有可能通过下述方式来抑制导通电阻的增大：使得帽层CAP的整个上表面的面积和开口部OA1的面积大体彼此相等。
因此，本实施例像在第一实施例中那样有效地抑制电流崩溃，减小栅极泄漏和提高击穿电压，并且另外，可以减小导通电阻。
[制造方法的说明]
可以以与用于第一实施例的半导体器件（图1）的方式类似的方式来制造本实施例的半导体器件。
与在第一实施例中相同，在衬底SUB上形成缓冲层BUF，并且在缓冲层上形成沟道层CH。接下来，在沟道层CH上形成电子供应层ES，随后在电子供应层ES上形成将成为帽层CAP的半导体膜（SF）。
例如，通过使用MOCVD在由AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜（SF）。将得到的半导体膜（SF）与在第一实施例中那样图案化以形成帽层CAP。
接下来，像在第一实施例中那样，在帽层CAP两侧形成源电极SE和漏电极DE，并且在源电极SE和漏电极DE之间形成间隔，并且在包括帽层CAP、源电极SE和漏电极DE的上表面的电子供应层ES的上表面上形成绝缘膜IF。作为绝缘膜IF，例如，使用等离子体增强化学气相沉积等来形成具有大约100nm的膜厚度的氮化硅（SiN）膜。接下来，将绝缘膜IF图案化以在帽层CAP上形成开口部OA1。在这个步骤期间，进行蚀刻，并且同时调整用作掩膜的光刻胶膜的形状，使得帽层CAP的上表面和开口部OA1具有相同的形状。在这个蚀刻中，可以去除在源电极SE和漏电极DE上的绝缘膜IF。
接下来，像在第一实施例中那样，形成从帽层CAP在上面延伸到绝缘膜IF的栅电极GE。
通过上述步骤，基本上完成本实施例的半导体器件。
图11示出下述情况：其中，帽层CAP的上表面和开口部OA1具有相同的形状，但是预期在制造处理中出现掩膜不对准或蚀刻误差。因此优选的是，设计半导体器件，使得帽层CAP的上表面与绝缘膜IF的重叠面积A1是0.3μm或更小，更优选地是0.2μm或更小。
第五实施例
在本实施例中，栅电极GE包括两个部分。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图13是示出本实施例的半导体器件的构造的截面图。在图13中所示的半导体器件是使用氮化物半导体的场效应晶体管（高电子迁移率晶体管）。
如图13中所示，本实施例的半导体器件与第一实施例的半导体器件类似地具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。它在电子供应层ES上具有经由帽层CAP的栅电极GE。该栅电极GE包括第一栅电极部GE1和第二栅电极部GE2，第一栅电极部GE1位于帽层CAP上。第一栅电极部GE1和帽层CAP的侧表面在其上具有包括开口部OA1的绝缘膜IF，并且使得第一栅电极部GE1的上表面和第二栅电极部GE2经由开口部OA1彼此接触。帽层CAP在其侧表面上经由绝缘膜IF具有第二栅电极部GE2。在沟道层CH和电子供应层ES之间的界面附近，产生（形成）二维电子气（二维电子气层）2DEG。然而，在其中已经形成帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
同样在本实施例中，与第一实施例类似，第二栅电极部GE2在漏电极DE侧突出。例如，在开口部OA1的中心部分至第二栅电极部GE2在漏电极DE侧的端部之间的距离大于从开口部OA1的中心部分至第二栅电极部GE2在源电极SE侧的端部的距离。
假定从帽层CAP在漏电极DE侧的端部至栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，并且，优选地形成栅电极GE使得满足下面的范围：0.05μm≤LF≤Lgd/2。
同样在本实施例中，与第一实施例类似，帽层CAP具有锥形侧表面。具体说明，如图中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。通过以这种方式倾斜帽层CAP的侧表面，缓和了在漏电极DE侧的帽层CAP的侧表面附近的电场。例如，可以使得在该情况下的峰值电场小于当帽层具有垂直侧表面（θ=90°）时的峰值电场。这使得有可能产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地被调整得落在下面的范围内：15°≤θ<90°。
因此，本实施例也可以产生与第一实施例的那些效果类似的效果。
而且，在本实施例中，栅电极GE包括两个部分，即，第一栅电极部GE1和第二栅电极部GE2，并且使用第一栅电极部GE1覆盖帽层CAP的上表面，而不在帽层CAP的上表面和第一栅电极部GE1之间布置绝缘膜IF。结果，类似于第四实施例，有可能避免二维电子气（二维电子气层）2DEG的载流子密度的减小，否则，因为在帽层CAP的上表面和栅电极GE之间的绝缘膜IF的影响而会出现该减小。
因此，本实施例像在第一实施例中那样有效地抑制电流崩溃，减小栅极泄漏和提高击穿电压，并且另外，可以减小导通电阻。
[制造方法的说明]
接下来，参见图14至18，将描述本实施例的半导体器件的制造方法，并且同时，使得半导体器件的构造更清楚，图14至18分别是示出本实施例的半导体器件的制造步骤的截面图。
如在第一实施例中那样，在图14中示出的衬底SUB上形成缓冲层BUF，并且在缓冲层上形成沟道层CH。接下来，在沟道层CH上形成电子供应层ES，随后在电子供应层ES上形成将成为帽层CAP的半导体膜（SF）。
例如，通过使用MOCVD在由AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜（SF）。
接下来，在本实施例中，如图14中所示，在半导体膜SF上形成将成为第一栅电极部GE1的金属膜。作为金属膜，例如，使用真空沉积来形成钛（Ti）膜和在钛膜上形成的铝（Al）膜的膜堆叠体（Ti/Al）。作为金属膜，可以使用选自铝、钛、钨、钼或镍等的金属的单层膜或其膜堆叠体。第一栅电极部GE1可以包括诸如铝、钛、钨、钼或镍的金属的硅化物或氮化物膜。然后，将金属膜图案化，以形成第一栅电极部GE1。
接下来，如图15中所示，通过使用第一栅电极部GE1作为掩膜，将半导体膜SF图案化以形成帽层CAP。使用例如感应耦合等离子体干蚀刻来进行半导体膜SF的蚀刻。在这个步骤期间，调整蚀刻条件以将帽层CAP的侧表面锥形化。这意味着，如图中所示，使得在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。可以在下面的条件下进行蚀刻。例如，通过蚀刻减小用作掩膜的第一栅电极部GE1的大小，并且逐渐重新处理第一栅电极部GE1的端部。这使得有可能增大在第一栅电极部GE1的端部处的底层帽层CAP的蚀刻量，并且将帽层CAP的侧表面锥形化。也可以通过使用在各向异性蚀刻物质中的各向同性蚀刻物质的混合物来蚀刻而将帽层CAP的侧表面锥形化。替代地，可以通过调整诸如气体种类和压力的条件来将帽层的侧表面锥形化。
接下来，进行热处理以从在帽层CAP中的p型掺杂剂消除氢原子，以激活帽层CAP。进行该热处理以产生二维电子气（二维电子气层）2DEG。在氮气中在750℃下将热处理进行大约10分钟。
接下来，如图16中所示，形成源电极SE和漏电极DE。可以像在第一实施例中那样通过使用剥离处理来形成源电极SE和漏电极DE。
接下来，如图17中所示，在包括帽层CAP、源电极SE和漏电极DE的上表面的电子供应层ES的上表面上形成绝缘膜IF。作为绝缘膜IF，例如，使用等离子体增强化学气相沉积等来形成具有大约100nm的膜厚度的氮化硅（SiN）膜。接下来，将绝缘膜IF图案化以在帽层CAP上形成开口部OA1。在该情况下，与第四实施例不同，因为帽层CAP在其上具有第一栅电极部GE1，在第一栅电极部GE1的上表面和绝缘膜IF之间的重叠面积可能变大。这意味着绝缘膜IF可以保留在第一栅电极部GE1的上表面的外围处。因此，当在绝缘膜IF中形成开口部OA1时，不需要要求如在第四实施例中所述那样的精确的控制的、帽层CAP的上表面和开口部OA1的对准。因此，可以使用这样的简单步骤来制造高性能半导体器件。
接下来，如图18中所示，形成在上面从第一栅电极部GE1延伸到绝缘膜IF的第二栅电极部GE2。可以使用例如剥离处理来形成第二栅电极部GE2。作为构成第二栅电极部GE2的金属膜，例如，可以使用镍（Ni）膜和在镍膜上形成的金（Au）膜的膜堆叠体。可以使用例如气相沉积来形成每一个膜。
通过上述步骤，基本上完成本实施例的半导体器件。在上述步骤中，使用剥离处理来形成第二栅电极部GE2、源电极SE和漏电极DE，但是可以替代地通过将金属膜图案化来形成这些电极。
第六实施例
在第五实施例中，使得在平面图中的帽层CAP的形状（平面形状）和在平面图中的第一栅电极部GE1的形状（平面形状）相同。另一方面，在本实施例中，使得第一栅电极部GE1的平面形状大于帽层CAP的平面形状。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图19是示出本实施例的半导体器件的构造的截面图。在图19中所示的半导体器件是使用氮化物半导体的场效应晶体管（高电子迁移率晶体管）。
如图19中所示，本实施例的半导体器件与第一实施例的半导体器件类似地具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层和在沟道层CH上的由氮化物半导体制成的电子供应层ES。电子供应层ES在其上经由帽层CAP具有栅电极GE。该栅电极GE包括第一栅电极部GE1和第二栅电极部GE2，第一栅电极部GE1位于帽层CAP上，但是第一栅电极部GE1的平面形状大于帽层CAP的上表面的平面形状，并且从第一栅电极部GE1的端部重新处理帽层CAP的侧表面。换句话说，帽层CAP在其侧表面上方具有第一栅电极部GE1的突出端部。
第一栅电极部GE1和帽层CAP在其各自的侧表面上具有包括开口部OA1的绝缘膜IF，并且使得第一栅电极部GE1的上表面和第二栅电极部GE2经由开口部OA1彼此接触。帽层CAP在其侧表面上经由绝缘膜IF具有第二栅电极部GE2。在沟道层CH和电子供应层ES之间的界面附近，产生（形成）二维电子气（二维电子气层）2DEG。然而，在具有帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
在本实施例中，第二栅电极部GE2像在第一实施例中那样在漏电极DE侧突出。例如，在开口部OA1的中心部分至第二栅电极部GE2在漏电极DE侧的端部之间的距离大于从开口部OA1的中心部分至第二栅电极部GE2在源电极SE侧的端部的距离。
假定从帽层CAP在漏电极DE侧的端部至栅电极GE在漏电极DE侧的端部的突出距离是LF，并且从帽层CAP在漏电极DE侧的端部至漏电极DE的距离是Lgd，并且，优选地形成栅电极GE使得满足下面的范围：0.05μm≤LF≤Lgd/2。
同样在本实施例中，与第一实施例类似，帽层CAP具有锥形侧表面。具体说明，如图中所示，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。通过以这种方式倾斜帽层CAP的侧表面，缓和了帽层CAP在漏电极DE侧的侧表面附近的电场。例如，可以使得在该情况下的峰值电场小于当帽层具有垂直侧表面（θ=90°）时的峰值电场。这使得有可能产生抑制电流崩溃、减小栅极泄漏和提高击穿电压的效果。
在电子供应层ES和帽层CAP的侧表面之间的角度θ优选地被调整得落在下面的范围内：15°≤θ<90°。
因此，本实施例也可以产生与第一实施例那些效果类似的效果。
而且，在本实施例中，栅电极GE包括两个部分，即，第一栅电极部GE1和第二栅电极部GE2，并且使用第一栅电极部GE1覆盖帽层CAP的上表面，而不在帽层CAP的上表面和第一栅电极部GE1之间布置绝缘膜IF。结果，类似于第五实施例，有可能避免二维电子气（二维电子气层）2DEG的载流子密度的减小，否则，因为在帽层CAP的上表面和栅电极GE之间的绝缘膜IF的影响而会出现该减小。
因此，本实施例像在第一实施例中那样有效地抑制电流崩溃，减小栅极泄漏和提高击穿电压，并且另外，可以减小导通电阻。
[制造方法的说明]
接下来，参见图20至21，将描述本实施例的半导体器件的制造方法，并且同时，使得半导体器件的构造更清楚，图20至21分别是示出本实施例的半导体器件的制造步骤的截面图。
如在第一实施例中那样，在图20中示出的衬底SUB上形成缓冲层BUF，并且在缓冲层上形成沟道层CH。接下来，在沟道层CH上形成电子供应层ES，随后在电子供应层上形成将成为帽层CAP的半导体膜SF。
例如，通过使用MOCVD在由AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜SF。
接下来，如在第五实施例中那样，在半导体膜SF上形成将成为第一栅电极部GE1的金属膜。作为金属膜，例如，使用真空沉积来形成钛（Ti）膜和在钛膜上形成的铝（Al）膜的膜堆叠体。作为金属膜，可以使用选自铝、钛、钨、钼或镍等的金属的单层膜或其膜堆叠体。第一栅电极部GE1可以包括诸如铝、钛、钨、钼或镍的金属的硅化物膜。然后，将上述金属膜图案化，以形成第一栅电极部GE1。
接下来，如图21中所示，通过使用第一栅电极部GE1作为掩膜，将半导体膜SF图案化以形成帽层CAP。使用例如感应耦合等离子体干蚀刻来进行半导体膜SF的蚀刻。在这个步骤期间，调整蚀刻条件以将帽层CAP的侧表面锥形化。这意味着，如图中所示，使得在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°（θ<90°）。可以在下面的条件下进行蚀刻。例如，通过蚀刻来使得用作掩膜的第一栅电极部GE1更小，并且逐渐重新处理第一栅电极部GE1的端部。这使得有可能增大在第一栅电极部GE1的端部处的底层帽层CAP的蚀刻量，并且将帽层CAP的侧表面锥形化。也可以通过使用在各向异性蚀刻物质中的各向同性蚀刻物质的混合物来蚀刻帽层CAP的侧表面。替代地，可以通过调整诸如气体种类和压力的条件来将帽层的侧表面锥形化。
而且，在本实施例中，当使用第一栅电极部GE1作为掩膜来蚀刻半导体膜SF并且从第一栅电极部GE1的端部重新处理帽层CAP的侧表面时，进行过蚀刻。换句话说，使得第一栅电极部GE1的形成区域大于帽层的上表面。即使从第一栅电极部GE1的端部重新处理帽层CAP的侧表面，本实施例也产生与第五实施例的那些效果类似的效果，使得本实施例在蚀刻的可控性上是优越的。
接下来，进行热处理以从在帽层CAP中的p型掺杂剂消除氢原子，以激活帽层CAP。进行该热处理以产生二维电子气（二维电子气层）2DEG。在氮气中在750℃下将热处理进行大约10分钟。
接下来，与第五实施例类似，形成源电极SE和漏电极DE。可以像在第一实施例中那样通过使用剥离处理来形成源电极SE和漏电极DE。
接下来，像在第五实施例中那样，在包括帽层CAP、源电极SE和漏电极DE的上表面的电子供应层ES的上表面上形成绝缘膜IF。作为绝缘膜IF，例如，使用等离子体增强化学气相沉积等来形成具有大约100nm的膜厚度的氮化硅（SiN）膜。接下来，将绝缘膜IF图案化以在帽层CAP上形成开口部OA1。在该情况下，与第四实施例不同，帽层CAP在其上具有第一栅电极部GE1，使得第一栅电极部GE1的上表面和绝缘膜IF的重叠面积可以变大。这意味着绝缘膜IF可以保留在第一栅电极部GE1的上表面的外围处（参见图19）。在绝缘膜IF中的开口部OA1的形成中，不需要如在第四实施例中所述那样要求高水平的控制的、将帽层CAP的上表面和开口部OA1对准。因此，可以使用这样的简单步骤来制造高性能半导体器件。
接下来，像在第五实施例中那样，形成从第一栅电极部GE1延伸到绝缘膜IF的第二栅电极部GE2。可以使用例如剥离处理来形成第二栅电极部GE2。
通过上述步骤，基本上完成本实施例的半导体器件。在上述步骤中，使用剥离处理来形成第二栅电极部GE2、源电极SE和漏电极DE，但是可以替代地通过将金属膜图案化来形成这些电极。
第七实施例
在第五实施例和第六实施例中，使得第一栅电极部GE1和第二栅电极部GE2经由绝缘膜IF的开口部OA1彼此直接接触，但是第一栅电极部GE1和第二栅电极部GE2可以通过使用插塞（plug）或诸如布线的外部路径（外部电路）来彼此耦合。
接下来参考附图详细描述本实施例的半导体器件。
[结构的说明]
图22是示出本实施例的半导体器件的构造的截面图。在图22中所示的半导体器件是使用氮化物半导体的场效应晶体管（高电子迁移率晶体管）。
如图22中所示，本实施例的半导体器件与第一实施例的半导体器件类似具有在衬底SUB上的缓冲层BUF、在缓冲层BUF上的由氮化物半导体制成的沟道层CH和在沟道层CH上的由氮化物半导体制成的电子供应层ES。电子供应层ES经由帽层CAP具有栅电极GE。该栅电极GE包括第一栅电极部GE1和第二栅电极部GE2。在沟道层CH和电子供应层ES之间的界面附近，产生（形成）二维电子气（二维电子气层）2DEG。在其中已经形成帽层CAP的区域中，不产生二维电子气（二维电子气层）2DEG。
在本实施例中，第一栅电极部GE1位于帽层CAP上。在图22中的截面示出第一栅电极部GE1和第二栅电极部GE2在其间具有绝缘膜IF。
第一栅电极部GE1和第二栅电极部GE2在与图22中所示的截面不同的截面处经由插塞（耦合部）和诸如布线的外部路径彼此耦合（参见图23）。
因此，即使当第一栅电极部GE1和第二栅电极部GE2经由外部路径彼此耦合时，可以产生与第五实施例的那些效果类似的效果。因此，本实施例像在第一实施例中那样有效地抑制电流崩溃，减小栅极泄漏和提高击穿电压，并且另外，可以减小导通电阻。
[制造方法的说明]
接下来，将描述本实施例的半导体器件的制造方法，并且同时，使得半导体器件的构造更清楚，图23是示出本实施例的半导体器件的构造的一个示例的截面图。
如在第一实施例中那样，在图23中示出的衬底SUB上形成缓冲层BUF，并且在缓冲层上形成沟道层CH。接下来，在沟道层CH上形成电子供应层ES，随后在电子供应层上形成将成为帽层CAP的半导体膜（SF）。
例如，通过使用MOCVD在由例如AlGaN制成的电子供应层ES上形成由p型氮化镓（p型GaN）外延层制成的半导体膜（SF）。
接下来，将在半导体膜SF上形成将成为第一栅电极部GE1的金属膜。然后，将金属膜图案化以形成第一栅电极部GE1。
接下来，使用第一栅电极部GE1作为掩膜，将半导体膜SF图案化以形成帽层CAP。在如在第一实施例等中所述地调整蚀刻条件的同时，通过图案化来将帽层CAP的侧表面锥形化。接下来，进行热处理以激活帽层CAP，以产生二维电子气（二维电子气层）2DEG。
然后，与在第一实施例等中形成源电极SE和漏电极DE，随后形成绝缘膜IF。在包括帽层CAP、源电极SE和漏电极DE的上表面的电子供应层ES的上表面上形成绝缘膜IF。作为绝缘膜IF，例如，使用等离子体增强化学气相沉积等来形成具有大约100nm的膜厚度的氮化硅（SiN）膜。然后，通过剥离处理来在绝缘膜IF2上形成第二栅电极部GE2。
在本实施例中，第二栅电极部GE2在漏电极DE侧突出。例如，从帽层CAP在漏电极DE侧的上表面的端部开始，经由绝缘膜IF在帽层CAP的侧表面上形成第二栅电极部GE2。
然后，在第二栅电极部GE2上形成层间绝缘膜IL1。接下来，通过在第一栅电极部GE1上蚀刻绝缘膜IF和层间绝缘膜IL1来形成第一接触孔C1。另外，通过在第二栅电极部GE2上蚀刻层间绝缘膜IL1来形成第二接触孔C2。接下来，使用金属膜填充这些接触孔（C1，C2）以形成第一插塞P1和第二插塞P2。
接下来，在包括第一插塞P1和第二插塞P2各自的上表面的层间绝缘膜IL1的上表面上形成金属膜，其后图案化以形成用于将第一插塞P1和第二插塞P2彼此耦合的布线M1。当形成第一插塞P1和第二插塞P2时，可以在源电极SE或漏电极DE上形成插塞。当形成用于将第一插塞P1耦合到第二插塞P2的布线M1时，可以形成要耦合到在源电极SE或漏电极DE上的插塞的另一个布线。
因此，即使当使用插塞或外部路径（外部电路）来耦合第一栅电极部GE1和第二栅电极部GE2时，本实施例产生与第五实施例的效果类似的效果。
第八实施例
在第七实施例中，通过使用布线等来将第二栅电极部GE2耦合到第一栅电极部GE1。本实施例与第七实施例不同在于：通过使用布线等将第二栅电极GE2耦合到源电极SE。
接下来参考附图描述本实施例的半导体器件。
图27是示出本实施例的半导体器件的构造的截面图。与第七实施例的图22的差异是第二栅电极部GE2经由布线耦合到源电极SE。其他构造类似于第七实施例的构造，因此省略重复的说明。
也在本实施例中，类似于第一实施例等的图1，在帽层CAP的侧表面和电子供应层ES之间的角度θ小于90°。因此，本实施例像在第一实施例中那样抑制电流崩溃、抑制栅极泄漏电流和提高击穿电压。
帽层CAP在源电极SE侧的侧表面和电子供应层ES之间的角度可以与帽层CAP在漏电极DE侧的侧表面和电子供应层ES之间的角度相同或不同。
然而，具体地说，将帽层CAP在漏电极DE侧的侧表面和电子供应层ES之间的角度设定为小于帽层CAP在漏电极DE侧的侧表面和电子供应层之间的角度，这在减小源极电阻的同时有效地提高栅极-漏极击穿电压。当如上所述设定角度时，有可能减小从帽层CAP到漏电极DE侧的二维电子气的浓度，并且由此提高栅极-漏极击穿电压。而且，可以使得二维电子气的浓度在从帽层CAP向源电极SE侧的区域中比在漏极侧更高，使得有可能减小源极电阻。结果，可以在减小源极电阻的同时提高栅极漏极击穿电压。
已经基于一些实施例具体描述了由本发明人做出的发明。本发明不限于上述实施例，但是不必说，可以在不偏离本发明的主旨的情况下以各种方式来改变本发明。
例如，可以在第六实施例的构造中使用第七实施例的外部路径。例如，在第一实施例或第二实施例的半导体器件中，可以采用第三实施例的构造，其中，使得在源电极SE侧的栅电极GE的突出量更小。
在第五实施例（图13）中，在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ小于90°，但是该角度θ可以被设定在90°。
图24是示出除了角度θ被设定在90°之外、与第五实施例的半导体器件类似的半导体器件的构造的截面图。
如图24中所示，当在衬底SUB或电子供应层ES和帽层CAP的侧表面之间的角度θ是90°时，通过倾斜帽层CAP的侧表面而获得的效果减小。
具有在漏电极DE侧的栅电极的突出的上述构造仍然有效。这意味着，因为电场被分散到两个位置，即，在漏电极DE侧的帽层CAP的侧表面附近和栅电极GE的突出部的顶部，所以缓和电场。
更具体地，图26在其底部示出在图25中所示的构造和在图26中所示的构造在场强和位置之间的关系。图形b示出在图25中所示的构造，而图形a示出在图26中所示的构造。图25和26是用于描述在图24中所示的半导体器件的效果的图。
因此，在图26中所示的构造中（图24），图形b的峰值被分散到两个位置内，如图形a中所示，即，在漏电极DE侧的侧表面附近和栅电极GE的突出部的顶部，通过上述部分缓和了电场。
在图24中所示的构造中，栅电极GE包括两个部分，使得与在图25中所示的构造相比较，可以避免二维电子气（二维电子气层）2DEG的载流子密度的减小，否则，将因为在帽层CAP和栅电极GE之间的不对准而会出现该减小。
因此，有可能在不偏离本发明的主旨的情况下，改变每一个实施例的构造，诸如部分省略或替代。另外，在上面实施例中所示的特定材料的化学式（例如，AlGaN）中，在不偏离本发明的主旨的情况下，可以根据需要来确定元素的组成比率。

Claims (18)

1.一种具有场效应晶体管的半导体器件，包括：
沟道层，所述沟道层具有第一氮化物半导体层，
电子供应层，所述电子供应层形成在所述沟道层上面，并且具有第二氮化物半导体层，所述第二氮化物半导体层具有与所述第一氮化物半导体层的带隙不同的带隙，
源电极，所述源电极形成在所述电子供应层上面，
漏电极，所述漏电极形成在所述电子供应层上面，并且与所述源电极分离，
帽层，所述帽层具有p型半导体层、形成在所述源电极和所述漏电极之间的所述电子供应层上面，并且具有倾斜的侧表面，
绝缘膜，所述绝缘膜在所述帽层的上表面上具有开口，并且覆盖所述帽层的侧表面，以及
栅电极，所述栅电极形成在所述开口部中，并且经由所述绝缘膜在所述漏电极侧的所述帽层的侧表面上面延伸，
其中，所述栅电极的从所述开口部的中心部分至所述栅电极的在所述漏电极侧的端部的距离大于所述栅电极的从所述开口部的中心部分至所述栅电极的在所述源电极侧的端部的距离，并且
其中，从所述帽层的在所述漏电极侧的端部至所述栅电极的在所述漏电极侧的端部的距离LF和从所述帽层的在所述漏电极侧的端部至所述漏电极的距离Lgd满足下面的范围：0.05μm≤LF≤Lgd/2。
2.根据权利要求1所述的半导体器件，
其中，在所述电子供应层的上表面和所述帽层的侧表面之间的角度θ落在下面的范围内：15°≤θ<90°。
3.根据权利要求1所述的半导体器件，
其中，所述沟道层具有GaN或InGaN，并且所述电子供应层具有AlGaN、InAlN或InAlGaN。
4.根据权利要求1所述的半导体器件，
其中，所述帽层具有p型GaN或AlGaN。
5.根据权利要求1所述的半导体器件，
其中，在所述帽层和所述栅电极之间的接触是肖特基接触。
6.根据权利要求1所述的半导体器件，进一步包括：
形成在所述沟道层下面的缓冲层和形成在所述缓冲层下面的半导体衬底。
7.根据权利要求1所述的半导体器件，
其中，所述帽层具有第一层和形成在所述第一层上面的第二层，并且
其中，所述第一层的p型杂质浓度低于所述第二层的p型杂质浓度。
8.根据权利要求1所述的半导体器件，
其中，在所述帽层中，在下层部分中的p型杂质浓度低于在上层部分中的p型杂质浓度。
9.根据权利要求1所述的半导体器件，
其中，所述帽层具有第一层、形成在所述第一层上面的第二层和形成在所述第二层上面的第三层，并且
其中，所述第一层和所述第三层的p型杂质浓度低于所述第二层的p型杂质浓度。
10.根据权利要求1所述的半导体器件，
其中，在所述帽层中，在下层部分和上层部分中的p型杂质浓度低于中层部分中的p型杂质浓度，所述中层部分位于所述下层部分和所述上层部分之间。
11.根据权利要求1所述的半导体器件，
其中，所述绝缘膜具有开口，所述帽层的整个上表面从所述开口暴露，并且所述绝缘膜覆盖所述帽层的侧表面。
12.一种具有场效应晶体管的半导体器件，包括：
沟道层，所述沟道层具有第一氮化物半导体层，
电子供应层，所述电子供应层形成在所述沟道层上面，并且具有第二氮化物半导体层，所述第二氮化物半导体层具有与所述第一氮化物半导体层的带隙不同的带隙，
源电极，所述源电极形成在所述电子供应层上面，
漏电极，所述漏电极形成在所述电子供应层上面，并且与所述源电极分离，
帽层，所述帽层具有p型半导体层、形成在所述源电极和所述漏电极之间的所述电子供应层上面，并且具有倾斜的侧表面，
第一栅电极部，所述第一栅电极部形成在所述帽层的上表面上面，
绝缘膜，所述绝缘膜在所述第一栅电极部的上表面上面具有开口，并且覆盖所述帽层的侧表面，以及
第二栅电极部，所述第二栅电极部形成在所述开口部中，并且经由所述绝缘膜在所述漏电极侧的所述帽层的侧表面上面延伸，
其中，所述第二栅电极部的从所述开口部的中心部分至所述第二栅电极部的在所述漏电极侧的端部的距离大于所述第二栅电极部的从所述开口部的中心部分至所述第二栅电极部的在所述源电极侧的端部的距离，并且
其中，从所述帽层的在所述漏电极侧的端部至所述第二栅电极部的在所述漏电极侧的端部的距离LF和从所述帽层的在所述漏电极侧的端部至所述漏电极的距离Lgd满足下面的范围：0.05μm≤LF≤Lgd/2。
13.根据权利要求12所述的半导体器件，
其中，所述第一栅电极部的形成区域比所述帽层的上表面宽。
14.根据权利要求12所述的半导体器件，
其中，所述第二栅电极部的从所述开口部的中心部分至所述第二栅电极部的在所述漏电极侧的端部的距离大于从所述第二栅电极部的所述开口部的中心部分至所述第二栅电极部的在所述源电极侧的端部的距离。
15.根据权利要求12所述的半导体器件，
其中，在所述帽层的侧表面和所述电子供应层之间的角度θ落在15°≤θ<90°的范围内。
16.一种具有场效应晶体管的半导体器件，包括：
沟道层，所述沟道层具有第一氮化物半导体层，
电子供应层，所述电子供应层形成在所述沟道层上面，并且具有第二氮化物半导体层，所述第二氮化物半导体层具有与所述第一氮化物半导体层的带隙不同的带隙，
源电极，所述源电极形成在所述电子供应层上面，
漏电极，所述漏电极形成在所述电子供应层上面，并且与所述源电极分离，
帽层，所述帽层具有p型半导体层，并且形成在所述源电极和所述漏电极之间的所述电子供应层上面，
第一栅电极部，所述第一栅电极部形成在所述帽层的上表面上面，以及
第二栅电极部，所述第二栅电极部从所述帽层的在所述漏电极侧的上部到所述帽层的侧表面覆盖，且经由绝缘膜延伸，并且电耦合到所述第一栅电极部，
其中，从所述帽层的在所述漏电极侧的端部至所述第二栅电极部的在所述漏电极侧的端部的距离LF和从所述帽层的在所述漏电极侧的端部至所述漏电极的距离Lgd满足下面的范围：0.05μm≤LF≤Lgd/2。
17.根据权利要求16所述的半导体器件，
其中，在所述帽层的侧表面和所述电子供应层之间的角度θ小于90°。
18.根据权利要求16所述的半导体器件，
其中，所述第一栅电极部和所述第二栅电极部经由在所述第一栅电极部上面设置的耦合部耦合到彼此。
CN201410042887.0A 2013-01-30 2014-01-29 半导体器件 Active CN103972284B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013015448A JP6161910B2 (ja) 2013-01-30 2013-01-30 半導体装置
JP2013-015448 2013-01-30

Publications (2)

Publication Number Publication Date
CN103972284A CN103972284A (zh) 2014-08-06
CN103972284B true CN103972284B (zh) 2019-04-05

Family

ID=49885160

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410042887.0A Active CN103972284B (zh) 2013-01-30 2014-01-29 半导体器件

Country Status (4)

Country Link
US (1) US9768257B2 (zh)
EP (1) EP2763179B1 (zh)
JP (1) JP6161910B2 (zh)
CN (1) CN103972284B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178016B2 (en) * 2013-03-01 2015-11-03 Infineon Technologies Austria Ag Charge protection for III-nitride devices
JP2014175339A (ja) * 2013-03-06 2014-09-22 Sony Corp 半導体素子および電子機器
WO2015077647A2 (en) * 2013-11-22 2015-05-28 Cambridge Electronics, Inc. Electric field management for a group iii-nitride semiconductor
JP2015173237A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置
TWI548087B (zh) 2014-06-06 2016-09-01 台達電子工業股份有限公司 半導體裝置與其之製造方法
US9601608B2 (en) * 2014-11-13 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for a gallium nitride (GaN) high electron mobility transistor
JP6631853B2 (ja) * 2015-09-25 2020-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
CN106783994B (zh) * 2015-11-24 2019-08-23 中国科学院苏州纳米技术与纳米仿生研究所 一种抑制电流崩塌效应的增强型hemt器件及其制备方法
RU2671312C2 (ru) * 2016-01-26 2018-10-30 Акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (АО "НИИПП") Способ изготовления высокочастотного полевого транзистора с дополнительным полевым электродом
CN107230624A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管及其制造方法
JP6669559B2 (ja) * 2016-03-30 2020-03-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105895526B (zh) * 2016-04-26 2019-02-01 中国科学院微电子研究所 一种GaN基功率电子器件及其制备方法
CN106711233B (zh) * 2016-12-09 2020-07-24 清华大学 光调制的二极管和功率电路
JP2018121001A (ja) * 2017-01-27 2018-08-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2018182247A (ja) * 2017-04-21 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10418474B2 (en) * 2017-10-17 2019-09-17 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with varying semiconductor layer
TWI661554B (zh) * 2017-12-28 2019-06-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件及其形成方法
KR102064752B1 (ko) * 2018-08-22 2020-01-10 주식회사 시지트로닉스 사이드월 구조를 이용한 SAG-GaN 전력반도체 소자 및 그 제조방법
JP6639593B2 (ja) * 2018-09-06 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
WO2020174956A1 (ja) * 2019-02-28 2020-09-03 ローム株式会社 窒化物半導体装置
JP7352073B2 (ja) * 2019-08-23 2023-09-28 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
CN112928161B (zh) * 2019-12-06 2024-01-02 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
FR3105580A1 (fr) * 2019-12-20 2021-06-25 Thales Transistor hemt ameliore
CN111682065B (zh) * 2020-06-19 2023-04-18 英诺赛科（珠海）科技有限公司 具有非对称栅极结构的半导体器件
CN111682066A (zh) * 2020-06-19 2020-09-18 英诺赛科（珠海）科技有限公司 具有改善栅极漏电流的半导体器件
CN114520263A (zh) * 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法
DE112021005668T5 (de) 2020-11-26 2023-08-10 Rohm Co., Ltd. Nitrid-Halbleiterbauteil und dessen Herstellung
CN113594244A (zh) * 2021-07-21 2021-11-02 东南大学 具有高雪崩能力的氮化镓功率器件及其制备工艺
CN113838931A (zh) * 2021-08-23 2021-12-24 华灿光电（浙江）有限公司 高电子迁移率晶体管芯片及其制备方法
CN113782588A (zh) * 2021-08-31 2021-12-10 东南大学 一种具有栅极高耐压低漏电的氮化镓功率器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP4705481B2 (ja) * 2006-01-25 2011-06-22 パナソニック株式会社 窒化物半導体装置
US20090267114A1 (en) * 2006-03-28 2009-10-29 Nec Corporation Field effect transistor
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP5457046B2 (ja) * 2009-02-13 2014-04-02 パナソニック株式会社 半導体装置
KR101666910B1 (ko) * 2009-04-08 2016-10-17 이피션트 파워 컨버젼 코퍼레이션 증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법
JP5625314B2 (ja) * 2009-10-22 2014-11-19 サンケン電気株式会社 半導体装置
JP2011204877A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 電界効果トランジスタ及びその評価方法
JP5649112B2 (ja) * 2010-07-30 2015-01-07 パナソニック株式会社 電界効果トランジスタ
KR101991036B1 (ko) * 2011-01-31 2019-06-19 이피션트 파워 컨버젼 코퍼레이션 갈륨 나이트라이드 트랜지스터에 대한 이온주입 및 자기정합형 게이트 구조
JP5775321B2 (ja) * 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置

Also Published As

Publication number Publication date
EP2763179A2 (en) 2014-08-06
JP6161910B2 (ja) 2017-07-12
CN103972284A (zh) 2014-08-06
EP2763179B1 (en) 2020-09-09
EP2763179A3 (en) 2015-10-07
US9768257B2 (en) 2017-09-19
JP2014146744A (ja) 2014-08-14
US20140209922A1 (en) 2014-07-31

Similar Documents

Publication Publication Date Title
CN103972284B (zh) 半导体器件
JP6362248B2 (ja) Ｍｉｓｈｆｅｔおよびショットキーデバイスの統合
JP6066933B2 (ja) 半導体デバイスの電極構造
US11038025B2 (en) HEMT-compatible lateral rectifier structure
JP6050563B2 (ja) 化合物半導体装置及びその製造方法
WO2020206959A1 (zh) 一种高空穴迁移率晶体管(hhmt)及其制造方法
US20050145883A1 (en) III-nitride semiconductor device with trench structure
TW201246541A (en) Compound semiconductor device and method for manufacturing the same
TW201546992A (zh) 半導體裝置
KR20110118580A (ko) 집적 보호 장치를 구비한 ＧａＮ 기반 파워장치, 구조 및 방법
JP2010206020A (ja) 半導体装置
CN211578757U (zh) 高电子迁移率晶体管
US9806158B2 (en) HEMT-compatible lateral rectifier structure
CN114556561B (zh) 基于氮化物的半导体ic芯片及其制造方法
EP4033541A1 (en) High electron mobility transistor and method for forming the same
KR20230138822A (ko) 파워 소자 및 그 제조방법
US10396190B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2020181548A1 (zh) GaN基超结型垂直功率晶体管及其制作方法
TW201933490A (zh) 半導體裝置及其製造方法
TW201639180A (zh) 二極體元件及其製造方法
WO2020206960A1 (zh) 一种高电子迁移率晶体管(hemt)及其制造方法
CN116344586A (zh) 折叠沟道氮化镓基场效应晶体管及其制备方法
TWI670855B (zh) Ｈｅｍｔ可相容之橫向整流器結構
US10396153B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN114883396B (zh) 一种凹陷式Fin-JFET栅结构HEMT及制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant