KR20230138822A - 파워 소자 및 그 제조방법 - Google Patents

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Abstract

파워 소자 및 그 제조방법이 개시된다. 개시된 파워 소자는, 채널층; 상기 채널층의 양측에 마련되는 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층에 마련되는 게이트 전극; 상기 게이트 전극의 상부에서 상기 드레인 전극 쪽으로 연장되도록 마련되며, 금속을 포함하는 적어도 하나의 제1 필드 플레이트; 및 상기 각 제1 필드 플레이트의 하면 및 측면 중 적어도 하나에 마련되는 고유전율(high-k) 유전체층;을 포함한다.

Description

파워 소자 및 그 제조방법{Power device and method of manufacturing the same}
본 개시는 파워 소자 및 그 제조방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
실리콘(Si)을 기반으로 하는 파워 소자는 실리콘의 물성 한계와 제조공정의 한계 등으로 인해 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, GaN 등과 같은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다.
예시적인 실시예는 파워 소자 및 그 제조방법을 제공한다.
일 측면에 있어서,
채널층;
상기 채널층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층에 마련되는 게이트 전극;
상기 게이트 전극의 상부에서 상기 드레인 전극 쪽으로 연장되도록 마련되며, 금속을 포함하는 적어도 하나의 제1 필드 플레이트; 및
상기 각 제1 필드 플레이트의 하면 및 측면 중 적어도 하나에 마련되는 고유전율(high-k) 유전체층;을 포함하는 파워 소자가 제공된다.
상기 적어도 하나의 제1 필드 플레이트는 상기 소스 전극과 일체로 마련될 수 있다.
상기 각 제1 필드 플레이트는 10nm ~ 10㎛의 두께를 가질 수 있다.
상기 고유전율 유전체층은 100nm ~ 3㎛의 두께를 가질 수 있다.
상기 고유전율 유전체층은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함할 수 있다.
상기 고유전율 유전체층은 상기 적어도 하나의 필드 플레이트와 상기 게이트 전극 사이를 채우도록 마련될 수 있다.
상기 파워 소자는 상기 적어도 하나의 제1 필드 플레이트 및 상기 고유전율 유전체층을 덮도록 마련되는 저유전율(low-k) 유전체층을 더 포함할 수 있다.
상기 저유전율 유전체층은 SiO를 포함할 수 있다.
상기 파워 소자는 상기 적어도 하나의 제1 필드 플레이트와 상기 게이트 전극 사이를 채우도록 마련되는 저유전율(low-k) 유전체층을 더 포함할 수 있다.
상기 저유전율 유전체층은 100nm ~ 3㎛의 두께를 가질 수 있다.
상기 적어도 하나의 제1 필드 플레이트는 상기 드레인 전극 쪽 방향으로 가면서 상기 채널층으로부터의 거리가 점점 증가하도록 마련되는 복수의 제1 필드 플레이트를 포함할 수 있다.
상기 제1 필드 플레이트들은 상기 채널층으로부터의 거리가 증가할수록 더 두꺼운 두께를 가질 수 있다.
상기 제1 필드 플레이트들에 마련되는 상기 고유전율 유전체층들은 상기 채널층으로부터의 거리가 증가할수록 더 두꺼운 두께를 가질 수 있다.
상기 파워 소자는 상기 드레인 전극과 연결되도록 마련되며, 상기 게이트 전극 쪽으로 연장되도록 마련되는 적어도 하나의 제2 필드 플레이트를 더 포함할 수 있다.
상기 채널층은 GaN계 물질을 포함할 수 있다.
상기 파워 소자는 상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 베리어층을 더 포함할 수 있다.
상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다.
상기 게이트 전극은 Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다.
상기 파워 소자는 상기 채널층과 상기 게이트 전극 사이에 마련되는 절연층을 더 포함할 수 있다.
상기 절연층은 SiO, SiN, SiON, AlO 및 AlON 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극은 Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다.
상기 파워 소자는 상기 채널층과 상기 게이트 전극 사이에 마련되는 디플리션 형성층(depletion forming layer)을 더 포함할 수 있다.
상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다.
상기 게이트 전극은 Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다.
다른 측면에 있어서,
채널층에 게이트 전극을 형성하는 단계;
상기 채널층에 상기 게이트 전극을 덮도록 저유전율 유전체층을 형성하는 단계;
상기 저유전율 유전체층의 상면에 제1 고유전율 유전체층을 형성하는 단계;
상기 제1 고유전율 유전체층과 저유전율 유전체층의 측면 및 상기 제1 고유전율 유전체층의 상면에 금속층을 형성하는 단계; 및
상기 금속층 및 상기 제1 고유전율 유전체층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 제1 고유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계;를 포함하는 파워 소자의 제조방법이 제공된다.
상기 저유전율 유전체층은 SiO를 포함할 수 있다.
상기 제1 고유전율 유전체층은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함할 수 있다.
상기 금속층 및 상기 제1 고유전율 유전체층의 식각은 하나의 포토 공정에 의해 수행될 수 있다.
상기 필드 플레이트는 상기 게이트 전극의 상부에서 상기 드레인 전극 쪽으로 연장되도록 형성되며, 상기 제1 고유전율 유전체층은 상기 필드 플레이트의 하면에 형성될 수 있다.
상기 파워 소자의 제조방법은 상기 필드 플레이트 및 상기 저유전율 유전체층을 덮도록 제2 고유전율 유전체층을 형성하는 단계; 및 상기 필드 플레이트의 측면에 상기 제2 고유전율 유전체층이 남도록 상기 제2 고유전율 유전체층을 식각하는 단계;를 더 포함할 수 있다.
상기 제2 고유전율 유전체층의 형성은 등방성 증착(isotropic deposition)에 의해 수행되며, 상기 제2 고유전율 유전체층의 식각은 이방성 식각(anisotropic etching)에 의해 수행될 수 있다.
또 다른 측면에 있어서,
채널층에 게이트 전극을 형성하는 단계;
상기 채널층에 상기 게이트 전극을 덮도록 저유전율 유전체층을 형성하는 단계;
상기 저유전율 유전체층의 측면 및 상면에 금속층을 형성하는 단계;
상기 금속층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 저유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계;
상기 필드 플레이트 및 상기 저유전율 유전체층을 덮도록 고유전율 유전체층을 형성하는 단계; 및
상기 필드 플레이트의 측면에 상기 고유전율 유전체층이 남도록 상기 고유전율 유전체층을 식각하는 단계;를 포함하는 파워 소자의 제조방법이 제공된다.
또 다른 측면에 있어서,
채널층에 게이트 전극을 형성하는 단계;
상기 채널층에 상기 게이트 전극을 덮도록 고유전율 유전체층을 형성하는 단계;
상기 고유전율 유전체층의 측면 및 상면에 금속층을 형성하는 단계;
상기 금속층 및 상기 고유전율 유전체층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 고유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계; 및
상기 필드 플레이트 및 상기 고유전율 유전체층을 덮도록 저유전율 유전체층을 형성하는 단계;를 포함하는 파워 소자의 제조방법이 제공된다.
예시적인 실시예에 의하면, 게이트 전극의 상부에 드레인 전극 쪽으로 연장되는 필드 플레이트를 마련함으로써 게이트 전극의 에지 부분에 인가되는 전계를 분산시킬 수 있다. 또한, 필드 플레이트의 하면 및 측면 적어도 하나에는 고유전율 유전체층을 마련함으로써 게이트 전극의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시킬 수 있다. 이에 따라, 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있으므로, 고전압 특성 및 신뢰성이 향상된 파워 소자를 구현할 수 있다.
도 1은 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 2는 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 3은 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 4a 내지 4d는 예시적인 실시예에 따른 파워 소자의 제조방법을 설명하기위한 도면들이다.
도 5는 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 6a 내지 도 6c는 다른 예시적인 실시예에 따른 파워 소자의 제조방법을 설명하기위한 도면들이다.
도 7은 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 8a 내지 도 8e는 또 다른 예시적인 실시예에 따른 파워 소자의 제조방법을 설명하기위한 도면들이다.
도 9는 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 10a 내지 도 10d는 또 다른 예시적인 실시예에 따른 파워 소자의 제조방법을 설명하기위한 도면들이다.
도 11은 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 12는 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
도 13은 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
이하의 예시적인 실시예들는 파워 소자로서 고 전자 이동도 트랜지스터(HEMT)를 예로 들어 설명하지만 반드시 이에 한정되는 것은 아니다.
고 전자 이동도 트랜지스터(HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고 전자 이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
도 1은 예시적인 실시예에 따른 파워 소자(100)를 도시한 단면도이다.
도 1을 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있다. 채널층(110)과 베리어층(120)은 전기적 분극 특성이 서로 다른 반도체 물질을 포함할 수 있다. 채널층(110)은 기판(미도시)에 마련될 수 있다. 기판은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있지만 이에 한정되는 것은 아니며, 이외에도 다른 다양한 물질을 포함할 수 있다.
채널층(110)은 제1 반도체 물질을 포함할 수 있다. 여기서, 제1 반도체 물질은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질이 될 수 있지만, 반드시 이에 한정되는 것은 아니다. 예를 들면, 채널층(110)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다.
채널층(110)과 기판 사이에는 버퍼층(미도시)이 더 마련될 수도 있다. 버퍼층은 기판과 채널층(110) 사이의 격자상수 및 열팽창계수의 차이를 완화시키기 위한 것이다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 예를 들면, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 기판(110)과 버퍼층 사이에는 버퍼층의 성장을 위한 시드층(seed layer)(미도시)이 더 마련될 수도 있다.
채널층(110)에는 베리어층(120)이 마련되어 있다. 베리어층(120)은 채널층(110)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 2차원 전자가스(2DEG)는 채널층(110)과 베리어층(120)의 계면 아래의 채널층(110) 내에 형성될 수 있다. 베리어층(120)은 채널층(110)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다.
제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다. 베리어층(120)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다. 구체적인 예로서, 베리어층(120)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 베리어층(120)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 베리어층은 단층 또는 다층 구조를 가질 수 있다.
베리어층(120) 양측에는 소스 전극(141) 및 드레인 전극(142)이 마련되어 있다. 소스 전극(141) 및 드레인 전극(142)은 서로 나란하게 y축 방향을 따라 연장되도록 마련될 수 있다. 소스 전극(141) 및 드레인 전극(142)은 예를 들면, Al, Ti 등과 같은 금속 물질을 포함할 수 있다. 도 1에는 소스 전극(141) 및 드레인 전극(142)이 베리어층(120)의 상면에 접하도록 마련되는 경우가 예시적으로 도시되어 있다. 하지만, 이에 한정되는 것은 아니며, 소스 전극(141) 및 드레인 전극(142)은 베리어층(120)의 상면으로부터 소정 깊이로 마련되거나 또는 채널층(110)에 접하도록 마련될 수도 있다.
소스 전극(141)과 드레인 전극(142) 사이의 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 게이트 전극(130)은 소스 전극(141) 및 드레인 전극(142)과 나란하게 y축 방향을 따라 연장되도록 마련될 수 있다. 게이트 전극(130)은 금속 물질 또는 금속 화합물 등과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(130)은 Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 게이트 전극(130)은 예를 들면, 대략 100nm ~ 300nm의 두께를 가질 수 있지만, 이는 단지 예시적인 것이다.
게이트 전극(130)의 상부에는 필드 플레이트(field plate, 160)가 마련되어 있다. 필드 플레이트(160)는 게이트 전극(130)의 상부에서 드레인 전극(142) 쪽으로(즉, x축 방향으로) 연장되도록 마련될 수 있다. 필드 플레이트(160)는 소스 전극(141)과 연결되도록 마련될 수 있다. 구체적으로, 필드 플레이트(160)는 소스 전극(141)과 일체로 마련될 수 있다. 필드 플레이트(160)는 예를 들면, Al, Ti 등과 같은 금속 물질을 포함할 수 있다.
고 전자 이동도 트랜지스터의 오프 상태에서는 2차원 전자가스(2DEG)가 디플리션(depletion) 되면서 게이트 전극의 에지 부분에 높은 전계가 인가되며, 이에 따라 항복 전압(breakdown voltage)가 낮아지거나 누설 전류(leakage current)가 증가할 수 있다. 본 실시예에서는 게이트 전극(130)의 상부에 필드 플레이트(160)를 마련함으로써 게이트 전극(130)의 에지 부분에 인가되는 전계를 분산시킬 수 있으며, 이에 따라 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있다.
필드 플레이트(160)는 예를 들면 대략 10nm ~ 10㎛의 두께를 가질 수 있다. 예를 들어, 전계 분산의 목적만을 위한 금속으로 필드 플레이트(160)를 형성하는 경우에는 필드 플레이트(160)는 대략 10nm ~ 100nm의 두께를 가질 수 있다. 예를 들어, IC 배선용 금속으로 필드 플레이트(160)를 형성하는 경우에는 필드 플레이트(160)는 대략 100nm ~ 1㎛의 두께를 가질 수 있다. 예를 들어, 소스 및 드레인 저항을 낮추기 위한 파워 배선용 금속으로 필드 플레이트(160)를 형성하는 경우에는 필드 플레이트(160)는 대략 3㎛ ~ 10㎛의 두께를 가질 수 있다. 하지만, 이는 단지 예시적인 것이다.
필드 플레이트(160)의 하면에는 고유전율 유전체층(high-k dielectric layer, 170)이 마련되어 있다. 고유전율 유전체층(170)은 실리콘 산화물 보다 큰 유전 상수를 가지는 유전 물질을 포함할 수 있다. 예를 들어, 고유전율 유전체층(170)은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함할 수 있다. 하지만 이에 한정되는 것은 아니다.
필드 플레이트(160)의 하면에 마련된 고유전율 유전층(170)은 게이트 전극(130)의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시킬 수 있으며, 이에 따라 항복 전압을 더욱 향상시킬 수 있다. 고유전율 유전체층(170)은 예를 들면 대략 100nm ~ 3㎛의 두께를 가질 수 있다. 하지만, 이에 한정되지는 않는다.
고유전율 유전체층(170)과 베리어층(120) 사이에는 저유전율 유전체층(low-k dielectric layer, 150)이 마련되어 있다. 저유전율 유전체층(150)은 게이트 전극(130) 및 드레인 전극(142)을 덮도록 베리어층(120)에 마련되어 있다.
저유전율 유전체층(150)은 고유전율 유전체층(170) 보다 작은 유전 상수를 가지는 물질을 포함할 수 있다. 예를 들면, 저유전율 유전체층(150)은 SiO를 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다. 저유전율 유전체층(150)은 예를 들면 대략 100nm ~ 3㎛의 두께를 가질 수 있지만, 이에 한정되지는 않는다.
본 실시예에 따른 파워 소자(100)에서는 게이트 전극(130)의 상부에 드레인 전극(142) 쪽으로 연장되는 필드 플레이트(160)를 마련함으로써 게이트 전극(130)의 에지 부분에 인가되는 전계를 분산시킬 수 있다. 또한, 필드 플레이트(160)의 하면에는 고유전율 유전체층(170)을 마련함으로써 게이트 전극(130)의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시킬 수 있다. 이에 따라, 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있으므로, 고전압 특성 및 신뢰성이 향상된 파워 소자(100)를 구현할 수 있다.
이상에서는 베리어층(120)에 게이트 전극(130)이 직접 마련되는 MES(Metal-Semiconductor) 게이트 구조가 설명되었으나, 후술하는 바와 같이 베리어층(120)과 게이트 전극(130) 사이에 절연층이 마련되거나 또는 베리어층(120)과 게이트 전극(130) 사이에 디플리션 형성층(depletion forming layer)가 마련될 수도 있다.
도 2에는 베리어층(120)과 게이트 전극(130) 사이에 절연층(135)이 마련된 MIS(Metal-Insulator-Semiconductor) 게이트 구조가 도시되어 있다. 절연층(135)은 예를 들면, SiO, SiN, SiON, AlO 및 AlON 중 적어도 하나를 포함할 수 있다. 게이트 전극(130)은 예를 들면, Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것이다. 게이트 전극(130)은 예를 들면 대략 100nm ~ 300nm의 두께를 가질 수 있으며, 절연층(135)은 예를 들면, 대략 5nm ~ 100nm의 두께를 가질 수 있다. 하지만 이에 한정되는 것은 아니다.
도 3에는 베리어층(120)과 게이트 전극(130) 사이에 디플리션 형성층(136)에 형성된 게이트 구조가 도시되어 있다. 디플리션 형성층(136)은 p형 반도체 물질을 포함할 수 있다. 즉, 디플리션 형성층(136)은 p형 불순물로 도핑된 반도체층이 될 수 있다. 디플리션 형성층(136)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 디플리션 형성층(136)은 예를 들면, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나에 p형 불순물이 도핑된 물질을 포함할 수 있다. 구체적인 예로서, 디플리션 형성층(136)은 p-GaN층일 수 있다.
게이트 전극(130)은 예를 들면, Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것이다. 게이트 전극(130)은 예를 들면 대략 100nm ~ 300nm의 두께를 가질 수 있으며, 디플리션 형성층(136)은 예를 들면, 대략 50nm ~ 100nm의 두께를 가질 수 있다. 하지만 이에 한정되는 것은 아니다.
디플리션 형성층(136))은 그 아래에 위치하는 베리어층(120) 부분의 에너지 밴드갭(energy bandgap)을 높일 수 있으므로, 디플리션 형성층(136)에 대응하는 채널층(110) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 이러한 디플리션 영역에 의해 파워 소자는 게이트 전압이 0V일 때 드레인 전극(142) 과 소스 전극(141) 사이의 전류가 오프 상태인 노멀리-오프(normally-off) 특성을 가질 수 있다.
일반적으로, 고 전자 이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 이러한 문제들을 해결하기 위한 방안으로 베리어층(120)과 게이트 전극(130) 사이에 디플리션 형성층(136)을 마련함으로써 게이트 전압이 0V일 때 드레인 전극(142)과 소스 전극(141) 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있다.
도 4a 내지 4d는 도 1에 도시된 파워 소자(100)의 제조방법을 설명하기위한 도면들이다.
도 4a를 참조하면, 채널층(110)에 베리어층(120)을 형성한다. 채널층(110)은 기판(미도시)에 형성될 수 있으며, 기판과 채널층(110) 사이에 버퍼층(미도시)이 더 형성될 수도 있다. 채널층(110)은 제1 반도체 물질을 포함할 수 있다. 여기서, 제1 반도체 물질은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질이 될 수 있지만, 반드시 이에 한정되는 것은 아니다. 예를 들면, 채널층(110)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다. 베리어층(120)은 채널층(110)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 베리어층(120)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다. 구체적인 예로서, 베리어층(120)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 베리어층(120)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
베리어층(120)에 게이트 전극(130)을 형성한다. 게이트 전극(130)은 예를 들면, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함할 수 있다. 게이트 전극(130)은 예를 들면, 대략 100nm ~ 300nm의 두께를 가질 수 있다. 하지만, 이에 한정되는 것은 아니다. 한편, 도 2에 도시된 바와 같이, 베리어층(120)과 게이트 전극(130) 사이에 절연층(135)을 더 형성할 수도 있으며, 도 3에 도시된 바와 같이, 베리어층(120)과 게이트 전극(130) 사이에 디플리션 형성층(136)을 더 형성할 수도 있다.
베리어층(120)에는 게이트 전극(130)을 덮도록 저유전율 유전체층(150)을 형성한다. 저유전율 유전체층(150)은 후술하는 고유전율 유전전체층(170) 보다 작은 유전 상수를 가지는 유전 물질을 포함할 수 있다. 저유전율 유전체층(150)은 예를 들면, SiO를 포함할 수 있지만, 이에 한정되지는 않는다. 저유전율 유전체층(150)은 예를 들면 대략 100nm ~ 3㎛의 두께로 형성될 수 있다.
저유전율 유전체층(150)에는 고유전율 유전체층(170)을 형성한다. 고유전율 유전체층(170)은 실리콘 산화물 보다 큰 유전 상수를 가지는 유전 물질을 포함할 수 있다. 예를 들어, 고유전율 유전체층(170)은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함할 수 있지만 이에 한정되는 것은 아니다. 고유전율 유전체층(170)은 예를 들면 대략 100nm ~ 3㎛의 두께로 형성될 수 있다.
도 4b를 참조하면, 고유전율 유전체층(170) 및 저유전율 유전체층(150)의 일측 부분을 식각하여 제거한다. 이에 따라, 식각된 부분을 통해 베리어층(120)의 상면이 노출될 수 있다.
도 4c를 참조하면, 도 4b에 도시된 구조물에 금속층(160')을 증착한다. 이 금속층(160')은 저유전율 유전체층(150)의 일측면 및 고유전율 유전체층(170)의 상면을 덮도록 형성될 수 있다. 금속층(160')은 베리어층(120)의 노출된 상면과 오믹 컨택을 형성하는 금속 물질을 포함할 수 있다. 예를 들면, 금속층(160')은 Al, Ti 등과 같은 금속 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 금속층(160')은 예를 들면 대략 10nm ~ 10㎛의 두께로 형성될 수 있다.
도 4d를 참조하면, 금속층(160') 및 고유전율 유전체층(170)의 일부를 저유전율 유전체층(150)이 노출될 때까지 식각하여 제거한다. 여기서, 금속층(160') 및 고유전율 유전체층(170)의 식각은 하나의 포토 공정에 의해 수행될 수 있다. 구체적으로, 금속층(160')의 상면에 포토레지스트를 형성하고, 그 상부에 포토마스크(미도시)를 마련한 다음, 포토리소그래피 공정에 의해 포토레지스트를 패터닝한다. 이어서, 패터닝된 포토레지스트를 식각 마스크로 이용하여 금속층(160') 및 고유전율 유전체층(170)을 순차적으로 식각한다.
이에 따라, 저유전율 유전체층(150)의 일측에는 베리어층(120)과 오믹 컨택을 형성하는 소스 전극(141)이 형성될 수 있으며, 고유전율 유전체층(170)의 상면에는 필드 플레이트(160)가 형성될 수 있다. 즉, 필드 플레이트(160)의 하면에 고유전율 유전체층(170)이 형성될 수 있다. 한편, 도 4a 내지 도 4d에는 도시되지 않으나, 드레인 전극은 게이트 전극과 동시에 형성되거나 또는 소스 전극과 동시에 형성될 수 있다.
도 5는 또 다른 예시적인 실시예에 따른 파워 소자를 도시한 단면도이다. 이하에서는 도 1에 도시된 파워 소자와 다른 점을 중심으로 설명한다.
도 5를 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있으며, 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 그리고, 베리어층(120)의 양측에는 소스 전극(241) 및 드레인 전극(242)이 마련되어 있다. 게이트 전극(130)의 상부에는 필드 플레이트(260)가 마련되어 있으며, 이 필드 플레이트(260)는 게이트 전극(130)의 상부에서 드레인 전극(242) 쪽으로 연장되도록 마련될 수 있다. 여기서, 필드 플레이트(260)는 소스 전극(241)과 일체로 마련될 수 있다.
필드 플레이트(260)에는 고유전율 유전체층(270)이 마련되어 있다. 고유전율 유전체층(270)은 필드 플레이트(260)의 하면에 마련되는 제1 고유전율 유전체층(270a)과, 필드 플레이트(260)의 측면에 마련되는 제2 고유전율 유전체층(270b)을 포함할 수 있다. 고유전율 유전체층(270)은 예를 들어, SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함할 수 있다. 고유전율 유전체층(270)과 베리어층(120) 사이에는 저유전율 유전체층(250)이 마련되어 있다. 저유전율 유전체층(250)은 게이트 전극(130) 및 드레인 전극(242)을 덮도록 베리어층(120)에 마련되어 있다. 저유전율 유전체층(250)은 예를 들면 SiO를 포함할 수 있지만, 이는 단지 예시적인 것이다.
본 실시예에서는 고유전율 유전체층(270)이 필드 플레이트(260)의 하면 뿐만 아니라 측면에도 마련됨으로써 게이트 전극(130)의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시킬 수 있다.
도 6a 내지 6c는 도 5에 도시된 파워 소자(200)의 제조방법을 설명하기위한 도면들이다.
본 실시예에서는 먼저 전술한 도 4a 내지 4d에 도시된 공정들을 수행하게 되며, 이에 대해서는 전술하였으므로 이에 대한 설명은 생략한다. 도 6a에는 도 4d에 도시된 구조물과 동일한 구조물이 도시되어 있다.
도 6a를 참조하면, 저유전율 유전체층(250)의 일측에는 베리어층(120)과 오믹 컨택을 형성하는 소스 전극(241)이 형성되어 있으며, 게이트 전극(130)의 상부에는 필드 플레이트(260)가 소스 전극(241)과 일체로 형성되어 있다. 그리고, 필드 플레이트(260)의 하면에는 제1 고유전율 유전체층(270a)이 형성되어 있다.
도 6b를 참조하면, 필드 플레이트(260), 제1 고유전율 유전체층(270a) 및 저유전율 유전체층(250)을 덮도록 제2 고유전율 유전체층(270b)을 증착한다. 여기서, 제2 고유전율 유전체층(270ㅠ)의 증착은 등방성 증착(isotropic deposition)에 의해 수행될 수 있으며, 이에 따라 균일한 두께의 제2 고유전율 유전체층(270b)이 형성될 수 있다.
도 6c를 참조하면, 필드 플레이트(260)의 측면에만 제2 고유전율 유전체층(270b)만 남도록 제2 고유전율 유전체층(270b)을 식각한다. 여기서, 제2 고유전율 유전체층(270b)의 식각은 이방성 식각(anisotropic etching)에 의해 수행될 수 있다. 이에 따라, 필드 플레이트(260)에는 고유전율 유전체층(270)이 형성될 수 있다. 고유전율 유전체층(270)은 필드 플레이트(260)의 하면에 형성되는 제1 고유전율 유전체층(270a)과 필드 플레이트(260)의 측면에 형성되는 제2 고유전율 유전체층(270b)을 포함한다.
도 7은 또 다른 예시적인 실시예에 따른 파워 소자(300)를 도시한 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 7을 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있으며, 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 그리고, 베리어층(120)의 양측에는 소스 전극(341) 및 드레인 전극(342)이 마련되어 있다. 게이트 전극(130)의 상부에는 필드 플레이트(360)가 마련되어 있으며, 이 필드 플레이트(360)는 게이트 전극(130)의 상부에서 드레인 전극(342) 쪽으로 연장되도록 마련될 수 있다. 여기서, 필드 플레이트(360)는 소스 전극(341)과 일체로 마련될 수 있다.
필드 플레이트(360)의 측면에는 고유전율 유전체층(370)이 마련되어 있다. 필드 플레이트(360)와 베리어층(120) 사이에는 저유전율 유전체층(350)이 마련되어 있다. 저유전율 유전체층(350)은 게이트 전극(130) 및 드레인 전극(342)을 덮도록 베리어층(120)에 마련되어 있다. 본 실시예에서는 필드 플레이트(360)의 측면에 고유전율 유전체층(370)이 마련됨으로써 게이트 전극(130)의 에지 부분에 인가되는 전계를 효과적으로 분산시킬 수 있다.
도 8a 내지 도 8e는 도 7에 도시된 파워 소자(300)의 제조방법을 설명하기위한 도면들이다.
도 8a를 참조하면, 채널층(110)에 베리어층(120)을 형성한 다음, 베리어층에 게이트 전극(130)을 형성한다. 이어서, 베리어층(120)에 게이트 전극(130)을 덮도록 저유전율 유전체층(350)을 형성한다.
도 8b를 참조하면, 저유전율 유전체층(350)의 일측 부분을 식각하여 제거한다. 이렇게 식각된 부분을 통해 베리어층(120)의 상면이 노출될 수 있다. 다음으로, 저유전층 유전체층(350)의 측면 및 상면에 금속층(360')을 증착한다. 이 금속층(360')은 베리어층(120)의 노출된 상면과 오믹 컨택을 형성하는 금속 물질을 포함할 수 있다.
도 8c를 참조하면, 금속층(360')의 일부를 저유전율 유전체층(350)이 노출될 때까지 식각한다. 이에 따라, 저유전율 유전체층(350)의 일측에는 베리어층(120)과 오믹 컨택을 형성하는 소스 전극(341)이 형성될 수 있으며, 저유전율 유전체층(350)의 상면에는 필드 플레이트(360)가 형성될 수 있다.
도 8d를 참조하면, 필드 플레이트(360) 및 저유전율 유전체층(350)을 덮도록 고유전율 유전체층(370)을 증착한다. 여기서, 고유전율 유전체층(370)의 증착은 등방성 증착에 의해 수행될 수 있으며, 이에 따라 균일한 두께의 고유전율 유전체층(370)이 형성될 수 있다.
도 8e를 참조하면, 필드 플레이트(360)의 측면에만 고유전율 유전체층(370)만 남도록 고유전율 유전체층(370)을 식각한다. 여기서, 고유전율 유전체층(370)의 식각은 이방성 식각에 의해 수행될 수 있다.
도 9는 또 다른 예시적인 실시예에 따른 파워 소자(400)를 도시한 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있으며, 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 그리고, 베리어층(120)의 양측에는 소스 전극(441) 및 드레인 전극(442)이 마련되어 있다. 게이트 전극(130)의 상부에는 필드 플레이트(460)가 마련되어 있으며, 이 필드 플레이트(460)는 게이트 전극(130)의 상부에서 드레인 전극(442) 쪽으로 연장되도록 마련될 수 있다. 여기서, 필드 플레이트(460)는 소스 전극(441)과 일체로 마련될 수 있다.
필드 플레이트(460)의 하면에는 게이트 전극(130)을 덮도록 고유전율 유전체층(470)이 마련되어 있다. 고유전율 유전체층(470)은 필드 플레이트(460)와 게이트 전극(130) 사이를 채우도록 마련되어 있다. 필드 플레이트(460)의 상부에는 저유전율 유전체층(450)이 마련되어 있다. 구체적으로, 저유전율 유전체층(450)은 필드 필레이트(460), 고유전율 유전체층(470) 및 드레인 전극(442)을 덮도록 베리어층(120)에 마련되어 있다.
도 10a 내지 도 10d는 도 9에 도시된 파워 소자(400)의 제조방법을 설명하기위한 도면들이다.
도 10a를 참조하면, 채널층(110)에 베리어층(120)을 형성한 다음, 베리어층에 게이트 전극(130)을 형성한다. 이어서, 베리어층(120)에 게이트 전극(130)을 덮도록 고유전율 유전체층(470)을 형성한다.
도 10b를 참조하면, 고유전율 유전체층(470)의 일측 부분을 식각하여 제거한다. 이렇게 식각된 부분을 통해 베리어층(120)의 상면이 노출될 수 있다. 다음으로, 고유전층 유전체층(470)의 측면 및 상면에 금속층(460')을 증착한다. 이 금속층(460')은 베리어층(120)의 노출된 상면과 오믹 컨택을 형성하는 금속 물질을 포함할 수 있다.
도 10c를 참조하면, 금속층(460') 및 고유전율 유전체층(470)의 일부를 베리어층(120)이 노출될 때 까지 식각한다. 여기서, 금속층(460') 및 고유전율 유전체층(470)의 식각은 하나의 포토 공정에 의해 수행될 수 있다. 이에 따라, 고유전율 유전체층(470)의 일측에는 베리어층(120)과 오믹 컨택을 형성하는 소스 전극(441)이 형성될 수 있으며, 고유전율 유전체층(470)의 상면에는 필드 플레이트(460)가 형성될 수 있다. 즉, 필드 플레이트(460)의 하면에 고유전율 유전체층(470)이 형성될 수 있다. 도 10d를 참조하면, 필드 필레이트(460), 고유전율 유전체층(470) 및 드레인 전극(442)을 덮도록 베리어층(120)에 형성한다.
도 11은 또 다른 예시적인 실시예에 따른 파워 소자(500)를 도시한 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 11을 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있으며, 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 그리고, 베리어층(120)의 양측에는 소스 전극(541) 및 드레인 전극(542)이 마련되어 있다.
게이트 전극(130)의 상부에는 복수의 필드 플레이트(560a,560b,560c)가 마련되어 있다. 여기서, 복수의 필드 플레이트(560a,560b,560c)는 소스 전극(541)과 일체로 마련될 수 있다. 구체적으로, 게이트 전극(130)의 상부에는 제1, 제2 및 제3 필드 플레이트(560a,560b,560c)가 z축 방향을 따라 순차적으로 서로 이격되게 마련되어 있다. 각 필드 플레이트(560a,560b,560c)는 드레인 전극(542) 쪽으로(x축 방향으로) 연장되도록 마련되어 있다.
제1, 제2 및 제3 필드 플레이트(560a,560b,560c)는 게이트 전극(130)의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시키기 위해 드레인 전극(542) 쪽으로(x축 방향으로) 연장되는 길이가 길어짐에 따라 채널층(130)으로부터 수직 방향(z축 방향)으로의 거리가 커지도록 배치될 수 있다. 구체적으로, 드레인 전극(542)쪽으로 연장된 길이가 가장 짧은 제1 필드 플레이트(560a)는 채널층(130)으로부터의 거리가 h1이 될 수 있으며, 제1 필드 플레이트(560a) 보다 드레인 전극(542) 쪽으로 연장되는 길이가 긴 제2 필드 플레이트(560b)는 채널층(130)으로부터의 거리가 h2(>h1)가 될 수 있다. 그리고, 드레인 전극(541)쪽으로 연장된 길이가 가장 긴 제3 필드 플레이트(560c)는 채널층(110)으로부터의 거리가 h3(>h2)가 될 수 있다.
도 11에서는 게이트 전극(130)의 상부에 3개의 필드 플레이트(560a,560b,560c)가 마련된 경우가 예시적으로 도시되어 있으나, 이에 한정되지 않고 필요에 따라 게이트 전극(130)의 상부에 마련되는 필드 플레이트들의 개수는 다양하게 변형될 수 있다.
각 필드 플레이트(560a,560b,560c)의 하면 및 측면에는 고유전율 유전체층(570a,570b,570c)이 마련되어 있다. 도 11에는 고유전율 유전체층(570a,570b,570c)이 필드 플레이트(560a,560b,560c)의 하면 및 측면에 마련된 경우가 예시적으로 도시되어 있다. 그러나, 이에 한정되지 않고 고유전율 유전체층(570a,570b,570c)은 필드 플레이트(560a,560b,560c)의 하면과 측면 중 하나에만 마련되는 것도 가능하다. 또한, 도 11에는 고유전율 유전체층(570a,570b,570c)이 모든 필드 플레이트들(560a,560b,560c)에 마련된 경우가 도시되어 있으나, 이에 한정되지 않고 고유전율 유전체층(570a,570b,570c)은 필드 플레이트들(560a,560b,560c) 중 일부에 마련되는 것도 가능하다.
복수의 필드 플레이트(560a,560b,560c)와 베리어층(120) 사이에는 저유전율 유전체층(550)이 마련되어 있다. 저유전율 유전체층(550)은 게이트 전극(130) 및 드레인 전극(542)을 덮도록 마련되고, 복수의 필드 플레이트(560a,560b,560c) 사이를 채우도록 마련되어 있다.
도 12는 또 다른 예시적인 실시예에 따른 파워 소자(500')를 도시한 단면도이다.
도 12를 참조하면, 게이트 전극(130)의 상부에 복수의 필드 플레이트(560a',560b',560c')가 마련되어 있다. 필드 플레이트들(560a',560b',560c')은 채널층(110)으로부터의 거리가 증가할수록 더 두꺼운 두께를 가지도록 마련될 수 있다. 예를 들여, 제1, 제2 및 제3 필드 플레이트(560a',560b',560c')가 채널층(110)으로부터 거리가 증가함에 따라 순차적으로 마련되는 경우에 제1 필드 플레이트(560a')의 두께는 M1이 될 수 있고, 제2 필드 플레이트(560b')의 두께는 M2(>M1)가 될 수 있으며, 제3 필드 플레이트(560c')의 두께는 M3(>M2)가 될 수 있다.
필드 플레이트들(560a',560b',560c')에 마련된 고유전율 유전체층들(570a',570b',570c')은 채널층(110)으로부터의 거리가 증가할수록 더 두꺼운 두께를 가질 수 있다. 예를 들여, 제1, 제2 및 제3 필드 플레이트(560a',560b,'560c')가 채널층으로부터의 거리가 증가함에 따라 순차적으로 마련되는 경우에 제1 필드 플레이트(560a')에 마련된 제1 고유전율 유전체층(570a')의 두께는 t1이 될 수 있고, 제2 필드 플레이트(560b')에 마련된 제2 고유전율 유전체층(570b')의 두께는 t2(>t1)가 될 수 있으며, 제3 필드 플레이트(560c')에 마련된 제3 고유전율 유전체층(570c')의 두께는 t3(>t2)가 될 수 있다.
이와 같이, 필드 플레이트들(560a',560b',560c') 및 고유전율 유전체층들(570a',570b',570c')이 채널층(110)으로부터의 거리가 증가함에 따라 더 두꺼운 두께를 가짐으로써 게이트 전극(130)의 에지 부분에 형성되는 전계를 보다 효과적으로 분산시킬 수 있다.
도 13은 또 다른 예시적인 실시예에 따른 파워 소자(600)를 도시한 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 13을 참조하면, 채널층(110)에는 베리어층(120)이 마련되어 있으며, 베리어층(120)에는 게이트 전극(130)이 마련되어 있다. 그리고, 베리어층(120)의 양측에는 소스 전극(641) 및 드레인 전극(642)이 마련되어 있다.
게이트 전극(130)의 상부에는 복수의 제1 필드 플레이트(661a,661b,661c)가 마련되어 있다. 여기서, 각 제1 필드 플레이트(661a,661b,661c)는 드레인 전극(642) 쪽으로(x축 방향으로) 연장되도록 마련되어 있다. 복수의 제1 필드 플레이트(661a,661b,661c)는 소스 전극(641)과 일체로 마련될 수 있다. 제1 필드 플레이트들(661a,661b,661c)은 드레인 전극(642) 쪽으로(x축 방향으로) 연장되는 길이가 길어짐에 따라 채널층(130)으로부터 수직 방향( z축 방향)으로의 거리가 커지도록 배치될 수 있다.
각 제1 필드 플레이트(661a,661b,661c)에는 제1 고유전율 유전체층(671a,671b,671c)이 마련되어 있다. 여기서, 제1 고유전율 유전체층(671a,671b,671c)은 제1 필드 플레이트(661a,661b,661c)의 하면 및 측면 중 적어도 하나에 마련될 수 있다. 또한, 제1 고유전율 유전체층(671a,671b,671c)은 제1 필드 플레이트들(661a,661b,661c) 중 일부에만 마련되는 것도 가능하다.
드레인 전극(642)의 상부에는 복수의 제2 필드 플레이트(662a,662b,662c)가 마련되어 있다. 여기서, 각 제1 필드 플레이트(662a,662b,662c)는 게이트 전극(130) 쪽으로(-x축 방향으로) 연장되도록 마련되어 있다. 복수의 제2 필드 플레이트(662a,662b,662c)는 드레인 전극(642)과 일체로 마련될 수 있다. 제2 필드 플레이트들(662a,662b,662c)은 게이트 전극(130) 쪽으로(-x축 방향으로) 연장되는 길이가 길어짐에 따라 채널층(130)으로부터 수직 방향(z축 방향)으로의 거리가 커지도록 배치될 수 있다.
각 제2 필드 플레이트(662a,662b,662c)에는 제2 고유전율 유전체층(672a,672b,672c)이 마련되어 있다. 여기서, 제2 고유전율 유전체층(672a,672b,672c)은 제2 필드 플레이트(662a,662b,662c)의 하면 및 측면 중 적어도 하나에 마련될 수 있다. 또한, 제2 고유전율 유전체층(672a,672b,672c)은 제2 필드 플레이트들(662a,662b,662c) 중 일부에만 마련되는 것도 가능하다.
제1 및 제2 필드 플레이트들(661a,661b,661c)(662a,662b,662c)과 베리어층(120) 사이에는 저유전율 유전체층(650)이 마련되어 있다. 저유전율 유전체층(650)은 제1 필드 플레이트들(661a,661b,661c) 사이 및 제2 필드 플레이트들(662a,662b,662c) 사이를 채우도록 마련되어 있다.
이상의 예시적인 실시예에 의하면, 게이트 전극의 상부에 드레인 전극 쪽으로 연장되는 필드 플레이트를 마련함으로써 게이트 전극의 에지 부분에 인가되는 전계를 분산시킬 수 있다. 또한, 필드 플레이트의 하면 및 측면 적어도 하나에는 고유전율 유전체층을 마련함으로써 게이트 전극의 에지 부분에 인가되는 전계를 보다 효과적으로 분산시킬 수 있다. 이에 따라, 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있으므로, 고전압 특성 및 신뢰성이 향상된 파워 소자를 구현할 수 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600.. 파워 소자
110.. 채널층
120.. 베리어층
130.. 게이트 전극
141,241,341,441,541,641.. 소스 전극
142,242,342,442,542,642.. 드레인 전극
150,250,350,450,550,650.. 저유전율 유전체층
160,260,360,460,560a,560b,560c.. 필드 플레이트
661a,661b,661c,662a,662b,662c.. 필드 플레이트
170,270,370,470,570a,570b,570c.. 고유전율 유전체층
671a,671b,671c,672a,672b,672c.. 필드 플레이트

Claims (33)

  1. 채널층;
    상기 채널층의 양측에 마련되는 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층에 마련되는 게이트 전극;
    상기 게이트 전극의 상부에서 상기 드레인 전극 쪽으로 연장되도록 마련되며, 금속을 포함하는 적어도 하나의 제1 필드 플레이트; 및
    상기 각 제1 필드 플레이트의 하면 및 측면 중 적어도 하나에 마련되는 고유전율(high-k) 유전체층;을 포함하는 파워 소자.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제1 필드 플레이트는 상기 소스 전극과 일체로 마련되는 파워 소자.
  3. 제 1 항에 있어서,
    상기 각 제1 필드 플레이트는 10nm ~ 10㎛의 두께를 가지는 파워 소자.
  4. 제 1 항에 있어서,
    상기 고유전율 유전체층은 100nm ~ 3㎛의 두께를 가지는 파워 소자.
  5. 제 1 항에 있어서,
    상기 고유전율 유전체층은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함하는 파워 소자.
  6. 제 1 항에 있어서,
    상기 고유전율 유전체층은 상기 적어도 하나의 필드 플레이트와 상기 게이트 전극 사이를 채우도록 마련되는 파워 소자.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 제1 필드 플레이트 및 상기 고유전율 유전체층을 덮도록 마련되는 저유전율(low-k) 유전체층을 더 포함하는 파워 소자.
  8. 제 7 항에 있어서,
    상기 저유전율 유전체층은 SiO를 포함하는 파워 소자.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 제1 필드 플레이트와 상기 게이트 전극 사이를 채우도록 마련되는 저유전율(low-k) 유전체층을 더 포함하는 파워 소자.
  10. 제 9 항에 있어서,
    상기 저유전율 유전체층은 100nm ~ 3㎛의 두께를 가지는 파워 소자.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 제1 필드 플레이트는 상기 드레인 전극 쪽 방향으로 가면서 상기 채널층으로부터의 거리가 점점 증가하도록 마련되는 복수의 제1 필드 플레이트를 포함하는 파워 소자.
  12. 제 11 항에 있어서,
    상기 제1 필드 플레이트들은 상기 채널층으로부터의 거리가 증가할수록 더 두꺼운 두께를 가지는 파워 소자.
  13. 제 11 항에 있어서,
    상기 제1 필드 플레이트들에 마련되는 상기 고유전율 유전체층들은 상기 채널층으로부터의 거리가 증가할수록 더 두꺼운 두께를 가지는 파워 소자.
  14. 제 1 항에 있어서,
    상기 드레인 전극과 연결되도록 마련되며, 상기 게이트 전극 쪽으로 연장되도록 마련되는 적어도 하나의 제2 필드 플레이트를 더 포함하는 파워 소자.
  15. 제 1 항에 있어서,
    상기 채널층은 GaN계 물질을 포함하는 파워 소자.
  16. 제 15 항에 있어서,
    상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 베리어층을 더 포함하는 파워 소자.
  17. 제 16 항에 있어서,
    상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하는 파워 소자.
  18. 제 1 항에 있어서,
    상기 게이트 전극은 Ni, Pt, Pd 및 Au 중 적어도 하나를 포함하는 파워 소자.
  19. 제 1 항에 있어서,
    상기 채널층과 상기 게이트 전극 사이에 마련되는 절연층을 더 포함하는 파워 소자.
  20. 제 19 항에 있어서,
    상기 절연층은 SiO, SiN, SiON, AlO 및 AlON 중 적어도 하나를 포함하는 파워 소자.
  21. 제 19 항에 있어서,
    상기 게이트 전극은 Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함하는 파워 소자.
  22. 제 1 항에 있어서,
    상기 채널층과 상기 게이트 전극 사이에 마련되는 디플리션 형성층(depletion forming layer)을 더 포함하는 파워 소자.
  23. 제 22 항에 있어서,
    상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함하는 파워 소자.
  24. 제 22 항에 있어서,
    상기 게이트 전극은 Ti, Al, Ni, Pt, Pd 및 Au 중 적어도 하나를 포함하는 파워 소자.
  25. 채널층에 게이트 전극을 형성하는 단계;
    상기 채널층에 상기 게이트 전극을 덮도록 저유전율 유전체층을 형성하는 단계;
    상기 저유전율 유전체층의 상면에 제1 고유전율 유전체층을 형성하는 단계;
    상기 제1 고유전율 유전체층과 저유전율 유전체층의 측면 및 상기 제1 고유전율 유전체층의 상면에 금속층을 형성하는 단계; 및
    상기 금속층 및 상기 제1 고유전율 유전체층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 제1 고유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계;를 포함하는 파워 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 저유전율 유전체층은 SiO를 포함하는 파워 소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 제1 고유전율 유전체층은 SiON, SiN, Al2O3, HfO 및 ZrO 중 적어도 하나를 포함하는 파워 소자의 제조방법.
  28. 제 25 항에 있어서,
    상기 금속층 및 상기 제1 고유전율 유전체층의 식각은 하나의 포토 공정에 의해 수행되는 파워 소자의 제조방법.
  29. 제 25 항에 있어서,
    상기 필드 플레이트는 상기 게이트 전극의 상부에서 상기 드레인 전극 쪽으로 연장되도록 형성되며, 상기 제1 고유전율 유전체층은 상기 필드 플레이트의 하면에 형성되는 파워 소자의 제조방법.
  30. 제 25 항에 있어서,
    상기 필드 플레이트 및 상기 저유전율 유전체층을 덮도록 제2 고유전율 유전체층을 형성하는 단계; 및
    상기 필드 플레이트의 측면에만 상기 제2 고유전율 유전체층이 남도록 상기 제2 고유전율 유전체층을 식각하는 단계;를 더 포함하는 파워 소자의 제조방법.
  31. 제 29 항에 있어서,
    상기 제2 고유전율 유전체층의 형성은 등방성 증착(isotropic deposition)에 의해 수행되며, 상기 제2 고유전율 유전체층의 식각은 이방성 식각(anisotropic etching)에 의해 수행되는 파워 소자의 제조방법.
  32. 채널층에 게이트 전극을 형성하는 단계;
    상기 채널층에 상기 게이트 전극을 덮도록 저유전율 유전체층을 형성하는 단계;
    상기 저유전율 유전체층의 측면 및 상면에 금속층을 형성하는 단계;
    상기 금속층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 저유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계;
    상기 필드 플레이트 및 상기 저유전율 유전체층을 덮도록 고유전율 유전체층을 형성하는 단계; 및
    상기 필드 플레이트의 측면에만 상기 고유전율 유전체층이 남도록 상기 고유전율 유전체층을 식각하는 단계;를 포함하는 파워 소자의 제조방법.
  33. 채널층에 게이트 전극을 형성하는 단계;
    상기 채널층에 상기 게이트 전극을 덮도록 고유전율 유전체층을 형성하는 단계;
    상기 고유전율 유전체층의 측면 및 상면에 금속층을 형성하는 단계;
    상기 금속층 및 상기 고유전율 유전체층을 식각하여 상기 채널층의 일측에 소스 전극을 형성하는 동시에 상기 고유전율 유전체층의 상면에 필드 플레이트를 형성하는 단계; 및
    상기 필드 플레이트 및 상기 고유전율 유전체층을 덮도록 저유전율 유전체층을 형성하는 단계;를 포함하는 파워 소자의 제조방법.

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