CN116845100A - 功率器件及其制造方法 - Google Patents

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Abstract

公开了一种功率器件和制造功率器件的方法。公开的功率器件包括：沟道层；源电极和漏电极，设置在沟道层的两侧上；栅电极，设置在沟道层上方并位于源电极和漏电极之间；至少一个第一场板，从栅电极之上朝向漏电极延伸，并包括金属；以及高k介电层，设置在至少一个第一场板的下表面和侧表面中的至少一个上。

Description

功率器件及其制造方法
相关申请的交叉引用
本申请基于并要求于2022年3月24日在韩国知识产权局递交的韩国专利申请No.10-2022-0036930的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及一种功率器件以及制造功率器件的方法。
背景技术
各种功率转换系统可能需要通过开/关切换来控制电流的器件，即功率器件。功率器件的效率可以决定功率转换系统的效率。
由于硅的物理特性的限制和制造工艺的限制，可能难以提高基于硅(Si)的功率器件的效率。为了克服这些限制，正在进行研究或开发，以通过将III-V基化合物半导体(例如，GaN)应用到功率器件来提高转换效率。
发明内容
示例实施例提供了一种功率器件和制造功率器件的方法。
附加方面部分地将在接下来的描述中阐述，且部分地将通过该描述而变得清楚明白，或者可以通过实践本公开所呈现的实施例而获知。
根据实施例，一种功率器件可以包括：沟道层；源电极和漏电极，分别在沟道层的两侧上；栅电极，在沟道层上方并位于源电极和漏电极之间；第一场板，在栅电极之上，并沿从栅电极朝向漏电极的方向延伸，第一场板包括金属；以及高k介电层，在第一场板的下表面上，或第一场板的侧表面上，或第一场板的下表面和第一场板的侧表面两者上。
在一些实施例中，第一场板可以与源电极接触，并且可以与源电极形成为一体。
在一些实施例中，第一场板可以具有10nm至100μm的厚度。
在一些实施例中，高k介电层可以具有100nm至3μm的厚度。
在一些实施例中，高k介电层可以包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种。
在一些实施例中，高k介电层可以填充第一场板和栅电极之间的空间。
在一些实施例中，功率器件还可以包括覆盖第一场板和高k介电层的低k介电层。
在一些实施例中，低k介电层可以包括SiO。
在一些实施例中，功率器件还可以包括在第一场板和栅电极之间的空间中的低k介电层。
在一些实施例中，低k介电层可以具有100nm至3μm的厚度。
在一些实施例中，多个第一场板可以在栅电极之上。第一场板可以是多个第一场板中的一个。随着多个第一场板距沟道层的距离增加，多个第一场板的长度可以在从栅电极朝向漏电极的方向上逐渐增加。
在一些实施例中，多个第一场板的厚度可以随着多个第一场板距沟道层的距离增加而增加。
在一些实施例中，多个高k介电层可以在多个第一场板上。高k介电可以是多个高k介电层中的一个，并且多个高k介电层的厚度可以随着多个高k介电层距沟道层的距离增加而增加。
在一些实施例中，第二场板可以连接到漏电极，并且可以沿从漏电极朝向栅电极的方向延伸。
在一些实施例中，沟道层可以包括GaN基材料。
在一些实施例中，势垒层可以在沟道层上。势垒层可以被配置为在沟道层中诱发二维电子气(2DEG)。
在一些实施例中，势垒层可以包括氮化物，该氮化物包括Al、Ga、In和B中的至少一种。
在一些实施例中，栅电极可以包括Ni、Pt、Pd和Au中的至少一种。
在一些实施例中，功率器件还可以包括位于沟道层和栅电极之间的绝缘层。
在一些实施例中，绝缘层可以包括SiO、SiN、SiON、AlO和AlON中的至少一种。
在一些实施例中，栅电极可以包括Ti、Al、Ni、Pt、Pd和Au中的至少一种。
在一些实施例中，功率器件还可以包括位于沟道层和栅电极之间的耗尽形成层。
在一些实施例中，耗尽形成层可以包括p型III-V基氮化物半导体。
在一些实施例中，栅电极可以包括Ti、Al、Ni、Pt、Pd和Au中的至少一种。
根据实施例，一种制造功率器件的方法可以包括：在沟道层上形成栅电极；在沟道层上形成低k介电层，低k介电层覆盖栅电极；在低k介电层的上表面上形成第一高k介电层；在第一高k介电层的侧表面、低k介电层的侧表面、以及第一高k介电层的上表面上形成金属层；以及在沟道层一侧上形成源电极。形成源电极可以包括：蚀刻金属层的一部分和第一高k介电层的一部分，并且同时在第一高k介电层的上表面上形成场板。
在一些实施例中，低k介电层可以包括SiO。
在一些实施例中，第一高k介电层可以包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种。
在一些实施例中，在形成源电极时，可以通过单光刻工艺对金属层和第一高k介电层进行蚀刻。
在一些实施例中，在形成源电极时，场板可以形成在栅电极之上，并且可以形成为沿从栅电极朝向漏电极的方向延伸，并且第一高k介电层可以形成在场板的下表面上。
在一些实施例中，该方法还可以包括：形成覆盖场板和低k介电层的第二高k介电层，并对第二高k介电层进行蚀刻，使得第二高k介电层仅保留在场板的侧表面上。
在一些实施例中，可以通过各向同性沉积来形成第二高k介电层，并且可以通过各向异性蚀刻来执行对第二高k介电层的蚀刻。
根据实施例，一种制造功率器件的方法可以包括：在沟道层上形成栅电极；在沟道层上形成低k介电层，该低k介电层覆盖栅电极；在低k介电层的侧表面和低k介电层的上表面上形成金属层；在沟道层的一侧上形成源电极，其中形成源电极包括：蚀刻金属层的一部分，并且同时在低k介电层的上表面上形成场板；形成覆盖场板和低k介电层的高k介电层；以及蚀刻高k介电层，使得高k介电层仅保留在场板的侧表面上。
根据实施例，一种制造功率器件的方法可以包括：在沟道层上形成栅电极；在沟道层上形成高k介电层，该高k介电层覆盖栅电极；在高k介电层的侧表面和高k介电层的上表面上形成金属层；在沟道层的一侧上形成源电极，其中形成源电极包括：蚀刻金属层的一部分和高k介电层的一部分，并同时在高k介电层的上表面上形成场板；以及形成覆盖场板和高k介电层的低k介电层。
根据实施例，一种功率器件可以包括：沟道层；源电极、栅电极和漏电极，在沟道层上沿第一方向彼此间隔开，其中栅电极在源电极和漏电极之间；第一金属结构，在源电极上，并与栅电极间隔开；以及高k介电层。第一金属结构可以包括第一场板。第一场板可以以第一场板的下表面面向栅电极的方式在栅电极上方沿第一方向延伸。第一场板的侧表面可以在沟道层的在栅电极和漏电极之间的区域上方。高k介电层可以在第一场板的下表面上，或第一场板的侧表面上，或第一场板的下表面和第一场板的侧表面两者上。
在一些实施例中，第一金属结构可以包括竖直部分。竖直部分可以从源电极的顶表面沿与源电极的顶表面垂直的方向延伸。第一场板可以从竖直部分的侧壁沿第一方向延伸。
在一些实施例中，第一金属结构可以包括多个第一场板，该多个第一场板沿第一金属结构的竖直部分在竖直方向上彼此间隔开。多个第一场板可以包括第一场板。多个第一场板可以在第一方向上延伸不同的长度。
在一些实施例中，多个高k介电层可以在多个第一场板的下表面上，或多个第一场板的侧表面上，或多个第一场板的下表面和多个第一场板的侧表面两者上。
在一些实施例中，第二金属结构可以在漏电极上。第二金属结构可以与栅电极和第一金属结构间隔开。第二金属结构可以包括第二场板。第二场板可以沿与第一方向相反的方向朝向第一金属结构延伸。
附图说明
根据以下结合附图的描述，本公开的一些实施例的上述和其它方面、特征以及优点将更清楚，在附图中：
图1是示出了根据示例实施例的功率器件的截面图；
图2是示出了根据另一示例实施例的功率器件的截面图；
图3是示出了根据另一示例实施例的功率器件的截面图；
图4A至图4D是示出了根据示例实施例的制造功率器件的方法的图；
图5是示出了根据另一示例实施例的功率器件的截面图；
图6A至图6C是示出了根据另一示例实施例的制造功率器件的方法的图；
图7是示出了根据另一示例实施例的功率器件的截面图；
图8A至图8E是示出了根据另一示例实施例制造功率器件的方法的图；
图9是示出了根据另一示例实施例的功率器件的截面图；
图10A至图10D是示出了根据另一示例实施例的制造功率器件的方法的图；
图11是示出了根据另一示例实施例的功率器件的截面图；
图12是示出了根据另一示例实施例的功率器件的截面图；
图13是示出了根据另一示例实施例的功率器件的截面图；
图14示出了包括根据示例实施例的功率器件的电子系统的框图；以及
图15是包括根据示例实施例的功率器件的电子设备的框图。
具体实施方式
现在将详细参考实施例，在附图中示出实施例的示例，其中，在全部附图中用类似的附图标记表示类似的元件。在这点上，呈现的实施例可以具有不同形式，并且不应当被解释为受限于本文所阐明的描述。因此，下面仅通过参考附图描述实施例，以解释各个方面。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意和所有组合。诸如“……中的至少一个”之类的表述在元件列表之后时，修饰整个元件列表，而不是修饰列表中的单独元件。例如，“A、B和C中的至少一个”和类似的语言(例如，“从由A、B和C构成的组中选择至少一个”)可以解释为仅A、仅B、仅C，或A、B和C中的两个或更多个的任意组合，例如ABC、AB、BC和AC。
在下文中，将参考附图来详细描述示例实施例。在以下附图中，相同的附图标记表示相同的组件，并且为了清楚和便于描述，附图中的每个组件的尺寸可能被放大。此外，以下将要描述的实施例仅仅是示例，并且可以根据实施例进行各种修改。
在下文中，所描述的“上部”或“上或上面的”也可以不仅包括直接在其上、其下、左侧和右侧与其接触的组件，还包括在其上、其下、左侧和右侧不与其接触的组件。除非上下文另外清楚地指示，否则单数表述包括复数表述。此外，当一部分“包括”某个组件时，这意味着还可以包括其他组件，而不是排除其他组件，除非有相反的特别说明。
术语“该”和类似的参考术语的使用可以与单数和复数二者相对应。构成方法的步骤可以以任何合适的顺序执行，除非有明确的声明应以所描述的顺序或与该顺序相反的顺序执行这些步骤，并且这些步骤不限于此。
另外，说明书中描述的诸如“...单元”、“...部分”、“模块”等术语是指执行至少一种功能或操作的单元，其可以实现为硬件或软件或实现为硬件和软件的组合。
附图中所示的配置元件之间的线路的连接或连接构件示例性地表示功能连接和/或物理或电路连接，并且可以表示为实际装置中的备选的或附加的各种功能连接、物理连接或电路连接。
所有示例或所有示例术语的使用仅用于详细描述技术构思，并且权利要求的范围不受示例或示例术语的限制，除非受权利要求限制。
以下示例实施例以例如高电子迁移率晶体管(HEMT)作为功率器件进行描述，但不限于此。
HEMT包括具有不同电极化特性的半导体层。在HEMT中，具有较大极化率的半导体层可以在与其接合的另一半导体层中诱发二维电子气(2DEG)，并且该2DEG可以具有非常高的电子迁移率。
图1是示出了根据示例实施例的功率器件100的截面图。
参考图1，势垒层120设置在沟道层110上。沟道层110和势垒层120可以包括具有不同电极化特性的半导体材料。沟道层110可以设置在衬底上(未示出)。衬底可以包括例如蓝宝石、Si、SiC或GaN，但不限于此，并且可以包括各种其他材料。
沟道层110可以包括第一半导体材料。这里，第一半导体材料可以包括III-V基化合物半导体材料，但不限于此。例如，沟道层110可以包括GaN基材料层，例如GaN层。在这种情况下，沟道层110可以包括未掺杂的GaN层，或者在一些情况下，可以包括掺杂有某种杂质的GaN层。
还可以在沟道层110和衬底之间设置缓冲层(未示出)。缓冲层被设置为减小衬底和沟道层110之间的晶格常数和热膨胀系数的差异。缓冲层可以包括氮化物，该氮化物包括Al、Ga、In和B中的至少一种，并且可以具有单层结构或多层结构。例如，缓冲层可以包括AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中的至少一种。还可以在衬底和缓冲层之间设置用于缓冲层生长的种子层(未示出)。
势垒层120可以设置在沟道层110上。势垒层120可以在沟道层110中诱发2DEG。这里，可以在位于沟道层110和势垒层120之间的界面下方的沟道层110中诱发2DEG。势垒层120可以包括与形成沟道层110的第一半导体材料不同的第二半导体材料。第二半导体材料可以在极化特性、能带隙和晶格常数中的至少一个方面与第一半导体材料不同。
第二半导体材料可以在极化率和能带隙中的至少一个方面大于第一半导体材料。势垒层120可以包括氮化物，该氮化物包括例如Al、Ga、In和B中的至少一种。在具体示例中，势垒层120可以包括AlGaN、AlInN、InGaN、AlN和AlInGaN中的至少一种。然而，本公开不限于此。势垒层120可以包括未掺杂层，但也可以包括掺杂有某种杂质的层。势垒层可以具有单层结构或多层结构。
源电极141和漏电极142可以设置在势垒层120的两侧上。源电极141和漏电极142可以被设置为沿y轴方向彼此平行地延伸。源电极141和漏电极142可以包括例如金属材料，例如Al或Ti。图1作为示例示出了源电极141和漏电极142与势垒层120的上表面接触的情况。然而，本公开不限于此，源电极141和漏电极142可以从势垒层120的上表面具有期望的和/或备选地预设深度，或者还可以与沟道层110接触。
栅电极130可以设置在源电极141和漏电极142之间的势垒层120上。栅电极130可以沿y轴方向平行于源电极141和漏电极142延伸。栅电极130可以包括导电材料，例如金属材料或金属化合物。例如，栅电极130可以包括Ni、Pt、Pd和Au中的至少一种。然而，本公开不限于此。栅电极130可以具有例如约100nm至约300nm的厚度，但这仅仅是示例。
场板160设置在栅电极130之上。场板160可以从栅电极130之上朝向漏电极142(即，沿x轴方向)延伸。场板160可以连接到源电极141。场板160可以与源电极141一体地形成。场板160可以包括金属材料，例如Al或Ti。
在HEMT的断开状态下，2DEG被耗尽以将高电场施加到栅电极的边缘部分，因此，可能会减小击穿电压或可以增加漏电流。在本实施例中，通过在栅电极130之上设置场板160，可以分散施加到栅电极130的边缘部分的电场，因此，可以增加击穿电压并且可以减小漏电流。
场板160可以具有例如约10nm至约10μm的厚度。例如，当仅出于分散电场的目的而仅由金属形成场板160时，场板160可以具有约10nm至约100nm的厚度。例如，当场板160由用于集成电路(IC)的布线的金属形成时，场板160可以具有约100nm至约1μm的厚度。例如，当场板160由用于减小源电极电阻和漏电极电阻的电力布线的金属形成时，场板160可以具有约3μm至约10μm的厚度。然而，这仅仅是示例。
高k介电层170可以设置在场板160的下表面上。高k介电层170可以包括介电常数大于氧化硅的介电常数的介电材料。例如，高k介电层170可以包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种。然而，本公开不限于此。
设置在场板160的下表面上的高k介电层170可以更有效地分散施加到栅电极130的边缘部分的电场，从而进一步增加其击穿电压。高k介电层170可以具有例如约100nm至约3μm的厚度。然而，本公开不限于此。
低k介电层150可以设置在高k介电层170和势垒层120之间。低k介电层150可以设置在势垒层120上以覆盖栅电极130和漏电极142。
低k介电层150可以包括介电常数小于高k介电层170的介电常数的材料。例如，低k介电层150可以包括SiO。然而，这仅仅是示例。低k介电层150可以具有例如约100nm至约3μm的厚度，但不限于此。
在根据本实施例的功率器件100中，朝向漏电极142延伸的场板160设置在栅电极130之上，因此，可以分散施加到栅电极130的边缘部分的电场。此外，通过在场板160的下表面上设置高k介电层170，可以更有效地分散施加到栅电极130的边缘部分的电场。因此，可以增加击穿电压并且可以减小漏电流，因此，可以实现具有改进的高电压特性和可靠性的功率器件100。
尽管上文描述了栅电极130直接设置在势垒层120上的金属-半导体(MES)栅极结构，但是如下所述，可以在势垒层120和栅电极130之间设置绝缘层，或者可以在势垒层120和栅电极130之间设置耗尽形成层。
图2示出了在势垒层120和栅电极130之间设置绝缘层135的金属-绝缘体-半导体(MIS)栅极结构。绝缘层135可以包括例如SiO、SiN、SiON、AlO和AlON中的至少一种。栅电极130可以包括例如Ti、Al、Ni、Pt、Pd和Au中的至少一种。然而，这仅仅是示例。栅电极130可以具有例如约100nm至约300nm的厚度，并且绝缘层135可以具有例如约5nm至约100nm的厚度。然而，本公开不限于此。
图3示出了在势垒层120和栅电极130之间形成耗尽形成层136的栅极结构。耗尽形成层136可以包括p型半导体材料。也就是说，耗尽形成层136可以包括掺杂有p型杂质的半导体层。耗尽形成层136可以包括III-V基氮化物半导体。耗尽形成层136可以包括其中例如GaN、AlGaN、InN、AlInN、InGaN和AlInGaN中的至少一种掺杂有p型杂质的材料。在特定示例中，耗尽形成层136可以包括p-GaN层。
栅电极130可以包括例如Ti、Al、Ni、Pt、Pd和Au中的至少一种。然而，这仅仅是示例。栅电极130可以具有例如约100nm至约300nm的厚度，并且耗尽形成层136可以具有例如约50nm至约100nm的厚度。然而，本公开不限于此。
耗尽形成层136可以增加势垒层120下方的部分的能带隙，因此，2DEG的耗尽区可以形成在沟道层110的与耗尽形成层136相对应的部分中。由于该耗尽区，功率器件可以具有常关特性，该常关特性为当栅电极电压为0V时，在漏电极142和源电极141之间没有电流流动。
通常，当HEMT处于常开状态时，可能消耗电流和功率，其中常开状态为当栅电极电压为0V时，电流由于漏电极和源电极之间的低电阻而流动。在常开HEMT中，为了限制和/或防止电流在漏电极和源电极之间流动，必须向栅电极施加负电压。然而，耗尽形成层136可以设置在势垒层120和栅电极130之间以提供具有常关特性的HEMT，在具有常关特性的HEMT中，当栅电极电压为0V时，在漏电极142和源电极141之间没有电流流动。
图4A至图4D是示出了制造图1中示出的功率器件100的方法的图。
参考图4A，可以在沟道层110上形成势垒层120。沟道层110可以形成在衬底(未示出)上，并且还可以在衬底和沟道层110之间形成缓冲层(未示出)。沟道层110可以包括第一半导体材料。这里，第一半导体材料可以包括III-V基化合物半导体材料，但不限于此。例如，沟道层110可以包括GaN基材料层，例如GaN层。在这种情况下，沟道层110可以包括未掺杂的GaN层，或者在一些情况下，可以包括掺杂有期望的和/或备选地预设杂质的GaN层。势垒层120可以包括与形成沟道层110的第一半导体材料不同的第二半导体材料。势垒层120可以包括氮化物，该氮化物包括例如Al、Ga、In和B中的至少一种。在具体示例中，势垒层120可以包括AlGaN、AlInN、InGaN、AlN和AlInGaN中的至少一种。然而，本公开不限于此。势垒层120可以包括未掺杂层，但也可以包括掺杂有期望的和/或备选地预设杂质的层。
可以在势垒层120上形成栅电极130。栅电极130可以包括例如Ni、Pt、Pd和Au中的至少一种。栅电极130可以具有例如约100nm至约300nm的厚度。然而，本公开不限于此。此外，如图2所示，还可以在势垒层120和栅电极130之间形成绝缘层135，以及如图3所示，还可以在势垒层120和栅电极130之间形成耗尽形成层136。
可以在势垒层120上形成低k介电层150以覆盖栅电极130。如下所述，低k介电层150可以包括介电常数小于高k介电层170的介电常数的介电材料。低k介电层150可以包括例如SiO，但不限于此。低k介电层150可以形成为具有例如约100nm至约3μm的厚度。
可以在低k介电层150上形成高k介电层170。高k介电层170可以包括介电常数大于氧化硅的介电常数的介电材料。例如，高k介电层170可以包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种，但不限于此。高k介电层170可以形成为具有例如约100nm至约3μm的厚度。
参考图4B，可以通过蚀刻来去除高k介电层170的一侧和低k介电层150的一侧。因此，可以通过该蚀刻部分暴露势垒层120的上表面。
参考图4C，可以在如图4B所示的结构上沉积金属层160’。金属层160’可以覆盖低k介电层150的一侧和高k介电层170的上表面。金属层160’可以包括与势垒层120的暴露的上表面形成欧姆接触的金属材料。例如，金属层160’可以包括金属材料，例如Al或Ti，但不限于此。金属层160’可以具有例如约10nm至约10μm的厚度。
参考图4D，可以通过蚀刻来去除金属层160’的一部分和高k介电层170的一部分，使得暴露低k介电层150。这里，可以通过单光刻/蚀刻工艺来蚀刻金属层160’和高k介电层170。例如，可以在金属层160’的上表面上形成光刻胶，并且可以在其上设置光掩模(未示出)。然后，可以通过光刻工艺对光刻胶进行图案化。接着，通过使用图案化的光刻胶作为蚀刻掩模，可以顺序地蚀刻金属层160’和高k介电层170。
相应地，可以在低k介电层150的一侧形成与势垒层120形成欧姆接触的源电极141，并且可以在高k介电层170的上表面上形成场板160。也就是说，高k介电层170可以形成在场板160的下表面上。此外，尽管在图4A至图4D中未示出，但漏电极(参见图1中的漏电极142)可以与栅电极同时形成，或者可以与源电极同时形成。备选地，可以在与形成栅电极和/或源电极分开的工艺中形成漏电极。
图5是示出了根据另一示例实施例的功率器件的截面图。在下文中，将主要描述与图1所示的功率器件100的不同之处。
参考图5，势垒层120可以设置在沟道层110上，并且栅电极130可以设置在势垒层120上。此外，源电极241和漏电极242可以设置在势垒层120的两侧上。场板260可以设置在栅电极130之上，并且场板260可以从栅电极130之上朝向漏电极242延伸。这里，场板260可以与源电极241一体地设置。
高k介电层270可以设置在场板260上。高k介电层270可以包括设置在场板260的下表面上的第一高k介电层270a和设置在场板260的侧表面上的第二高k介电层270b。高k介电层270可以包括例如SiON、SiN、Al2O3、HfO和ZrO中的至少一种。低k介电层250可以设置在高k介电层270和势垒层120之间。低k介电层250可以设置在势垒层120上以覆盖栅电极130和漏电极242。低k介电层250可以包括例如SiO，但这仅仅是示例。
在本实施例中，高k介电层270不仅可以设置在场板260的下表面上，还可以设置在场板260的侧表面上，因此，可以更有效地分散施加到栅电极130的边缘部分的电场。
图6A至图6C是示出了制造图5所示的功率器件200的方法的图。
本实施例执行上述图4A至图4D所示的工艺，因此，将省略其描述。图6A示出了与图4D所示的结构相同的结构。
参考图6A，可以在低k介电层250的一侧上设置与势垒层120形成欧姆接触的源电极241，并且可以相对于栅电极130，一体地形成场板260和源电极241。此外，第一高k介电层270a可以形成在场板260的下表面上。
参考图6B，可以沉积第二高k介电层270b以覆盖场板260、第一高k介电层270a和低k介电层250。这里，可以通过各向同性沉积来执行第二高k介电层270b的沉积，因此，第二高k介电层270b可以形成为具有均匀的厚度。
参考图6C，蚀刻第二高k介电层270b，使得第二高k介电层270b仅保留在场板260的侧表面上。这里，可以通过各向异性蚀刻来执行第二高k介电层270b的蚀刻。因此，可以在场板260上形成高k介电层270。高k介电层270可以包括形成在场板260的下表面上的第一高k介电层270a和形成在场板260的侧表面上的第二高k介电层270b。此外，虽然在图6A至图6C中未示出，但漏电极(参见图5中的漏电极242)可以与栅电极130同时形成或者可以与源电极241同时形成。备选地，可以在与形成栅电极和/或源电极分开的工艺中形成漏电极。
图7是示出了根据另一示例实施例的功率器件300的截面图。在下文中，将主要描述与上述实施例的不同之处。
参考图7，势垒层120可以设置在沟道层110上，并且栅电极130可以设置在势垒层120上。此外，源电极341和漏电极342可以设置在势垒层120的两侧上。场板360可以设置在栅电极130之上，并且场板360可以从栅电极130之上朝向漏电极342延伸。这里，场板360可以与源电极341一体地设置。
高k介电层370可以设置在场板360的侧表面上。低k介电层350可以设置在场板360和势垒层120之间。低k介电层350可以设置在势垒层120之上以覆盖栅电极130和漏电极342。在本实施例中，高k介电层370可以设置在场板360的侧表面上，因此，可以有效地分散施加到栅电极130的边缘部分的电场。
图8A至图8E是示出了制造图7所示的功率器件300的方法的图。
参考图8A，可以在沟道层110上形成势垒层120，然后，可以在势垒层120上形成栅电极130。接着，可以在势垒层120上形成低k介电层350以覆盖栅电极130。
参考图8B，可以通过蚀刻来去除低k介电层350的一部分。势垒层120的上表面可以通过该蚀刻部分暴露。接着，可以在低k介电层350的侧表面和上表面上沉积金属层360’。金属层360’可以包括与势垒层120的暴露的上表面形成欧姆接触的金属材料。
参考图8C，可以蚀刻金属层360’的一部分，使得暴露低k介电层350。因此，可以在低k介电层350的一侧上形成与势垒层120形成欧姆接触的源电极341，并且可以在低k介电层350的上表面上形成场板360。
参考图8D，可以沉积高k介电层370以覆盖场板360和低k介电层350。这里，可以通过各向同性沉积来执行高k介电层370的沉积，因此，高k介电层370可以形成为具有均匀的厚度。
参考图8E，可以蚀刻高k介电层370，使得高k介电层370仅保留在场板360的侧表面上。这里，可以通过各向异性蚀刻来执行高k介电层370的蚀刻。另外，虽然在图8A至图8E中未示出，但漏电极(参见图7中的漏电极342)可以与栅电极130同时形成，或者可以与源电极341同时形成。备选地，可以在与形成栅电极和/或源电极分开的工艺中形成漏电极。
图9是示出根据另一示例实施例的功率器件400的截面图。在下文中，将主要描述与上述实施例的不同之处。
参考图9，势垒层120可以设置在沟道层110上，并且栅电极130可以设置在势垒层120上。此外，源电极441和漏电极442可以设置在势垒层120的两侧上。场板460可以设置在栅电极130之上，并且场板460可以从栅电极130之上朝向漏电极442延伸。这里，场板460可以与源电极441一体地设置。
高k介电层470可以设置在场板460的下表面上以覆盖栅电极130。高k介电层470可以填充场板460和栅电极130之间的空间。可以在场板460上设置低k介电层450。具体地，低k介电层450可以设置在势垒层120上以覆盖场板460、高k介电层470和漏电极442。
图10A至图10D是示出了制造图9中示出的功率器件400的方法的图。
参考图10A，可以在沟道层110上形成势垒层120，然后，可以在势垒层120上形成栅电极130。接着，可以在势垒层120上形成高k介电层470以覆盖栅电极130。
参考图10B，可以通过蚀刻来去除高k介电层470的一部分。势垒层120的上表面可以通过该蚀刻部分暴露。接着，可以在高k介电层470的侧表面和上表面上沉积金属层460’。金属层460’可以包括与势垒层120的暴露的上表面形成欧姆接触的金属材料。
参考图10C，可以蚀刻金属层460’的一部分和高k介电层470的一部分，使得暴露势垒层120。这里，金属层460’和高k介电层470可以通过单光刻工艺来蚀刻。因此，可以在高k介电层470的一侧形成与势垒层120形成欧姆接触的源电极441，并且可以在高k介电层470的上表面上形成场板460。也就是说，高k介电层470可以形成在场板460的下表面上。参考图10D，可以形成低k介电层450势垒层以覆盖场板460、高k介电层470和漏电极442。
图11是示出了根据另一示例实施例的功率器件500的截面图。在下文中，将主要描述与上述实施例的不同之处。
参考图11，势垒层120可以设置在沟道层110上，并且栅电极130可以设置在势垒层120上。此外，源电极541和漏电极542可以设置在势垒层120的两侧上。
第一场板560a、第二场板560b和第三场板560c可以设置在栅电极130之上。这里，第一场板560a、第二场板560b和第三场板560c可以与源电极541一体地设置。具体地，第一场板560a、第二场板560b和第三场板560c可以顺序地设置在栅电极130上方以在z轴方向上彼此分离。第一场板560a、第二场板560b和第三场板560c可以沿x轴方向朝向漏电极542延伸。
为了更有效地分散施加到栅电极130的边缘部分的电场，可以将第一场板560a、第二场板560b和第三场板560c的长度布置为随着在竖直方向上(z轴方向)距沟道层110的距离增加而增加。例如，如图11所示，第一场板560a、第二场板560b和第三场板560c可以被布置为分别在竖直方向上越来越远离栅电极130，并且可以分别朝向漏电极542(在x轴方向上)增加长度。例如，具有朝向漏电极542的最短长度的第一场板560a距沟道层110可以具有距离h1，并且朝向漏电极542的长度比第一场板560a的长度长的第二场板560b距沟道层110可以具有距离h2(＞h1)。此外，具有朝向漏电极542的最长长度的第三场板560c距沟道层110可以具有距离h3(>h2)。
尽管图11示出了第一场板560a、第二场板560b和第三场板560c设置在栅电极130之上的示例，但是本公开不限于此，并且场板的数量可以进行各种改变。
高k介电层570a、570b和570c中的每一个可以分别设置在第一场板560a、第二场板560b和第三场板560c中的每一个的下表面和侧表面上。图11示出了高k介电层570a、570b和570c分别设置在第一场板560a、第二场板560b和第三场板560c的下表面和侧表面上的示例。然而，本公开不限于此，并且高k介电层570a、570b和570c可以分别仅设置在第一场板560a、第二场板560b和第三场板560c的下表面或侧表面上。此外，图11示出了高k介电层570a、570b和570c分别设置在所有第一场板560a、第二场板560b和第三场板560c上的情况，但本公开不限于此，并且高k介电层570a、570b和570c可以分别设置在第一场板560a、第二场板560b和第三场板560c中的一些上。
低k介电层550可以设置在第一场板560a、第二场板560b和第三场板560c与势垒层120之间。低k介电层550可以覆盖栅电极130和漏电极542，并且可以填充第一场板560a、第二场板560b和第三场板560c之间的空间。
图12是示出了根据另一示例实施例的功率器件500’的截面图。
参考图12，第一场板560a’、第二场板560b’和第三场板560c’可以设置在栅电极130之上。第一场板560a’、第二场板560b’和第三场板560c’的厚度可以随着距沟道层110的距离增加而增加。例如，当从沟道层110顺序地设置第一场板560a’、第二场板560b’和第三场板560c’时，第一场板560a’可以具有厚度M1，第二场板560b’可以具有厚度M2(＞M1)，并且第三场板560c′可以具有厚度M3(＞M2)。
分别设置在第一场板560a’、第二场板560b’和第三场板560c’上的第一高k介电层570a’、第二高k介电层570b’和第三高k介电层570c’的厚度可以随着距沟道层110的距离增加而增加。例如，在随着距沟道层110的距离增加而顺序地设置第一场板560a’、第二场板560b’和第三场板560c’的情况下，设置在第一场板560a’上的第一高k介电层570a’可以具有厚度t1，设置在第二场板560b’上的第二高k介电层570b’可以具有厚度t2(＞t1)，并且设置在第三场板560c’上的第三高k介电层570c’可以具有厚度t3(＞t2)。
如上，第一场板560a’、第二场板560b’和第三场板560c’以及第一高k介电层570a’、第二高k介电层570b’和第三高k介电层570c’的厚度可以随着距沟道层110的距离增加而增加，因此，可以更有效地分散在栅电极130的边缘部分处形成的电场。
图13是示出了根据另一示例实施例的功率器件600的截面图。在下文中，将主要描述与上述实施例的不同之处。
参考图13，势垒层120可以设置在沟道层110上，并且栅电极130可以设置在势垒层120上。此外，源电极641和漏电极642可以设置在势垒层120的两侧上。
多个第一场板661a、661b和661c可以设置在栅电极130之上。这里，第一场板661a、661b和661c中的每一个可以朝向漏电极642(在x轴方向上)延伸。第一场板661a、661b和661c可以与源电极641一体地设置。随着第一场板661a、661b和661c朝向漏电极642(x轴方向)长度增加，在竖直方向(z轴方向)上距沟道层110的距离可以增加。
第一高k介电层671a、671b和671c可以分别设置在第一场板661a、661b和661c上。这里，第一高k介电层671a、671b和671c中的每一个可以分别设置在第一场板661a、661b和661c中的每一个的下表面和侧表面中的至少一个上。此外，第一高k介电层671a、671b和671c可以分别仅设置在第一场板661a、661b和661c中的一些上。
多个第二场板662a、662b和662c可以设置在漏电极642上。这里，多个第二场板662a、662b和662c可以朝向栅电极130(沿-x轴方向)延伸。多个第二场板662a、662b和662c可以与漏电极642一体地设置。随着多个第二场板662a、662b和662c朝向栅电极130(-x轴方向)长度增加，它们在竖直方向(z轴方向)上距沟道层110的距离可以增加。
第二高k介电层672a、672b和672c可以分别设置在多个第二场板662a、662b和662c上。这里，第二高k介电层672a、672b和672c中的每一个可以分别设置在第二场板662a、662b和662c中的每一个的下表面和侧表面中的至少一个上。此外，第二高k介电层672a、672b和672c可以分别仅设置在第二场板662a、662b和662c中的一些上。
低k介电层650可以设置在第一场板661a、661b和661c、第二场板662a、662b和662c以及势垒层120之间。低k介电层650可以填充第一场板661a、661b和661c之间的空间以及第二场板662a、662b和662c之间的空间。
根据上述示例实施例，可以通过在栅电极的上部上设置朝向漏电极延伸的场板来分散施加到栅电极的边缘部分的电场。此外，通过在场板的下表面和侧表面中的至少一个上设置高k介电层，可以更有效地分散施加到栅电极的边缘部分的电场。因此，可以增加击穿电压并且可以减小漏电流，以实现具有改进的高压特性和可靠性的功率器件。
根据示例实施例的功率器件可以应用于各种电子系统和/或设备。
作为示例，图14示出了包括根据示例实施例的功率器件的电子系统的框图。
参考图14，电子系统1400可以包括集成电路(IC)1401，例如，显示驱动器集成电路(DDI)，并且该IC可以包括控制器1402、电源电路1404、驱动器块1406和存储器块1408。控制器1402接收并解码从主处理器(MPU)1422施加的命令，并根据该命令控制IC 1401的每个块来实现操作。电源电路1404响应于控制器1402的控制生成驱动电压。驱动器块1406响应于控制器1402的控制，使用由电源电路1404生成的驱动电压来驱动显示面板1424。显示面板1424可以是LED显示器、LCD显示器或等离子显示器，但不限于此。存储器块1408是用于临时存储输入到控制器1402的命令或从控制器1402输出的控制信号或用于存储必要数据的块，并且可以包括存储器(例如，DRAM)、闪存。电源电路1404和/或显示面板1424可以包括根据本文描述的任一示例实施例的功率器件，例如，本申请的图1至图3、图5、图7、图9、图11、图12和图13中的功率器件100、200、300、400、500、500’和600中的任何一个。
作为另一示例，图15是包括根据示例实施例的功率器件的电子设备的框图。
如图15所示，电子设备1500包括一个或多个电子设备组件，该一个或多个电子设备组件包括经由总线1510通信耦接在一起的处理器(例如，处理电路)1520和存储器1530。
处理电路1520可以包括处理电路的一个或多个实例(例如，例如包括逻辑电路的硬件、例如执行软件的处理器的硬件/软件组合；或其组合)，和/或可以由该处理电路的一个或多个实例实现。
在一些示例实施例中，电子设备1500可以包括耦接到总线1510的一个或多个附加组件(未示出)，该一个或多个附加组件可以包括例如电源、光传感器、发光设备、或其组合等。在一些示例实施例中，处理电路1520、存储器1530或一个或多个附加组件中的一个或多个可以包括根据本文描述的示例实施例中的任一功率器件，例如，本申请的图1至图3、图5、图7、图9、图11、图12、图13中的功率器件100、200、300、400、500、500’和600中的任何一个。
以上公开的元件中的一个或多个可以包括或实现在处理电路中，例如，包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或其组合。例如，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
应当理解的是，应仅以描述性意义而不是限制性目的来考虑本文中描述的实施例。对每个实施例中的特征或方面的描述一般应当被看作可用于其他实施例中的其他类似特征或方面。尽管已参照附图描述了一个或多个实施例，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (38)

1.一种功率器件，包括：
沟道层；
源电极和漏栅电极极，分别在所述沟道层的两侧上；
栅电极，在所述沟道层上方并位于所述源电极和所述漏电极之间；
第一场板，在所述栅电极之上，并沿从所述栅电极朝向所述漏电极的方向延伸，所述第一场板包括金属；以及
高k介电层，在所述第一场板的下表面上，或所述第一场板的侧表面上，或所述第一场板的下表面和所述第一场板的侧表面两者上。
2.根据权利要求1所述的功率器件，其中，所述第一场板与所述源电极接触，并与所述源电极形成为一体。
3.根据权利要求1所述的功率器件，其中，所述第一场板具有10nm至10μm的厚度。
4.根据权利要求1所述的功率器件，其中，所述高k介电层具有100nm至3μm的厚度。
5.根据权利要求1所述的功率器件，其中，所述高k介电层包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种。
6.根据权利要求1所述的功率器件，其中，所述高k介电层填充所述第一场板和所述栅电极之间的空间。
7.根据权利要求6所述的功率器件，还包括：
低k介电层，覆盖所述第一场板和所述高k介电层。
8.根据权利要求7所述的功率器件，其中，所述低k介电层包括SiO。
9.根据权利要求1所述的功率器件，还包括：
低k介电层，在所述第一场板和所述栅电极之间的空间中。
10.根据权利要求9所述的功率器件，其中，所述低k介电层具有100nm至3μm的厚度。
11.根据权利要求1所述的功率器件，还包括：
多个第一场板，在所述栅电极之上，其中
所述第一场板是所述多个第一场板中的一个，
随着所述多个第一场板距所述沟道层的距离增加，所述多个第一场板的长度在从所述栅电极朝向所述漏电极的方向上逐渐增加。
12.根据权利要求11所述的功率器件，其中，所述多个第一场板的厚度随着所述多个第一场板距所述沟道层的距离增加而增加。
13.根据权利要求11所述的功率器件，还包括：
所述多个第一场板上的多个高k介电层，其中
所述高k介电层是所述多个高k介电层中的一个，并且所述多个高k介电层的厚度随着所述多个高k介电层距所述沟道层的距离增加而增加。
14.根据权利要求1所述的功率器件，还包括：
第二场板，连接到所述漏电极，并沿从所述漏电极朝向所述栅电极的方向延伸。
15.根据权利要求1所述的功率器件，其中，所述沟道层包括GaN基材料。
16.根据权利要求15所述的功率器件，还包括：
势垒层，设置在所述沟道层上，其中
所述势垒层被配置为在所述沟道层中诱发二维电子气2DEG。
17.根据权利要求16所述的功率器件，其中，所述势垒层包括氮化物，所述氮化物包括Al、Ga、In和B中的至少一种。
18.根据权利要求1所述的功率器件，其中，所述栅电极包括Ni、Pt、Pd和Au中的至少一种。
19.根据权利要求1所述的功率器件，还包括：
绝缘层，在所述沟道层和所述栅电极之间。
20.根据权利要求19所述的功率器件，其中，所述绝缘层包括SiO、SiN、SiON、AlO和AlON中的至少一种。
21.根据权利要求19所述的功率器件，其中，所述栅电极包括Ti、Al、Ni、Pt、Pd和Au中的至少一种。
22.根据权利要求1所述的功率器件，还包括：
耗尽形成层，在所述沟道层和所述栅电极之间。
23.根据权利要求22所述的功率器件，其中，所述耗尽形成层包括p型III-V基氮化物半导体。
24.根据权利要求22所述的功率器件，其中，所述栅电极包括Ti、Al、Ni、Pt、Pd和Au中的至少一种。
25.一种制造功率器件的方法，所述方法包括：
在沟道层上形成栅电极；
在所述沟道层上形成低k介电层，所述低k介电层覆盖所述栅电极；
在所述低k介电层的上表面上形成第一高k介电层；
在所述第一高k介电层的侧表面、所述低k介电层的侧表面、以及所述第一高k介电层的上表面上形成金属层；以及
在所述沟道层的一侧上形成源电极，
其中形成所述源电极包括：蚀刻所述金属层的一部分和所述第一高k介电层的一部分，并同时在所述第一高k介电层的上表面上形成场板。
26.根据权利要求25所述的方法，其中，所述低k介电层包括SiO。
27.根据权利要求25所述的方法，其中，所述第一高k介电层包括SiON、SiN、Al2O3、HfO和ZrO中的至少一种。
28.根据权利要求25所述的方法，其中，
在形成所述源电极时，通过单光刻工艺对所述金属层和所述第一高k介电层进行蚀刻。
29.根据权利要求25所述的方法，其中，
在形成所述源电极时，所述场板形成在所述栅电极之上，并形成为沿从所述栅电极朝向漏电极的方向延伸，并且所述第一高k介电层形成在所述场板的下表面上。
30.根据权利要求25所述的方法，还包括：
形成覆盖所述场板和所述低k介电层的第二高k介电层；以及
蚀刻所述第二高k介电层，使得所述第二高k介电层仅保留在所述场板的侧表面上。
31.根据权利要求30所述的方法，其中，
通过各向同性沉积形成所述第二高k介电层，以及
通过各向异性刻蚀工艺来执行对所述第二高k介电层的刻蚀。
32.一种制造功率器件的方法，所述方法包括：
在沟道层上形成栅电极；
在所述沟道层上形成低k介电层，所述低k介电层覆盖所述栅电极；
在所述低k介电层的侧表面和所述低k介电层的上表面上形成金属层；
在所述沟道层的一侧上形成源电极，其中形成所述源电极包括：蚀刻所述金属层的一部分，并同时在所述低k介电层的上表面上形成场板；
形成覆盖所述场板和所述低k介电层的高k介电层；以及
蚀刻所述高k介电层，使得所述高k介电层仅保留在所述场板的侧表面上。
33.一种制造功率器件的方法，所述方法包括：
在沟道层上形成栅电极；
在所述沟道层上形成高k介电层，所述高k介电层覆盖所述栅电极；
在所述高k介电层的侧表面和所述高k介电层的上表面上形成金属层；
在所述沟道层的一侧上形成源电极，其中形成所述源电极包括：蚀刻所述金属层的一部分和所述高k介电层的一部分，并同时在所述高k介电层的上表面上形成场板；以及
形成覆盖所述场板和所述高k介电层的低k介电层。
34.一种功率器件，包括：
沟道层；
源电极、栅电极和漏电极，在所述沟道层上沿第一方向彼此间隔开，所述栅电极在所述源电极和所述漏电极之间；
第一金属结构，在所述源电极上并与所述栅电极间隔开，所述第一金属结构包括第一场板，所述第一场板以所述第一场板的下表面面向所述栅电极的方式在所述栅电极上方沿所述第一方向延伸，并且所述第一场板的侧表面在所述沟道层的在所述栅电极和所述漏电极之间的区域上方；以及
高k介电层，在所述第一场板的下表面上，或所述第一场板的侧表面上，或所述第一场板的下表面和所述第一场板的侧表面两者上。
35.根据权利要求34所述的功率器件，其中，
所述第一金属结构包括竖直部分，
所述竖直部分从所述源电极的顶表面沿与所述源电极的顶表面垂直的方向延伸，并且
所述第一场板从所述竖直部分的侧壁沿所述第一方向延伸。
36.根据权利要求35所述的功率器件，其中，
所述第一金属结构包括多个第一场板，所述多个第一场板沿所述第一金属结构的所述竖直部分在竖直方向上彼此间隔开，
所述多个第一场板包括所述第一场板，并且
所述多个第一场板在所述第一方向上延伸不同的长度。
37.根据权利要求36所述的功率器件，还包括：
多个高k介电层，在所述多个第一场板的下表面上，或所述多个第一场板的侧表面上，或所述多个第一场板的下表面和所述多个第一场板的侧表面两者上。
38.根据权利要求34所述的功率器件，还包括：
第二金属结构，在所述漏电极上，其中，
所述第二金属结构与所述栅电极和所述第一金属结构间隔开，
所述第二金属结构包括第二场板，以及
所述第二场板沿与所述第一方向相反的方向朝向所述第一金属结构延伸。
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