JP5055773B2

JP5055773B2 - 半導体素子

Info

Publication number: JP5055773B2
Application number: JP2006025616A
Authority: JP
Inventors: 将貴柳原
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2006-02-02
Filing date: 2006-02-02
Publication date: 2012-10-24
Anticipated expiration: 2026-02-02
Also published as: JP2007208037A

Description

本発明は、半導体素子に関し、特に、シリコン基板や、シリコンカーバイトのようなシリコン化合物等からなるシリコン系基板上に、窒化物系半導体層が形成された半導体素子に関する。

窒化物系半導体層、例えば、窒化ガリウム系化合物半導体層を用いた半導体素子として、例えば、メタル・セミコンダクタ電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Filed Effect Transistor）や、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が知られている。このような半導体素子では、一般にサファイヤ基板が用いられるが、硬度が高くダイシング等の工程で生産性を高めることができず、さらに高価であることから、シリコン系基板、例えば、シリコン基板を用いることが検討されている。

シリコン基板を用いた半導体素子では、その動作状態の変化によってシリコン基板裏面の電位が変動すると、デバイスの電気特性が不安定になってしまう。このため、シリコン基板裏面に電極を形成し、この電極を、例えば、アノード電極に電気的に接続して、シリコン基板裏面の電位をアノード電極に固定している。この場合、アノード電極とカソード電極との間に印加される電圧が、カソード電極とシリコン基板裏面との間にも印加される。

ところで、窒化ガリウム系化合物半導体は、その線膨張係数がシリコン基板の線膨張係数と大きく相違し、さらにシリコン基板との格子不整合により、クラックやそりが発生しやすい。このため、シリコン基板の上に窒化ガリウム系化合物半導体層を厚く形成することは困難である。

このように、シリコン基板の上に窒化ガリウム系化合物半導体層を厚く形成することが困難であることから、カソード電極からシリコン基板裏面に高電圧が印加されると、カソード電極からシリコン基板裏面に向かって漏れ電流が流れてしまうという問題がある。

かかる問題を解決するため、特許文献１には、シリコン系基板上に窒化物系半導体層が形成された半導体素子について、シリコン基板の裏面に、漏れ電流に対して逆方向接続となるようにｐｎ接合となる半導体層を新たに形成することにより、漏れ電流を抑制することが開示されている。
特開２００５−２１７０４９号公報

ところで、特許文献１の半導体素子では電子移動度が高く、高周波用半導体素子に多く用いられる。シリコン基板の裏面にｐｎ接合を形成すると、ここでは少数キャリアで電流の輸送が行われる。このため、ｐｎ接合の容量成分によっては、高速スイッチング動作（高速動作）に悪影響を与えるおそれがある。

また、シリコン基板上に窒化物系半導体層を形成する際にシリコン基板を加熱するため、シリコン基板において不純物拡散が生じてしまうおそれがある。この場合、シリコン基板の裏面に所望のｐｎ接合が得られにくくなってしまい、所望の半導体素子の製造が困難になるおそれがある。

本発明は、上記問題に鑑みてなされたものであり、シリコン系基板上に窒化物系半導体層が形成され、漏れ電流を抑制するとともに高速動作を可能にする半導体素子を提供することを目的とする。
また、本発明は、シリコン系基板上に窒化物系半導体層が形成され、シリコン系基板の裏面に流れる漏れ電流を抑制するとともに製造容易な半導体素子を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
シリコン系基板と、
前記シリコン系基板の一方の主面上に形成され、窒化物系化合物から構成された窒化物系半導体層と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層とショットキー接合を有する第１の電極と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第２の電極と、
前記シリコン系基板の他方の主面上に形成され、前記第１の電極と電気的に接続された第３の電極と、を備え、
前記第３の電極は、前記シリコン系基板とショットキー接合を有し、
前記第１の電極と前記第２の電極との間に主電流が流れ、
前記窒化物系半導体層は、ＡｌＮを含む緩衝層を有する、ことを特徴とする。

本発明の第２の観点に係る半導体素子は、
シリコン系基板と、
前記シリコン系基板の一方の主面上に形成され、窒化物系化合物から構成された窒化物系半導体層と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第１の電極と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第２の電極と、
前記シリコン系基板の他方の主面上に形成され、前記第１の電極と電気的に接続された第３の電極と、
前記窒化物系半導体層上の前記第１の電極と前記第２の電極との間に形成され、前記第１の電極と前記第２の電極との間に流れる主電流を制御する第４の電極と、を備え、
前記第３の電極は、前記シリコン系基板とショットキー接合を有し、
前記窒化物系半導体層は、ＡｌＮを含む緩衝層を有する、ことを特徴とする。

前記窒化物系半導体層は、例えば、ヘテロ結合を有するIII−Ｖ族の窒化物系化合物から構成され、
前記第４の電極は、前記窒化物系半導体層とショットキー接合を有する、ことが好ましい。

前記シリコン系基板は、例えば、ｐ型基板である。

前記第３の電極は、例えば、導電性の支持板上に形成され、前記第１の電極と前記支持板とが配線で接続されることにより、前記第１の電極と電気的に接続されている。

本発明によれば、シリコン系基板上に窒化物系半導体層が形成され、漏れ電流を抑制するとともに高速動作を可能にすることができる。

以下、本発明の半導体素子について説明する。図１は本実施の形態の半導体素子１の構成を示す断面図であり、図２は半導体素子１の平面図である。図１に示すように、半導体素子１は、シリコン系基板２と、窒化物系半導体層３と、第１の電極としてのアノード電極４と、第２電極としてのカソード電極５と、第３の電極としての下部電極６と、を備えている。下部電極６は、半導体素子１の支持板としてのフレーム７に電気的に接続されている。

シリコン系基板２は、シリコン、または、シリコンカーバイトのようなシリコン化合物等から構成された基板である。すなわち、シリコン系基板２には、シリコン基板の他に、シリコン化合物から構成された基板が含まれる。

窒化物系半導体層３は、シリコン系基板２の一方の主面、例えば、シリコン系基板２の上面に形成されている。窒化物系半導体層３は、例えば、ｎ型またはノンドープの窒化物系化合物から構成されている。窒化物系化合物としては、例えば、ヘテロ結合を有するIII−Ｖ族の窒化物系化合物があり、具体的には、窒化ガリウム（ＧａＮ）、窒化アルミニウム・ガリウム（ＡｌＧａＮ）等がある。本実施の形態では、窒化物系半導体層３は、緩衝層（バッファ層）９と、電子走行層（チャネル層）１０と、電子供給層（キャリア層）１１と、から構成されている。緩衝層９は、シリコン系基板２と窒化物系半導体（電子走行層１０）との格子結晶の違いを緩和し、良質な窒化物系半導体層３を形成するため、例えば、窒化アルミニウム（ＡｌＮ）から構成されている。電子走行層１０は、緩衝層９上に形成され、例えば、ＧａＮ等から構成されている。電子供給層１１は、電子走行層上に形成され、例えば、ＡｌＧａＮ等から構成されている。半導体素子１がＨＥＭＴの場合、電子走行層１０はノンドープのＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）等から構成され、電子供給層１１はｎ型またはノンドープのＡｌ_ＹＧａ_１−ＹＮ（０≦Ｙ≦１）等から構成される。なお、電子走行層１０と電子供給層１１との界面近傍に二次元電子ガスが発生する。窒化物系半導体層３は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によってシリコン系基板２上に形成される。

アノード電極４は、窒化物系半導体層３の所定の領域上に形成されている。また、カソード電極５は、窒化物系半導体層３の所定の領域上に形成されている。アノード電極４とカソード電極５とは、半導体素子１の主電流が流れる電極であり、半導体素子１の電流路の端部を構成する。

アノード電極４は、窒化物系半導体層３とショットキー接合を有するように形成されている。本実施の形態では、アノード電極４は、ニッケル（Ｎｉ）膜またはプラチナ（Ｐｔ）膜と、Ｎｉ膜またはＰｔ膜の上に形成された金（Ａｕ）膜とから構成されている。アノード電極４は、窒化物系半導体層３上に、例えば、スパッタリング等によりＮｉ膜（またはＰｔ膜）及びＡｕ膜を形成し、ドライエッチング等によって所定の形状にパターニングすることにより形成される。

カソード電極５は、窒化物系半導体層３と低抵抗接触（オーミック接触）するように形成されている。本実施の形態では、カソード電極５は、チタン（Ｔｉ）膜と、Ｔｉ膜上に形成されたアルミニウム（Ａｌ）膜とから構成されている。カソード電極５は、窒化物系半導体層３上に、例えば、スパッタリング等によりＴｉ膜及びＡｌ膜を形成し、ドライエッチング等によって所定の形状にパターニングすることにより形成される。

下部電極６は、シリコン系基板２の他方の主面、例えば、シリコン系基板２の下面（裏面）に接続されている。下部電極６は、シリコン系基板２とショットキー接合を有するように形成されている。例えば、シリコン系基板２がｐ型基板のとき、下部電極６は、仕事関数の大きい金属または合金から構成されていることが好ましい。このように構成することにより、多数キャリアで電流の輸送が行われ、高周波の漏れ電流がカソード電極５からシリコン系基板２の裏面へ流れることを良好に抑制することができる。下部電極６は、シリコン系基板２の下面に、例えば、Ｔｉ、Ｎｉの順に蒸着等させることにより形成される。

また、下部電極６は、アノード電極４と電気的に接続されている。本実施の形態では、アノード電極４とフレーム７とが配線８に接続され、下部電極６は、フレーム７及び配線８を介して、アノード電極４と電気的に接続されている。

さらに、フレーム７は、下部電極６の下面に接続されている。フレーム７は、導電部材から構成されている。フレーム７は、シリコン系基板２等を支持するとともに、放熱板として機能する。

以上のように構成された本実施の形態の半導体素子１によれば、シリコン系基板２の下面に形成された下部電極６がフレーム７及び配線８を介してアノード電極４と電気的に接続されているので、下部電極６の電位がアノード電極４の電位に固定される。これにより、半導体素子１の動作状態の変化によるシリコン系基板２及び下部電極６の電位の変化を防ぐことができ、半導体素子１の電気的動作が安定する。

なお、図１では半導体素子１の構造をわかりやすくするために、半導体素子１の縦方向（厚み方向）の寸法を拡大して示しているが、実際の窒化物系半導体層３の厚みは、アノード電極４とカソード電極５との間の横方向（高さ方向）の最短距離に比較して十分に小さい。また、シリコン系基板２が単一の導電型から成る場合には、実質的に導体として機能する。アノード電極４と下部電極６とは同電位であるため、半導体素子１の耐圧は、カソード電極５とシリコン系基板２との間で決まる。窒化物系半導体層３の表面でのアノード電極４とカソード電極５との間の耐圧よりも、カソード電極５と下部電極６との耐圧が問題となる。本実施の形態の半導体素子１では、シリコン系基板２の下面に下部電極６が形成されているので、カソード電極５と、シリコン系基板２の下面との間の耐圧を向上させることができる。このため、例えば、カソード電極５からシリコン系基板２の下面に高電圧が印加されても、カソード電極５と下部電極６との間の破壊が防止され、カソード電極５からシリコン系基板２の下面への漏れ電流を抑制することができる。

本実施の形態の半導体素子１では、シリコン系基板２の下面に下部電極６を形成することにより漏れ電流を抑制しているので、従来のｐｎ接合が形成されている場合に比べて、多数キャリアで電流の輸送が行われる。このため、高速かつ良好に漏れ電流を制御することができる。この結果、耐圧を向上させることができる。

本実施の形態の半導体素子１では、シリコン系基板２の下面に下部電極６を形成することにより漏れ電流を抑制しているので、従来のｐｎ接合が形成されている場合に比べて、高速動作の悪影響を低減することができる。また、リカバリー電流を抑制することができる。さらに、電流コラプスの発生を抑制することができる。

従来のｐｎ接合が形成されている半導体素子では、シリコン系基板２に、例えば、不純物拡散させる等の工程が必要であるが、本実施の形態の半導体素子１では、シリコン系基板２の下面に下部電極６を形成するだけでよい。このため、従来のシリコン系基板２にｐｎ接合を形成する場合のように、窒化物系半導体層３を形成する際のシリコン系基板２の加熱によって不純物拡散が生じる等の問題が発生することがなくなり、半導体素子１を容易に製造することができる。

本実施の形態の半導体素子１では、シリコン系基板２の下面に下部電極６を形成することにより耐圧を向上しているので、シリコン系基板２を薄く形成することができる。このため、窒化物系半導体層３とフレーム７との間の熱抵抗を小さくすることができ、例えば、窒化物系半導体層３で発生した熱を放熱板として機能するフレーム７を通じて外部に良好に放熱させることができる。

本実施の形態の半導体素子１では、低コストかつ加工性のよい、シリコン系基板２を使用しているので、半導体素子１の生産性を向上させることができるとともに、材料コスト及び生産コストを削減することができる。また、シリコン系基板２はサファイア基板に比べて熱伝導率に優れているので、デバイスの動作中に発生する熱をシリコン系基板２を通じて良好に放熱させることができ、デバイスの耐圧等の諸特性を向上させることができる。

なお、本発明は、上記の実施の形態に限らず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。

本発明の半導体素子は、シリコン系基板上に窒化物系半導体層が形成された半導体素子であればよく、例えば、図３及び図４に示す半導体素子２１であってもよい。図３及び図４に示すように、半導体素子２１は、窒化物系半導体層３の所定の領域上（半導体素子２１の主面上）に、窒化物系半導体層３と低抵抗接触する（オーミック接触された）ドレイン電極２２及びソース電極２３が形成されている。また、窒化物系半導体層３上のドレイン電極２２とソース電極２３との間に、両電極に流れる電流を制御する第４の電極としてのゲート電極２４が形成されている。ゲート電極２４は、例えば、窒化物系半導体層３上に絶縁膜２５を介して形成されている。ゲート電極２４は、例えば、ポリシリコン膜から構成されている。ゲート電極２４は、例えば、窒化物系半導体層３表面の酸化膜をエッチングにて除去し、新たな薄い酸化膜を形成し、さらにＣＶＤ法にてポリシリコン膜を形成する。続いて、ドライエッチング等によって所定の形状にパターニングすることにより窒化物系半導体層３上にゲート電極２４が形成される。このゲート電極２４は、絶縁膜２５を介して窒化物系半導体層３上に形成されるＭＩＳ（Metal Insulator Semiconductor）構造に限定されるものではなく、窒化物系半導体層３とショットキー接合を有するように形成されていてもよい。このように構成された半導体素子２１であっても、上記実施の形態の半導体素子１と同様の効果を有することができる。

上記実施の形態では、シリコン系基板２と電子走行層１０との間に緩衝層９を形成した場合を例に本発明を説明したが、緩衝層９は、例えば、図５に示すように、ＡｌＮからなる第１の層９ａと、ＧａＮからなる第２の層９ｂとを順に多層積層して構成することが好ましい。この場合、窒化物系半導体層３は、シリコン系基板２の結晶方位を良好に引き継ぐことができ、窒化物系半導体層３の平坦性が良くなる。この結果、半導体素子１の電気的特性が良好になる。

上記実施の形態では、アノード電極４とフレーム７とが配線８により接続されている場合を例に本発明を説明したが、アノード電極４とフレーム７との接続は配線８のような外部配線に限定されるものでない。また、配線８にノイズフィルタを設けてもよい。この場合、フレーム７からアノード電極４等までの経路で発生するノイズが窒化物系半導体層３に進入することを防止することができる。ノイズフィルタとしては、例えば、抵抗と容量からなる低域フィルターがある。

本発明の実施の形態の半導体素子の構成を示す断面図である。図１の半導体素子の平面図である。本発明の他の実施の形態の半導体素子の構成を示す断面図である。図３の半導体素子の平面図である。本発明の他の実施の形態の窒化物系半導体層付近の構成を示す図である。

符号の説明

１半導体素子
２シリコン系基板
３窒化物系半導体層
４アノード電極
５カソード電極
６下部電極
７フレーム
８配線
９緩衝層
１０電子走行層
１１電子供給層

Claims

シリコン系基板と、
前記シリコン系基板の一方の主面上に形成され、窒化物系化合物から構成された窒化物系半導体層と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層とショットキー接合を有する第１の電極と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第２の電極と、
前記シリコン系基板の他方の主面上に形成され、前記第１の電極と電気的に接続された第３の電極と、を備え、
前記第３の電極は、前記シリコン系基板とショットキー接合を有し、
前記第１の電極と前記第２の電極との間に主電流が流れ、
前記窒化物系半導体層は、ＡｌＮを含む緩衝層を有する、ことを特徴とする半導体素子。
シリコン系基板と、
前記シリコン系基板の一方の主面上に形成され、窒化物系化合物から構成された窒化物系半導体層と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第１の電極と、
前記窒化物系半導体層上に形成され、該窒化物系半導体層にオーミック接触された第２の電極と、
前記シリコン系基板の他方の主面上に形成され、前記第１の電極と電気的に接続された第３の電極と、
前記窒化物系半導体層上の前記第１の電極と前記第２の電極との間に形成され、前記第１の電極と前記第２の電極との間に流れる主電流を制御する第４の電極と、を備え、
前記第３の電極は、前記シリコン系基板とショットキー接合を有し、
前記窒化物系半導体層は、ＡｌＮを含む緩衝層を有する、ことを特徴とする半導体素子。
前記窒化物系半導体層は、ヘテロ結合を有するIII−Ｖ族の窒化物系化合物から構成され、
前記第４の電極は、前記窒化物系半導体層とショットキー接合を有する、ことを特徴とする請求項２に記載の半導体素子。
前記シリコン系基板は、ｐ型基板である、ことを特徴とする請求項１に記載の半導体素子。
前記第３の電極は、導電性の支持板上に形成され、前記第１の電極と前記支持板とが配線で接続されることにより、前記第１の電極と電気的に接続されている、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。