KR20220015997A - 계단식 전계판을 갖는 갈륨 질화물계 디바이스 및 이를 제조하는 방법 - Google Patents

계단식 전계판을 갖는 갈륨 질화물계 디바이스 및 이를 제조하는 방법 Download PDF

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Abstract

본 개시는 반도체 구조물을 제공한다. 반도체 구조물은 기판 상의 갈륨 질화물(GaN) 층; 상기 GaN 층 상에 배치된 알루미늄 갈륨 질화물(AlGaN) 층; AlGaN 층 상에 배치된 게이트 스택; AlGaN 층 상에 배치되고 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처; 유전체 재료 층이 게이트 스택 상에 배치되고; 및 유전체 재료 층 상에 배치되고 소스 피처에 전기적으로 접속된 전계판을 포함하고, 전계판은 계단식 구조물을 포함한다.

Description

계단식 전계판을 갖는 갈륨 질화물계 디바이스 및 이를 제조하는 방법 {GALLIUM NITRIDE-BASED DEVICE WITH STEP-WISE FIELD PLATE AND METHOD MAKING THE SAME}
우선순위 데이터
본 출원은 2020년 7월 31일자로 출원된 발명의 명칭이 "GALLIUM NITRIDE DEVICE WITH STEP-FIELD PLATE AND PERFORMANCE ENHANCEMENT"인 미국 가특허 출원 제63/059,431호의 우선권을 주장하며, 이 출원의 전체 개시 내용이 본 명세서에 참고로 통합된다.
발명의 배경이 되는 기술
반도체 기술에서, 갈륨 질화물(GaN)은 그 특성으로 인해 고전력 전계 효과 트랜지스터, 고주파 트랜지스터 또는 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)와 같은 다양한 집적 회로 디바이스를 형성하기 위해 사용된다. 일부 예에서, GaN계 디바이스는 높은 항복 전압 및 낮은 온 저항을 위해 집적 회로에서 사용된다. 그러나, 항복 전압은 다양한 요인과 관련된다. 기존의 GaN계 디바이스는 항복 전압과 문턱 전압을 포함한 기타 디바이스 파라미터를 고려할 때 만족스럽지 못하다. 따라서, 이러한 문제점을 해결하기 위해 항복 전압이 향상된 GaN계 디바이스의 구조물 및 그 제조 방법이 필요하다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 일부 실시예에 따라 구성된 갈륨 질화물(GaN)계 트랜지스터를 갖는 반도체 구조물의 단면도이다.
도 1b는 일부 실시예에 따라 구성된 갈륨 질화물(GaN)계 디바이스를 갖는 반도체 구조물의 단면도이다.
도 2a 내지 도 8a는 다양한 실시예에 따른 도 1a의 반도체 구조물에 집적된 게이트 구조물의 단면도이다.
도 2b 내지 도 8b는 다양한 실시예에 따른, 각각 도 2a 내지 도 8a의 게이트 스택을 갖는 도 1a의 반도체 구조물의 개략도이다.
도 9는 일부 실시예에 따라 구성된 GaN계 트랜지스터를 갖는 반도체 구조물의 단면도이다.
도 10은 일부 실시예에 따라 구성된 갈륨 질화물(GaN)계 트랜지스터를 갖는 반도체 구조물의 단면도이다.
도 11은 일부 실시예에 따라 구성된 GaN계 디바이스를 갖는 도 1a, 도 1b, 도 9 및 도 10과 같은 반도체 구조물을 제조하는 방법의 흐름도이다.
도 12 내지 도 19는 다양한 실시예에 따른 다양한 제조 단계에서 (도 1a, 도 9 및 도 10과 같은) 반도체 구조물의 단면도이다.
도 20 내지 도 24는 다양한 실시예에 따른 다양한 제조 단계에서 (도 1a, 도 9 및 도 10과 같은) 반도체 구조물의 단면도이다.
도 25 내지 도 27은 다양한 실시예에 따른 다양한 제조 단계에서 반도체 구조물의 단면도이다.
도 28은 일부 실시예에 따른 갈륨 질화물(GaN)계 디바이스의 다양한 특성 데이터의 개략도이다.
다음 개시는 다양한 실시예의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공하는 것으로 이해된다. 컴포넌트 및 배치의 특정 예시가 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이는 단지 예시에 불과하며 제한하려는 의도는 아니다. 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하지 않는다.
도 1a는 갈륨 질화물(GaN)계 트랜지스터를 갖는 반도체 구조물(또는 디바이스 구조물)(100)의 일 실시예의 단면도이다. 도 1b는 GaN계 디바이스를 갖는 반도체 구조물(180)의 일 실시예의 단면도이다. 도 2a 내지 도 8a는 본 개시내용의 다양한 실시예에 따른 도 1a의 반도체 구조물에 통합된 게이트 구조물의 단면도이다. 도 2b 내지 도 8b는 본 개시의 다양한 실시예에 따른, 각각 도 2a 내지 도 8a의 게이트 구조물을 갖는 도 1a의 반도체 구조물의 개략도이다. 도 1a, 도 1b, 도 2a 내지 도 8a, 도 2b 내지 도 8b, 및 다른 도면들을 참조하면, 반도체 구조물(100)(또는 180)과 같은 GaN계 디바이스 및 그 제조 방법이 집합적으로 설명된다.
도 1a를 참조하면, 반도체 구조물(100)은 사파이어 기판(110)을 포함한다. 대안적으로, 기판은 실리콘 탄화물(SiC) 기판 또는 실리콘 기판일 수 있다. 예를 들어, 실리콘 기판은 (111) 실리콘 웨이퍼일 수 있다.
반도체 구조물(100)은 또한 상이한 대역 갭을 갖는 재료 층과 같은 2 개의 상이한 반도체 재료 층 사이에 형성된 헤테로 접합을 포함한다. 예를 들어, 반도체 구조물(100)은 도핑되지 않은 협대역 갭 채널 층 및 광대역 갭 n형 도너 공급 층을 포함한다. 일 실시예에서, 반도체 구조물(100)은 기판(110) 상에 형성된 제 1 III-V 화합물 층(또는 버퍼 층으로 지칭됨)(114) 및 버퍼 층(114) 상에 형성된 제 2 III-V 화합물 층(또는 배리어 층으로 지칭됨)(116)을 포함한다. 버퍼 층(114) 및 배리어 층(116)은 원소 주기율표에서 III-V족으로 만들어진 화합물이다. 그러나, 버퍼 층(114) 및 배리어 층(116)은 조성이 서로 상이하다. 버퍼 층(114)은 도핑되지 않거나 의도하지 않게 도핑(unintentionally doped; UID)된다. 반도체 구조물(100)의 본 실시예에서, 버퍼 층(114)은 갈륨 질화물(GaN) 층(GaN 층(114)으로도 지칭됨)을 포함한다. 배리어 층(116)은 알루미늄 갈륨 질화물(AlGaN) 층(AlGaN 층(116)으로도 지칭됨)을 포함한다. GaN 층(114) 및 AlGaN 층(116)은 일부 실시예에서 서로 직접 접촉할 수 있다.
도시된 실시예에서, GaN 층(114)은 도핑되지 않는다. 대안적으로, GaN 층(114)은 GaN 층(114)을 형성하기 위해 사용된 전구체로 인해 n형으로 약하게 도핑되는 것과 같이 의도하지 않게 도핑된다. GaN 층(114)은 갈륨 함유 전구체 및 질소 함유 전구체를 사용한 유기 금속 기상 에피택시(metal organic vapor phase epitaxy; MOVPE)에 의해 에피택시 성장될 수 있다. 갈륨 함유 전구체는 트리메틸갈륨(TMG), 트리에틸갈륨(TEG), 또는 다른 적절한 화학 물질을 포함한다. 질소 함유 전구체는 암모니아(NH3), TBAm(tertiarybutylamine), 페닐 히드라진, 또는 기타 적절한 화학 물질을 포함한다. 일 예에서, GaN 층(114)은 약 0.5 미크론 내지 약 10 미크론 범위 내의 두께를 갖는다. 다른 예에서, GaN 층(114)은 약 2 마이크론의 두께를 갖는다.
AlGaN 층(116)은 약하게 n형 도핑된 것과 같은 n형 도핑된다. 대안적으로, 또는 추가적으로, AlGaN 층(116)은 인접 층으로부터 도입된 n형 도펀트를 갖는다. 일부 실시예에서, AlGaN 층(116)은 약하게 p형 도핑된 것과 같은 p형 도핑된다. AlGaN 층(116)은 선택적 에피택시 성장에 의해 GaN 층(114) 상에 성막된다. AlGaN 층(116)은 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체를 사용하여 MOVPE에 의해 에피택셜 성장될 수 있다. 알루미늄 함유 전구체는 TMA, TEA 또는 기타 적절한 화학 물질을 포함한다. 갈륨 함유 전구체는 TMG, TEG 또는 기타 적절한 화학 물질을 포함한다. 질소 함유 전구체는 암모니아, TBAm, 페닐 히드라진 또는 기타 적절한 화학 물질을 포함한다. 일 예에서, AlGaN 층(116)은 약 5 나노미터 내지 약 50 나노미터 범위 내의 두께를 갖는다. 다른 예에서, AlGaN 층(116)은 약 15 나노미터의 두께를 갖는다.
AlGaN 층(116)의 전자는 GaN 층(114)으로 드랍(drop)되고, GaN 층(114)에서 매우 높은 이동 도전성 전자의 매우 얇은 층(118)을 생성한다. 이 얇은 층(118)은 2차원 전자 가스(2-DEG)로도 불리며, 캐리어 채널을 형성한다. 2-DEG의 얇은 층(118)은 AlGaN 층(116)과 GaN 층(114)의 계면에 위치된ㄴ다. 따라서, 캐리어 채널은, GaN 층(114)이 도핑되지 않거나 의도하지 않게 도핑되기 때문에 높은 전자 이동도를 가지며, 전자가 불순물과의 충돌 없이 자유롭게 이동할 수 있거나 충돌이 크게 감소된다.
반도체 구조물(100)은 또한 기판(110) 상에 형성되고 채널 층(118)에 전기적으로 접속되도록 구성된 소스 피처(120A) 및 드레인 피처(120B)를 포함한다. 소스 피처(120A) 및 드레인 피처(120B)는 또한 집합적으로 소스/드레인(S/D) 피처(120)로 지칭된다. S/D 피처(120)는 하나 이상의 도전성 재료를 포함한다. 예를 들어, S/D 피처(120)는 티타늄, 알루미늄, 니켈 및 금으로 구성된 그룹으로부터 선택된 하나의 금속을 포함한다. S/D 피처(120)는 물리적 기상 증착(physical vapor deposition; PVD) 또는 다른 적절한 기술과 같은 프로세스에 의해 형성될 수 있다. 열 어닐링 프로세스는, S/D 피처(120) 및 AlGaN 층(116)이 반응하여 S/D 피처(120) 및 옴 접촉을 갖는 채널로부터 효과적인 전기 접속을 위한 합금을 형성하도록 S/D 피처(120)에 적용될 수 있다. 일 예로서, 급속 열 어닐링(rapid thermal annealing; RTA) 장치 및 프로세스가 열 어닐링에 이용된다.
게이트 스택(122)은 배리어 층(116) 상에 형성되고 소스 및 드레인 피처(120) 사이에 개재된다. 일부 실시예에서, 게이트 스택(122)은 배리어 층(본 실시예에서 AlGaN 층)(116) 상에 배치된 접합 격리 피처를 포함한다. 접합 격리 피처는 배리어 층(116)과 pn접합을 형성하도록 적어도 하나의 도핑된 반도체 층을 포함한다. 도시된 실시예에서, 접합 격리 피처는 적어도 하나의 p형 도핑된 III-V 화합물을 포함하는 반면 배리어 층(116)은 n형 도핑된다. 실시예에 더하여, p형 도핑된 III-V 화합물 층은 p형 도핑된 GaN(p-GaN) 층이고, 여기서 GaN은 마그네슘, 칼슘, 아연 베릴륨, 탄소 또는 이들의 조합과 같은 p형 도펀트에 의해 도핑된다. 일부 실시예에 따르면, 도펀트 농도는 1019 cm-3 내지 1021 cm-3 범위 내이다. 도시된 실시예에서, p-GaN의 접합 격리 피처 및 n-AlGaN의 배리어 층(116)은 채널 층(118)에 절연 및 용량성 결합을 제공하기 위해 pn접합을 형성하도록 구성된다. 일부 실시예에서, 게이트 스택(122)은 금속, 금속 합금, 기타 적절한 도전성 재료 또는 이들의 조합과 같은 도전성 재료 층을 포함하며, 접합 격리 피처 상에 배치되고 게이트 전극으로서 기능한다. 도전성 재료 층은 전압 바이어스 및 채널 층과의 전기적 커플링을 위해 구성된다.
일부 예에서, 게이트 스택(122)은 적어도 하나의 n형 도핑된 반도체 층 및 하나의 p형 도핑된 반도체 층을 포함하여 다이오드를 형성하며, 이는 각각 n형 도핑된 III-V 화합물 층 및 p형 도핑된 III-V 화합물 층일 수 있다. 본 실시예에 더하여, n형 도핑된 III-V 화합물 층 및 p형 도핑된 III-V 화합물 층은 각각 n형 도핑된 GaN 층(또는 n-GaN 층) 및 p형 도핑된 GaN 층(p-GaN 층)이다. 게이트 스택의 다이오드는 접합 절연 효과를 제공한다. 본 실시예에서, 게이트 스택(122), S/D 피처(120), 및 버퍼 층(114)의 2-DEG 채널은 GaN계 트랜지스터로 구성된다. 특히, 이와 같이 구성된 트랜지스터는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)라고도 한다.
도 2a 내지 도 8a는 본 개시의 다양한 양태에 따라 구성된 반도체 구조물(100)의 게이트 스택(122)의 다양한 실시예를 예시한다. 게이트 스택(122)은 다양한 실시예에 따라 추가로 설명된다. 도 2a에 도시된 일 실시예에서, 게이트 스택(122)은 금속 층(124) 및 금속 층(124) 아래에 놓이도록 배치된 접합 격리 피처(126)를 포함한다. 금속 층(124)은 구리, 알루미늄, 텅스텐, 니켈, 코발트, 기타 적절한 금속 또는 이들의 조합과 같은 임의의 적절한 금속 또는 금속 합금을 포함할 수 있다. 접합 격리 피처(126)는 AlGaN 층(116)과 pn 접합을 형성하도록 적어도 하나의 도핑된 반도체 층을 포함한다. 도시된 실시예에서, 접합 격리 피처(126)는 적어도 하나의 p형 도핑된 반도체 층을 포함하는 반면, AlGaN 층(116)은 n형 도핑이다. 실시예에 더하여, p형 도핑된 III-V 화합물 층은 p형 도핑된 GaN 층(p-GaN 층)이다.
도 2b는 도 2a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도이다. 도 2b에서, "G", "S" 및 "D"는 각각 게이트, 소스 및 드레인을 나타냅니다. 2-DEG 채널은 소스와 드레인 사이에 정의된다. p-GaN 층(130)과 n형 도펀트를 갖는 배리어 층(116) 사이에 다이오드(138a)가 형성된다. 다이오드(138a)로부터의 결과의 캐패시턴스는 디바이스 스위칭 속도가 증가되는 동안 감소된다.
대안적으로, 접합 격리 피처(126)는 다른 n형 도핑 GaN 층, 다른 p형 도핑 GaN 층, 또는 둘 모두를 더 포함할 수 있다. 각 쌍으로된 인접한 n-GaN 층과 p-GaN 층 사이에 접합(또는 다이오드)이 형성된다. n-GaN 층과 p-GaN 층 중의 다양한 다이오드가 전기적으로 직렬로 구성된다. 이러한 다이오드는 게이트 누설을 감소시키면서 채널로부터 게이트 전극을 격리할 뿐만 아니라 아래에 설명된 바와 같이 디바이스 스위칭 속도를 향상시킨다. 다양한 다이오드가 직렬로 커플링되어 있으므로 대응 캐패시터도 직렬로 커플링된다. 따라서 직렬로 된 캐패시터의 총 캐패시턴스는 그 중 어느 것보다 작다. 따라서, 감소된 캐패시턴스로 인해 디바이스 스위칭 속도가 향상된다.
일 실시예에서, 금속 층과 다이오드 사이의 계면은 약 800 ℃ 내지 약 900 ℃ 범위 내의 어닐링 온도를 갖는 열 어닐링에 의해 형성된 옴 접촉이다. 다른 실시예에서, 금속 층과 다이오드 사이의 계면은 쇼트키(Schottky) 접촉이다. 이 경우 게이트 스택을 형성하는 프로세스는 열 어닐링을 포함하지 않는다.
도 3a에 예시된 일 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 p-GaN 층(130) 및 p-GaN 층(130) 상에 배치된 n-GaN 층(132)을 포함한다. p-GaN 층(130)은 마그네슘, 칼슘, 아연 베릴륨, 탄소 또는 이들의 조합과 같은 p형 도펀트로 도핑된다. 일 실시예에서, p-GaN 층(130)은 MOCVD 또는 다른 적절한 기술에 의해 형성될 수 있다. 다른 실시예에서, p-GaN 층(130)은 약 1 nm 내지 약 100 nm 범위 내의 두께를 갖는다. n-GaN 층(132)은 실리콘, 산소 또는 이들의 조합과 같은 n형 도펀트에 의해 도핑된다. 일 실시예에서, n-GaN 층(132)은 MOCVD 또는 다른 적절한 기술에 의해 형성될 수 있다. 다른 실시예에서, n-GaN 층(132)은 약 1 nm 내지 약 100 nm 범위 내의 두께를 갖는다.
도 3b에는 도 3a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도가 예시된다. 도 3b에서 "G", "S" 및 "D"는 각각 게이트, 소스 및 드레인을 나타낸다. 2-DEG 채널은 소스와 드레인 사이에 정의된다. p-GaN 층(130)과 n형 도펀트를 포함하는 배리어 층(116) 사이에는 다이오드(138a)가 형성된다. 제 2 다이오드(138b)는 p-GaN 층(130)과 n-GaN 층(132) 사이에 형성된다. 다이오드(138a, 138b)는 직렬로 구성된다. 다이오드(138a, 138b)로부터의 결과의 캐패시턴스는 디바이스 스위칭 속도가 증가되는 동안 감소된다.
도 4a에 예시된 다른 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 도 3a의 접합 격리 피처(126)와 유사하지만 n-GaN 상에 배치된 추가 p-GaN 층(134)을 더 포함한다. 추가 p-GaN 층(134) 및 n-GaN 층(132)은 추가 격리 효과를 위해 다른 다이오드를 형성하도록 구성된다. 추가 p-GaN 층(134)은 조성 및 형성 면에서 p-GaN 층(130)과 유사하다. 예를 들어, p-GaN 층(134)은 마그네슘, 칼슘, 아연 베릴륨, 탄소 또는 이들의 조합과 같은 p형 도펀트에 의해 도핑된다.
도 4b는 도 4a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도이다. 기호 "G", "S" 및 "D"는 각각 게이트, 소스 및 드레인을 나타낸다. 2-DEG 채널이 소스와 드레인 사이에 정의된다. p-GaN 층(130)과 n형 도펀트를 갖는 배리어 층(116) 사이에 다이오드(138a)가 형성된다. 제 2 다이오드(138b)가 p-GaN 층(130)과 n-GaN 층(132) 사이에 형성된다. 제3 다이오드(138c)가 n-GaN 층(132)과 p-GaN 층(134) 사이에 형성된다. 다이오드(138a, 138b 및 138c)는 직렬로 구성된다. 이러한 다이오드로부터의 게이트 전극과 채널 사이의 결과의 캐패시턴스는 디바이스 스위칭 속도가 더 증가하는 동안 더 감소된다.
도 5a에 예시된 다른 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 도 3a의 접합 격리 피처(126)와 유사하지만 n-GaN 층(132) 상에 배치된 추가 p-GaN 층(134) 및 및 p-GaN 층(134) 상에 배치된 추가 n-GaN 층(136)을 더 포함한다. 추가 p-GaN 층(134) 및 추가 n-GaN 층(136)은, 각각 구성 및 형성 측면에서 p-GaN 층(130) 및 n-GaN 층(132)과 유사하다. 예를 들어, n-GaN 층(136)은 실리콘 또는 산소와 같은 n형 도펀트에 의해 도핑된다.
도 5b는 도 5a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도를 예시한다. 기호 "G", "S" 및 "D"는 각각 게이트, 소스 및 드레인을 나타낸다. 2-DEG 채널은 소스와 드레인 사이에 정의된다. p-GaN 층(130)과 n형 도펀트를 포함하는 배리어 층(116) 사이에 다이오드(138a)가 형성된다. 제 2 다이오드(138b)는 p-GaN 층(130)과 n-GaN 층(132) 사이에 형성된다. 제3 다이오드(138c)가 n-GaN 층(132)과 p-GaN 층(134) 사이에 형성된다. 제4 다이오드(138d)가 p-GaN 층(134)과 n-GaN 층(136) 사이에 형성된다. 다이오드(138a, 138b, 138c 및 138d)는 직렬로 구성된다. 이들 다이오드로부터의 게이트 전극과 채널 사이의 결과의 캐패시턴스는 디바이스 스위칭 속도가 그에 의해 더 증가되는 동안 더 감소된다.
도 6a에 도시된 일 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 n-GaN 층(132) 및 n-GaN 층(132) 상에 배치된 p-GaN 층(130)을 포함한다. 도 5a는 도 3a의 게이트 스택(122)과 유사하지만 p-GaN 층(130) 및 n-GaN 층(132)이 상이하게 구성된다. p-GaN 층(130)은 마그네슘, 칼슘, 아연 베릴륨, 탄소 또는 이들의 조합과 같은 p형 도펀트에 의해 도핑된다. 일 실시예에서, p-GaN 층(130)은 MOCVD 또는 다른 적절한 기술에 의해 형성될 수 있다. 다른 실시예에서, p-GaN 층(130)은 약 1 nm 내지 약 100 nm 범위 내의 두께를 갖는다. n-GaN 층(132)은 실리콘, 산소 또는 이들의 조합과 같은 n형 도펀트에 의해 도핑된다. 일 실시예에서, n-GaN 층(132)은 MOCVD 또는 다른 적절한 기술에 의해 형성될 수 있다. 다른 실시예에서, n-GaN 층(132)은 약 1 nm 내지 약 100 nm 범위 내의 두께를 갖는다.
도 6b는 도 6a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도를 예시한다. p-GaN 층(130)과 n-GaN 층(132) 사이에 게이트 누설을 방지하기 위한 격리를 위한 다이오드(138e)가 형성된다.
도 7a에 예시된 다른 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 도 3a의 접합 격리 피처(126)와 유사하지만 상이한 구성을 갖는다. 특히, n-GaN 층(132)이 배리어 층(116) 상에 배치된다. p-GaN 층(130)이 n-GaN 층(132) 상에 배치된다. 추가 n-GaN 층(136)이 p-GaN 층(130) 상에 배치된다.
도 7b는 도 7a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도를 예시한다. 하나의 다이오드(138e)는 p-GaN 층(130)과 n-GaN 층(132) 사이에 형성된다. 다른 다이오드(138f)는 p-GaN 층(130)과 n-GaN 층(136) 사이에 형성된다. 다이오드(138e 및 138f)는 직렬로 구성된다. 이들 다이오드의 게이트 전극과 채널 사이의 결과의 캐패시턴스는 게이트 누설을 방지하고 디바이스 스위칭 속도를 더욱 향상시키기 위해 격리를 제공한다.
도 8a에 예시된 다른 실시예에서, 게이트 스택(122)의 접합 격리 피처(126)는 도 5a의 접합 격리 피처(126)와 유사하지만 상이하게 구성된다. 도 8a의 게이트 스택(122)은 배리어 층(116) 상의 n-GaN 층(132), n-GaN 층(132) 상의 p-GaN 층(130), p-GaN 층(130) 상의 추가 n-GaN 층(136) 및 추가 n-GaN 층(136) 상에 배치된 추가 p-GaN 층(134)을 포함한다. 각각의 n-GaN 층 및 p-GaN 층은 조성 및 형성의 면에서 도 4a의 게이트 스택(122)의 대응하는 층과 유사하다. 예를 들어, n-GaN 층(136)은 실리콘 또는 산소와 같은 n형 도펀트에 의해 도핑된다.
도 8b는 도 8a의 게이트 스택(122)을 갖는 반도체 구조물(100)의 GaN계 트랜지스터의 개략도를 예시한다. 기호 "G", "S" 및 "D"는 각각 게이트, 소스 및 드레인을 나타낸다. 2-DEG 채널은 소스와 드레인 사이에 정의된다. n-GaN 층(132)과 p-GaN 층(130) 사이에 다이오드(138e)가 형성된다. p-GaN 층(130)과 추가 n-GaN 층(136) 사이에 제 2 다이오드(138f)가 형성된다. 제3 다이오드(138g)가 n-GaN 층(136)과 추가 p-GaN 층(134) 사이에 형성된다. 다이오드(138e, 138f 및 138g)는 직렬로 구성된다. 이들 다이오드로부터의 게이트 전극과 채널 사이의 결과의 캐패시턴스는 디바이스 스위칭 속도가 그에 의해 더 증가되는 동안 감소된다.
도 1a로 돌아가면, 반도체 구조물(100)은 게이트 스택(122) 옆에 구성되고 전기 전계 분포를 재분배하여 표면 전계(RESURF)를 감소시키고 항복 전압을 증가시키도록 설계된 전계판(148)를 더 포함한다. 다양한 실시예에 따라 Qgd, Ronsp*Cgd, Ron*Coss, Ron*Ciss, Ron*Crss… 등과 같은 성능 지수(figure of merit; FOM)를 개선하는 것과 같은 다른 이점이 또한 존재할 수 있다. 예를 들어, 대응하는 GaN계 트랜지스터는 문턱 전압의 시프트가 없거나 시프트가 감소됨 함께 안정화될 수 있다. 도시된 실시예에서, 전계판(148)은 제 1 유전 재료 층(150) 상에 배치되고 게이트 스택(122)과 드레인 피처(120B) 사이에 위치된다. 전계판(148)은 트렌치의 저부로부터 드레인 피처(120B)를 향해 트렌치의 외부까지 연장된다. 특히, 전계판(148)은 도시된 실시예에서 드레인(120B)으로부터 수평으로 이격되도록 배치된다. 즉, 전계판(148)은 평면도에서 드레인(120B)과 겹치지 않고 구성된다. 전계판(148)은 금속, 금속 합금, 실리사이드, 다른 적절한 도전성 재료 또는 이들의 조합과 같은 도전성 재료를 포함한다. 일부 실시예에서, 전계판(148)은 티타늄 질화물, 티타늄, 티타늄 알루미늄, 알루미늄 구리 또는 이들의 조합을 포함한다. 도시된 실시예에서, 전계판(148)은 상호접속 구조물의 도전성 컴포넌트(152 및 154)를 통해 소스 피처(120A)에 전기적으로 접속된다. 게이트에 접속된 전계판와 비교하면, 소스는 안정적인 전압(0V 또는 Vss)을 가지므로 전계판 아래에 트래핑 효과를 갖지 않는다. 일부 예시들에서, 도전성 컴포넌트(152)는 금속 라인 및 소스 피처(120A)로부터 금속 라인까지 수직으로 연장하는 비아를 포함할 수 있다. 도전성 컴포넌트(154)는 전계판(148)로부터 도전성 컴포넌트(152)까지 연장하는 비아를 포함할 수 있다. 도전성 컴포넌트(152 및 154)는 다른 유전체 재료 층(156)에 적어도 부분적으로 매립된다.
특히, 전계판(148)은 적어도 3 개의 세그먼트가 순차적으로 접속되고 2 개의 직교 방향(X 및 Y 방향)과 같이 상이한 방향으로 교대로 배향되는 계단식(step-wise) 구조물(계단 구조물)을 갖는다. 도시된 실시예에서, 전계판(148)은 3 개의 세그먼트, 수평으로(X 방향을 따라) 연장되는 제 1 세그먼트(148A), 제 1 세그먼트(148A)로부터 수직으로(Y 방향을 따라) 연장되는 제 2 세그먼트(148B), 및 제 2 세그먼트(148B)로부터 수평으로(X 방향을 따라) 연장되는 제3 세그먼트(148C)를 포함한다. 전계판(148)의 개시된 계단식 구조물은 표면 전계를 효과적으로 감소시키고 항복 전압을 향상시킬 수 있고 다른 성능 파라미터에 대한 이점을 가질 수 있다. 오프 상태 작동에서 드레인으로부터 소스로의 경로는 큰 전압 강하를 가질 수 있으며 피크 e-필드는 경계(예를들어, 게이트 에지, 전계판 에지, 금속 에지…)에서 보여질 수 있다. 전계판(148)의 계단식 구조물에서의 더 많은 단계는 더 많은 e-필드 피크를 제공할 수 있고 채널에서의 더 많은 전압 강하를 유지할 수 있으며, 이는 드레인과 소스 사이의 전압 강하이며 e-필드의 적분이다. 전계판(148)의 구조물 및 형성은 이후 상세하게 더 설명될 것이다.
하나 이상의 다른 실시예에 따라 구성된 갈륨 질화물(GaN)계 디바이스를 갖는 반도체 구조물(180)의 단면도로서 도 1b를 참조한다. 반도체 구조물(180)은 도 1a의 반도체 구조물(100)과 유사하다. 그러나, 반도체 구조물(180)은 GaN계 다이오드로도 지칭되는 2개의 전극을 갖고 게이트를 갖지 않는 GaN계 디바이스를 포함한다. 반도체 구조물(180)은 또한 소스 피처(120A)와 드레인 피처(120B) 사이에 유사하게 구성된 전계판(148)를 포함하고, 전계판(148)은 도전성 피처(152 및 154)를 통해 소스 피처(120A)에 전기적으로 접속된다. 전계판(148)은 트렌치의 저부로부터 드레인 피처(120B)를 향하여 트렌치의 외부까지 연장된다. 특히, 전계판(148)은 드레인(120B)으로부터 수평으로 이격되도록 배치된다. 즉, 전계판(148)은 평면도에서 드레인(120B)과 겹치지 않고 구성된다.
도 9는 하나 이상의 다른 실시예에 따라 구성된 GaN계 트랜지스터를 갖는 반도체 구조물(182)의 단면도이다. 도 9를 참조하면, 도 2a 내지 도 8a 및 도 2b 내지 도 8b를 참조하여, 반도체 구조물(182) 및 그 제조 방법이 총괄적으로 설명된다.
반도체 구조물(182)은 도 1a의 반도체 구조물(100)과 유사하지만, 배리어 층(116) 상에 형성되고 소스 피처(120A)와 드레인 피처(120B) 사이에 배치된 유전체 재료 층(또는 절연 층)(141)을 더 포함한다. 특히, 유전체 재료 층(141)이 배리어 층(116)과 게이트 스택(122) 사이에 형성된다. 유전체 재료 층(141)은 다양한 예에 따른 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 아연 산화물(ZnO2), 하프늄 산화물(HfO2) 또는 이들의 조합으로부터 선택된 유전체 재료를 포함한다. 일 실시예에서, 유전 재료 층(141)은 약 3 nm 내지 약 100 nm 범위 내의 두께를 갖는다. 유전체 재료 층(141)은 화학 기상 증착(chemical vapor deposition; CVD), PVD, 원자층 증착(atomic layer deposition; ALD) 또는 열 산화와 같은 임의의 적절한 제조 기술에 의해 형성될 수 있다. 유전체 재료 층(141)은 게이트 누설을 방지하고 디바이스 스위칭 속도를 더욱 개선하기 위해 추가 격리를 제공한다.
도 9의 게이트 스택(122)은 도 1a의 게이트 스택(122)과 유사하다. 예를 들어, 게이트 스택(122)은 유전체 재료 층(141) 상에 배치된 접합 격리 피처(126) 및 접합 격리 피처(126) 상에 배치된 금속 층(124)을 포함한다. 또한, 게이트 스택(122)은 다양한 실시예에 따른 도 2a 내지 도 8a에 예시된 구조물 중 임의의 하나를 가질 수 있다.
도 9에서, 반도체 구조물(182)은 또한 게이트 스택(122) 옆에 구성되고 전계 분포를 재분배하여 표면 전계를 감소시키고 항복 전압을 증가시키도록 설계된 전계판(148)를 포함한다. 전계판(148)은 구조, 구성 및 형성의 면에서 도 1a의 전계판(148)와 유사하다. 도시된 실시예에서, 전계판(148)은 유전체 재료 층(150) 상에 배치되고 게이트 스택(122)과 드레인 피처(120B) 사이에 위치된다. 전계판(148)은 트렌치의 저부로부터 드레인 피처(120B)를 향해 트렌치의 외부까지 연장된다. 특히, 전계판(148)은 드레인(120B)으로부터 수평으로 이격되도록 배치된다. 즉, 전계판(148)은 평면도에서 드레인(120B)과 겹치지 않고 구성된다. 전계판(148)은 금속, 금속 합금, 실리사이드, 또는 다른 적절한 도전성 재료와 같은 도전성 재료를 포함한다. 도시된 실시예에서, 전계판(148)은 상호접속 구조물의 도전성 컴포넌트(152 및 154)를 통해 소스 피처(120A)에 전기적으로 접속된다. 특히, 전계판(148)은 순차적으로 접속되고 2 개의 직교 방향(X 및 Y 방향)과 같이 상이한 방향으로 교대로 배향되는 적어도 3 개의 세그먼트를 갖는 계단식 구조를 갖는다. 도시된 실시예에서, 전계판(148)은 3 개의 세그먼트, 수평으로(X 방향을 따라) 연장되는 제 1 세그먼트(148A), 제 1 세그먼트로부터 수직으로(Y 방향을 따라) 연장되는 제 2 세그먼트(148B), 및 제 2 세그먼트로부터 수평으로(X 방향을 따라) 연장되는 제3 세그먼트(148C)를 포함한다.
도 10은 GaN계 트랜지스터를 갖는 반도체 구조물(184)의 일 실시예의 단면도이다. 반도체 구조물(184)은 도 1a의 반도체 구조물(100)과 유사하지만, 게이트 스택(122)은 금속 층(124)과 접합 격리 피처(126) 사이에 배치된 유전체 재료 층(또는 절연 층)(144)을 더 포함한다. 유전체 재료 층(144)은 다양한 예에 따라, SiO2, Si3N4, Al2O3, Ta2O, TiO2, ZnO2, HfO2, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된 유전체 재료를 포함한다. 일 실시예에서, 유전 재료 층(144)은 약 3 nm 내지 약 100 nm 범위 내의 두께를 갖는다. 유전 재료 층(144)은 CVD, PVD, ALD 또는 열 산화와 같은 임의의 적절한 제조 기술에 의해 형성될 수 있다. 유전체 재료 층(144)은 게이트 누설을 방지하고 디바이스 스위칭 속도를 더욱 개선하기 위해 추가 격리를 제공한다. 접합 격리 피처(126)는 도 2a 및 2b 내지 도 8a 및 도 8b에 예시된 것들 중 임의의 것과 같은 상이한 구조물을 가질 수 있다.
도 10의 반도체 구조물(184)은 또한 게이트 스택(122) 옆에 구성되고 전계 분포를 재분배하여 표면 전계를 감소시키고 항복 전압을 증가시키도록 설계된 전계판(148)를 포함한다. 전계판(148)은 구조, 구성 및 형성 면에서 도 1a의 전계판(148)와 유사하다. 도시된 실시예에서, 전계판(148)은 유전체 재료 층(150) 상에 배치되고 게이트 스택(122)과 드레인 피처(120B) 사이에 위치된다. 전계판(148)은 금속, 금속 합금, 실리사이드, 또는 다른 적절한 도전성 재료, 또는 이들의 조합과 같은 도전성 재료를 포함한다. 도시된 실시예에서, 전계판(148)은 상호접속 구조물의 도전성 컴포넌트(152 및 154)를 통해 소스 피처(120A)에 전기적으로 접속된다. 특히, 전계판(148)은 순차적으로 접속되고 2개의 직교 방향(X 및 Y 방향)과 같이 상이한 방향으로 교대로 배향되는 적어도 3 개의 세그먼트를 갖는 계단식 구조를 갖는다. 도시된 실시예에서, 전계판(148)은 3 개의 세그먼트, 수평으로(X 방향을 따라) 연장되는 제 1 세그먼트(148A), 제 1 세그먼트(148A)로부터 수직으로(Y 방향을 따라) 연장되는 제 2 세그먼트(148B), 및 제 2 세그먼트(148B)로부터 수평으로(X 방향을 따라) 연장되는 제3 세그먼트(148C)를 포함한다.
도 11은 일부 실시예에 따른 III-V 화합물 디바이스, 또는 특히 100, 180, 182 또는 184와 같은 GaN계 디바이스를 갖는 반도체 구조물을 제조하는 방법(200)의 흐름도이다. 방법(200)은 도 1a에 기술된 바와 같이 채널 층(118), 소스 피처(120A), 드레인 피처(120B) 및 게이트 스택(122)을 포함하는 GaN계 트랜지스터와 같은 III-V 반도체 화합물계 디바이스를 형성하기 위한 블록(202)을 포함한다. 블록(204)에서, 성막(예를 들어, CVD) 및 추가적으로 후속하는 CMP 프로세스에 의해 III-V 반도체 화합물계 디바이스 상에 제 1 유전체 층(150)이 형성된다. 블록(206)에서, 제 1 유전체 층(150)이 패터닝되어 제 1 유전체 층(150) 내에 트렌치를 형성한다. 블록(206)은 원하는 계단식 구조를 갖는 전계판(148)을 형성하도록 원하는 프로파일을 갖는 트렌치를 형성하기 위해 하나 이상의 패터닝 프로세스를 포함할 수 있다. 블록(208)에서, PVD와 같은 적절한 성막에 의해 제 1 유전체 층(150) 상에 그리고 제 1 유전체 층(150)의 트렌치 내에 도전성 층이 성막된다. 블록(210)에서, 도전성 층이 패터닝되어 계단식 구조를 갖는 전계판(148)을 형성한다. 전계판(148)은 트렌치의 저부로부터 드레인 피처(120B)를 향해 트렌치의 외부까지 연장된다. 블록(212)에서, 전계판(148)가 소스 피처(120A)에 전기적으로 접속되도록 전계판(148) 및 III-V 반도체 화합물계 디바이스 상에 상호접속 구조물이 형성된다. 방법(200)은 상기 동작 이전, 도중 및/또는 이후에 구현된 블록(214)의 다른 제조 프로세스를 더 포함할 수 있다.
도 12 내지 도 19는 일부 실시예에 따른 다양한 제조 단계에서의 반도체 구조물(100)의 단면도이다. III-V 화합물계 디바이스를 제조하는 방법(200)은 도면을 참조하여 이하 상세히 설명된다. 반도체 구조물(100)은 방법(200)에 의해 제조된 예시적인 구조물로서 사용된다.
도 12를 참조하면, GaN계 트랜지스터와 같은 III-V 반도체 화합물계 디바이스가 기판(110) 상에 형성된다. III-V 반도체 화합물계 디바이스는 기능적 전계 효과 트랜지스터를 형성하도록 구성된 채널 층(118), 소스 피처(120A), 드레인 피처(120B) 및 게이트 스택(122)을 포함한다. III-V 반도체 화합물계 디바이스의 구조 및 형성이 도 1a에 설명된다. 특히, 게이트 스택(122)은 도 1a, 도 2a 내지 도 8b 및 도 9 및 도 10에 예시된 것과 같은 상이한 구조물을 가질 수 있다.
도 13을 참조하면, 제 1 유전체 층(150)은 CVD, 유동성 CVD(FCVD), 스핀 코팅, ALD, 다른 적절한 성막 또는 이들의 조합과 같은 성막에 의해 III-V 반도체 화합물계 디바이스 상에 형성된다. 제 1 유전체 층(150)은 실리콘 산화물, 실리콘 질화물, 로우 k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 일부 실시예에서, 제 1 유전체 층(150)의 형성은 성막 및 CMP를 포함한다.
도 14를 참조하면, 제 1 유전체 층(150)이 패터닝되어 제 1 유전체 층(150)에 트렌치(160)를 형성한다. 제 1 유전체 층(150)을 패터닝하는 동작은, 원하는 계단식 구조를 갖는 전계판(148)이 후속하여 형성되도록 원하는 프로파일을 갖는 트렌치(160)를 형성하기 위해 제 1 유전체 층(150)에 적용된 하나, 둘 또는 그 이상의 패터닝 프로세스를 포함할 수 있다. 예를 들어, 제 1 유전체 층(150)은 트렌치(160)가 계단식 프로파일을 포함하도록 2회, 3회 또는 그 이상 패터닝될 수 있다. 패터닝 프로세스는 하드 마스크를 형성하고 하드 마스크의 개구부를 통해 제 1 유전체 층(150)에 에칭 프로세스를 적용하여 제 1 유전체 층(150) 내에 트렌치를 형성하는 것을 포함할 수 있다. 하드 마스크는 하드 마스크 재료 층을 성막하는 것, 및 패터닝된 포토레지스트 층의 개구부를 통해 하드 마스크 재료 층을 에칭하는 것을 포함한 절차에 의해 형성될 수 있다. 일부 예시에서, 하드 마스크 재료 층은 제 1 유전체 층(150) 상에 후속적으로 성막되는 실리콘 산화물 및 실리콘 질화물을 포함한다. 하드 마스크 층은 열 산화, CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 하드 마스크를 형성하는 절차는 리소그래피 프로세스에 의해 패터닝된 포토레지스트(레지스트) 층을 형성하는 것, 및 패터닝된 레지스트 층의 개구부를 통해 하드 마스크 재료 층을 에칭하여 개구부를 하드 마스크 재료 층으로 전사하는 것을 더 포함한다. 예시적인 리소그래피 프로세스는 레지스트 층을 형성하는 것, 리소그래피 노출 프로세스에 의해 레지스트를 노출시키는 것, 노광후 베이크 프로세스를 수행하는 것, 및 포토레지스트 층을 현상하여 패터닝된 포토레지스트 층을 형성하는 것을 포함할 수 있다. 리소그래피 프로세스는 대안적으로 전자빔 쓰기, 이온빔 쓰기, 마스크 없는 패터닝 또는 분자 인쇄와 같은 다른 기술로 대체될 수 있다. 일부 다른 실시예에서, 패터닝된 포토레지스트 층은 트렌치를 형성하기 위한 에칭 프로세스를 위한 에칭 마스크로서 직접 사용될 수 있다. 에칭 프로세스는 제 1 유전체 층(150)을 에칭하기 위한 하나 이상의 적절한 에칭제를 사용한 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 도전성 층(148)은 PVD와 같은 적절한 성막에 의해 제 1 유전체 층(150) 상에 그리고 제 1 유전체 층(150)의 트렌치(160) 내에 성막된다. 도전성 층(148)은 금속, 금속 합금, 실리사이드, 다른 적절한 도전성 재료 또는 이들의 조합과 같은 도전성 재료를 포함한다. 일부 실시예에서, 도전성 층(148)은 티타늄 질화물, 티타늄, 티타늄 알루미늄, 알루미늄 구리 또는 이들의 조합을 포함한다. 또 다른 일부 실시예에서, 도전성 층(148)은 배리어 층 및 충전 금속 층과 같은 2개 이상의 도전성 재료 층을 포함한다. 실시예에 더하여, 배리어 층은 티타늄 질화물 및 티타늄, 또는 탄탈륨 질화물 및 탄탈륨을 포함하고, 충전 금속 층은 알루미늄 구리, 알루미늄, 텅스텐, 다른 적합한 금속 또는 이들의 조합을 포함한다.
도 16을 참조하면, 도전성 층(148)은 전계판을 형성하도록 패터닝되며, 또한 148로 표시된다. 전계판(148)은 계단식 구조물을 갖는다. 패터닝 프로세스는 제 1 유전체 층(150)을 패터닝하기 위한 패터닝 프로세스와 유사하지만 상이한 에칭제(들) 및 프로세싱 조건을 포함한다. 예를 들어, 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함할 수 있으며, 추가적으로 패터닝된 하드 마스크를 에칭 마스크로서 사용할 수 있다. 도시된 실시예에서, 전계판(148)은 연속적으로 접속되고 대안적으로 배향된 3 개의 세그먼트(148A, 148B 및 148C)를 포함한다.
전계판(148)를 소스 피처(120A)에 전기적으로 접속하기 위해 다층 상호접속 구조물이 형성된다. 다층 상호접속 구조물은 다양한 디바이스를 커플링하여 기능적 집적 회로를 형성하도록 설계된다. 다층 상호접속 구조물은 비아 또는 콘택과 같은 수직 상호접속부, 및 다중 금속 층에 분포된 금속 라인과 같은 수평 상호접속부를 포함한다. 도시된 실시예에서, 다층 상호접속 구조물은 전계판(148)를 소스 피처(120A)에 전기적으로 접속하도록 구성된 도전성 피처(152, 154)를 포함한다. 다층 상호접속 구조물은 전계판(148)를 소스 피처(120A)에 전기적으로 접속하기 위해 상이한 도전성 컴포넌트로 상이하게 구성될 수 있다.
다층 상호접속 구조물의 형성은 임의의 적절한 기술 또는 절차를 포함할 수 있다. 예를 들어, 다층 상호접속 구조물은 구리계 다층 상호접속 구조물에서 구현된 것과 같은 이중 다마신 프로세스 또는 단일 다마신 프로세스에 의해, 대안적으로 알루미늄계 다층 상호접속 구조물에서 구현되는 것과 같은 금속 성막 및 패터닝 프로세스에 의해, 또는 기타 적절한 기술에 의해 형성될 수 있다. 다층 상호접속 구조물, 특히 그의 도전성 피처(152 및 154)는 일부 실시예에 따라 이하 설명된다.
도 17을 참조하면, CVD, CVD, 스핀 코팅, ALD, 다른 적절한 성막 또는 이들의 조합과 같은 성막에 의해 제 1 유전체 층(150) 및 전계판(148) 상에 제 2 유전체 층(156)이 형성된다. 제 2 유전체 층(156)은 제 1 유전체 층(150)과 조성이 유사하거나 상이할 수 있고, 실리콘 산화물, 실리콘 질화물, 로우 k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 일부 예시에서, 제 2 유전체 층(156)은 에칭 정치 층(예를 들어, 실리콘 질화물) 및 에칭 정지 층 상에 배치된 충전 유전체 층(예를 들어, 실리콘 산화물 또는 로우 k 유전체 재료)을 포함한다. 일부 실시예에서, 제 2 유전체 층(156)의 형성은 성막 및 CMP를 포함한다.
여전히 도 17을 참조하면, 제 2 유전체 층(156)은 각각의 트렌치 내의 소스 피처(120A) 및 전계판(148)를 적어도 부분적으로 노출시키기 위해 트렌치(162 및 164)를 형성하도록 패터닝된다. 패터닝 프로세스는 상술된 다른 패터닝 프로세스과 유사하며, 리소그래피 프로세스 및 에칭을 포함할 수 있으며, 추가로 에칭 마스크로서 하드 마스크를 사용할 수 있다. 일부 실시예에서, 트렌치(162 및 164)는 2개 이상의 리소그래피 및 에칭 프로세스를 이용하여 개별적으로 형성되거나 집합적으로 형성될 수 있다.
도 18을 참조하면, PVD, CVD, 도금, 다른 적절한 성막 또는 이들의 조합과 같은 적절한 성막에 의해 하나 이상의 도전성 재료 층(166)이 트렌치(162 및 164) 내에 그리고 제 2 유전체 층(156) 상에 성막된다. 예를 들어, 트렌치 내에 PVD에 의해 시드 층이 성막되고 트렌치 내에 금속을 채우기 위해 무전해 도금 프로세스가 적용된다. 일부 실시예에서, 더 나은 트렌치 충전 효과를 위해 상승된 온도에서의 리플로우 프로세스가 도전성 재료에 적용될 수 있다.
도 19를 참조하면, 도전성 재료 층(166)은 리소그래피 프로세스 및 에칭을 포함하는 절차에 의해 도전성 피처(152 및 154)를 형성하도록 패터닝된다. 패터닝 프로세스는 상술된 다른 패터닝 프로세스과 유사하며, 리소그래피 프로세스 및 에칭을 포함할 수 있으며, 추가적으로 에칭 마스크로서 하드 마스크를 사용할 수 있다.
도 19의 반도체 구조물(100)에서, 전계판(148)은 계단식 구조로 설계 및 형성될 뿐만 아니라 최적화된 성능을 위해 다양한 치수 및 거리로 구성된다. 특히, 전계판(148)은 폭(W)에 걸쳐 있고 높이(H)에 걸쳐 있도록 설계되고, 게이트 스택(122)으로부터 간격(S)으로 수평으로 이격되도록 위치된다. 드레인 피처(120B)는 게이트 스택(122)으로부터 제 1 거리(D1)로 이격된다. 도전성 피처(152)는 게이트 스택(122)으로부터 제 2 거리(D2)로 이격된다. 이들 모든 치수는 도 28에 설명된 것과 같은 항복 전압 및 문턱 전압 시프트를 포함하는 개선된 성능을 위한 전계 분포, 실험 데이터 및 이론적 분석에 대한 이해를 기반으로 설계된다. 일부 실시예에서, 폭(W)는 0.25 ㎛ 내지 5 ㎛ 범위 내이고, 높이(H)는 30 nm 내지 500 nm 범위 내이다. 특히, 우리의 실험을 통해 전계판의 해당 지점이 모두 드레인과 소스 사이에 위치된다는 것을 알 수 있다. 따라서, 일부 실시예에서, 전계판(148)은 제 1 비율(S/D1)이 1 미만, 예를 들어 0 ≤ S/D ≤ 95%이고; 제 2 비율(W/D1)이 5% 초과, 예를 들어 5 ≤ W/D1 ≤ 100%이고; 그리고 제3 비율(H/D2)이 50% 초과, 0 ≤ S/D ≤ 50%이다. 일부 실시예에서, 제 1 비율(S/D1)은 5% 내지 15% 범위 내이고; 제 2 비율(W/D1)은 40% 내지 60% 범위 내이고; 제 3 비율(H/D2)은 5% 내지 15% 범위 내이다.
유사하게, 도 1b의 반도체 구조물(180)의 전계판(148)은 계단식 구조로 설계 및 형성될 뿐만 아니라 최적화된 성능을 위해 다양한 치수 및 거리로 구성된다. 특히, 도 1b를 참조하면, 전계판(148)은 폭(W)에 걸쳐 있고 높이(H)에 걸쳐 있도록 설계되고, 소스 피처(120A)로부터 수평으로 제 3 거리(D3)로 이격되도록 위치된다. 소스 피처(120A) 및 드레인 피처(120B)는 제 4 거리(D4)로 이격된다. 도전성 피처(152)는 배리어 층(116)으로부터 제 5 거리(D5)로 이격된다. 이들 모든 치수는 항복 전압을 포함한 성능 향상을 위한 전계 분포, 실험 데이터 및 이론적 분석에 대한 이해를 기반으로 설계된다. 특히, 일부 실시예에 따르면, 제 4 비율(D1/D4)은 1 미만, 예를 들어 0 ≤ S/D ≤ 95%이고; 제 5 비율(W/D4)은 5% 초과, 예를 들어 5 ≤ W/D1 ≤ 100%이고; 제 6 비율(H/D5)은 50% 미만, 예를 들어 0 ≤ S/D ≤ 50%이다. 일부 실시예에서, 제 4 비율(D1/D4)은 50% 내지 70% 범위 내이고; 제 5 비율(W/D4)은 20% 내지 30% 범위 내이고; 제 6 비율(H/D5)은 5% 내지 15% 범위 내이다.
도전성 피처(152, 154)는 별도로 형성될 수 있다. 일 실시예는 도 20 내지 도 24를 참조하여 제공된다. 도전성 피처(154)는 도 20에 도시된 바와 같이 트렌치(164)를 형성하기 위해 제 2 유전체 층(156)을 패터닝하는 것; 및 도 21에 도시된 바와 같이 성막에 의해 트렌치(164) 내에 하나 이상의 도전성 재료를 채우는 것; 및 CMP 프로세스를 수행하여 제 2 유전체 층(156) 상의 과잉 도전성 재료를 제거함으로써 도전성 피처(154)를 형성하는 것을 포함하는 단일 다마신 프로세스에 의해 형성된다. 도전성 피처(152)는 도 22에 도시된 바와 같이 제 2 유전체 층(156)을 패터닝하여 트렌치(162)를 형성하는 것; 도 23에 도시된 바와 같이 적절한 성막 방법에 의해 제 2 유전체 층(156) 상에 그리고 트렌치(162) 내에 도전성 재료 층(166)을 성막하는 것; 및 도 24에 도시된 바와 같이 도전성 재료 층(166)에 패터닝 프로세스를 수행하여 도전성 피처(152)를 형성하는 것을 포함한 프로세스에 의해 형성된다.
도 25 내지 도 27은 일부 다른 실시예에 따라 구성된 반도체 구조물(100)의 단면도이다. 도 27의 반도체 구조물(100)은, 도 27의 전계판(148)이 계단식 구조로 연속적으로 접속되고 2개의 직교 방향(X 및 Y 방향)으로 교대로 배향된 5 개의 세그먼트를 포함한다는 점을 제외하고는 도 1a, 도 9, 도 10, 도 19 또는 도 24의 반도체 구조물(100)과 유사하다. 이러한 전계판(148)은 방법(200)에 의해 형성될 수 있지만, 블록(206)은 계단식 구조를 갖는 트렌치를 형성하기 위해 제 1 유전체 층(150)에 적용된 2개의 패터닝 프로세스를 포함한다. 특히, 도 25에 도시된 바와 같이 트렌치(170)를 형성하기 위해 제 1 유전체 층(150)에 1차 패터닝 프로세스가 적용되고, 도 26에 도시된 바와 같이 트렌치(172)를 형성하기 위해 제 1 유전체 층(150)에 2차 패터닝 프로세스가 추가 적용된다. 그 후, 도 27에 도시된 바와 같이 전계판(148)를 형성하기 위해 동작(208 내지 212)이 수행된다. 대안적인 실시예에서, 반도체 구조물(100)은 게이트 스택(122)이 없는 2단자 디바이스이지만 전계판은 5 개의 세그먼트를 갖는 계단식 구조를 갖는다. 일부 실시예에서, 반도체 구조물(100)의 전계판(148)은 유사한 절차에 의해 형성된 4 개, 6 개, 7 개, 8 개 또는 그 이상의 세그먼트를 갖는 계단식 구조를 포함할 수 있다. 예를 들어, 유전 재료 층(150)에 대한 2 개의 패터닝 프로세스 대신에, 방법은 전계판(148)가 트렌치 내에 형성된 다양한 세그먼트를 가질 수 있도록 원하는 트렌치 프로파일을 위한 3 개 이상의 패터닝 프로세스를 포함할 수 있다.
도 28은 일부 실시예에 따라 구성된 X 방향을 따른 전계(E-필드)의 개략도이다. E-필드 강도는 수직 축으로 표시된다. 도 28의 그래프 (a)는 두 세트의 데이터를 포함하며, 참조로서 "FP1"으로 표시된 제 1 세트는 개시된 계단식 구조를 갖는 전계판을 갖는 반도체 구조물(예를 들어 도 19의 반도체 구조물(100)에서 하나)과 연관되고; "FP2"로 표시된 제 2 세트는 계단식 구조와는 상이한 구조를 갖는 전계판을 갖는 반도체 구조물과 연관된다. 구체적으로, EP1에 대한 E-필드는 각각 도 19의 위치 L1, L2 및 L3에 대응하는 다양한 위치에서 3 개의 피크를 갖는다. 특히, 제 2 피크는 상이한 구조의 전계판에서 부족한, 전계판(148)의 제 1 세그먼트와 제 2 세그먼트의 접합 부분에 의해 기여된다. 이것은 E-필드를 재분배하고 최대 E-필드(P3에서)를 감소시켜, 그에 따라 항복 전압을 감소시킨다. 개시된 전계판(예를 들어, 도 19의 148)의 계단식 구조의 지오메트리로 인해, 계단식 구조를 갖는 전계판의 에지와 함께 다양한 코너 부분은 E-필드를 재분배하고 표면 전계를 감소시켜 그에 따라 항복 전압을 감소시키는데 더 기여할 것이다. 도 27의 전계판(148)은 5 개의 세그먼트 및 더 많은 에지 부분을 갖는 계단식 구조를 가지며, 이는 보다 효과적으로 E-필드를 재분배하고 표면 필드를 감소시킬 것이다.
도 28의 그래프 (b)는 게이트 누설 전류(Idoff) 대 게이트 전압(Vd)을 예시한다. 수평 축에서 게이트 전압을 나타내고 수직 축에서 게이트 누설 전류를 나타낸다. 데이터는 계단식 구조를 갖는 전계판을 갖는 반도체 구조물의 게이트 누설 전류가 실질적으로 감소됨을 보여준다.
도 28의 그래프(c)는 동적 Ronratio(또는 dRon 비율) 대 게이트 전압(Vd)을 예시한다. 수평 축에서 게이트 전압을 나타내고 수직 축에서 동적 Ronratio를 나타낸다. 데이터는 계단식 구조을 갖는 전계판을 갖는 반도체 구조물의 동적 Ronratio가 실질적으로 증가됨을 보여준다. dRon 비율은 동적 Ron 비율이다. 예를 들어 60V의 동적 Ron은 Rds(60V)/Rds(1V)로 정의된다. Rds(60V/1V)는 연속하는 과도 스위치 스트레스(Vds=60/1V) 하의 Rds를 의미한다. 값이 1에 가까우면 더 나은 채널 트래핑 효과를 의미하며, AC Vds 스트레스는 채널에서 더 적은 트래핑을 유도할 것이다.
다양한 실시예가 본 개시에서 제공되고 설명되지만, 다른 대안 및 실시예가 본 개시의 사상을 벗어나지 않고 사용될 수 있다. 예를 들어, GaN계 디바이스(예를 들어, 100, 180, 182 또는 184)는 버퍼 층(114)과 배리어 층(116) 사이에 배치된 알루미늄 질화물(AlN) 층을 더 포함할 수 있다. 일 실시예에서, AlN 층은 버퍼 층(114) 상에 선택적으로 에피택시 성장된다. AlN 층은 알루미늄 함유 전구체 및 질소 함유 전구체를 사용하여 MOVPE에 의해 에피택시 성장될 수 있다. 알루미늄 함유 전구체는 TMA, TEA 또는 기타 적절한 화학 물질을 포함한다. 질소 함유 전구체는 암모니아, TBAm, 페닐 히드라진 또는 기타 적절한 화학 물질을 포함한다. 일 예에서, AlN 층은 약 5 nm 내지 약 50 nm 범위 내의 두께를 갖는다.
대안적으로, AlN 층은 배리어 층으로서 AlGaN 층을 대체할 수 있다. 다른 실시예에서, 다양한 n-GaN 및 p-GaN 층의 치수는 디바이스의 사양, 성능 및 회로 요건에 따라 달라질 수 있다. 예를 들어, 다양한 n-GaN 및 p-GaN 층의 두께는 문턱 전압 또는 기타 디바이스/회로 고려 사항에 따라 조정될 수 있다. 다른 실시예에서, 반도체 구조물(예를 들어, 100, 182 또는 184)의 게이트 스택(122)은 접합 격리 피처(126)에 구성된 더 많은 n-GaN 및/또는 p-GaN 층을 포함할 수 있다.
본 발명은 계단식 구조를 갖는 전계판을 갖는 III-V 화합물계 디바이스 및 그 제조 방법을 제공한다. 개시된 전계판은 연속적으로 접속되고 상이한 방향으로 교대로 배향된 다중 세그먼트를 갖는다. 개시된 전계판은 표면 전계를 효과적으로 감소시켜 항복 전압을 증가시키거나 높은 항복 전압을 유지하고, 누설 전류를 감소시키며, 문턱 전압의 시프트를 낮출 수 있다.
하나의 예시적인 양태에서, 본 개시는 반도체 구조물을 제공한다. 반도체 구조물은 기판 상의 갈륨 질화물(GaN) 층; GaN 층 상에 배치된 알루미늄 갈륨 질화물(AlGaN) 층; AlGaN 층 상에 배치된 게이트 스택; AlGaN 층 상에 배치되고 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처; 게이트 스택 상에 배치된 유전체 재료 층; 및 유전체 재료 층 상에 배치되고 소스 피처에 전기적으로 접속된 전계판을 포함하고, 전계판은 계단식 구조물을 포함한다.
다른 예시적인 양태에서, 본 발명은 반도체 구조물을 제공한다. 반도체 구조물은 기판 상의 제 1 III-V 화합물 층; 제 1 III-V 화합물 층 바로 위에 있는 제 2 III-V 화합물 층 - 제 2 III-V 화합물 층은 제 1 III-V 화합물 층과는 조성이 상이하고 알루미늄을 더 포함함 - ; 제 2 III-V 화합물 층 상의 게이트 스택; 제 2 III-V 화합물 층 상에 배치된 소스 피처 및 드레인 피처; 및 게이트 스택 위에 배치되고 소스 피처에 전기적으로 접속된 전계판을 포함하고, 전계판은 계단식 구조를 갖는 적어도 3 개의 세그먼트를 포함한다.
또 다른 예시적인 양태에서, 본 방법은 방법을 제공한다. 방법은 기판 상에 제 1 III-V 화합물 층을 형성하는 단계; 제 1 III-V 화합물 층 상에 제 2 III-V 화합물 층을 형성하는 단계 - 제 2 III-V 화합물 층은 상기 제 1 III-V 화합물 층과는 조성이 상이하고 알루미늄을 더 포함함 - ; 제 2 III-V 화합물 층 상에 게이트 스택을 형성하는 단계; 제 2 III-V 화합물 층 상에 있고 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처를 형성하는 단계; 및 게이트 스택 위에 있고 소스 피처에 전기적으로 접속된 전계판을 형성하는 단계를 포함하고, 전계판은 계단식 구조로 구성된 적어도 3 개의 세그먼트를 포함한다.
상기는 당업자가 다음의 상세한 설명을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명하였다. 당업자는 본 명세서에 도입된 실시예의 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 이러한 등가 구성이 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 여기에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야 한다.
실시예
1. 반도체 구조물에 있어서,
기판 상의 갈륨 질화물(GaN) 층;
상기 GaN 층 상에 배치된 알루미늄 갈륨 질화물(AlGaN) 층;
상기 AlGaN 층 상에 배치된 게이트 스택;
상기 AlGaN 층 상에 배치되고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처;
상기 게이트 스택 상에 배치된 유전체 재료 층; 및
상기 유전체 재료 층 상에 배치되고 상기 소스 피처에 전기적으로 접속된 전계판(field plate) - 상기 전계판은 계단식 구조물(step-wise structure)을 포함함 -
을 포함하는, 반도체 구조물.
2. 제 1 항에 있어서,
상기 전계판은, 수평으로 연장되는 제 1 세그먼트, 상기 제 1 세그먼트로부터 수직으로 연장되는 제 2 세그먼트, 및 상기 제 2 세그먼트로부터 수평으로 연장되는 제 3 세그먼트를 포함하는 것인, 반도체 구조물.
3. 제 2 항에 있어서,
상기 제 1 세그먼트는 제 1 치수(D1)로 상기 게이트 스택으로부터 수평으로 이격되어 있고;
상기 드레인 피처는 제 2 치수(D2)로 상기 게이트 스택으로부터 수평으로 이격되어 있고;
제 1 비율(D1/D2)은 95% 미만인 것인, 반도체 구조물.
4. 제 3 항에 있어서,
상기 전계판은 폭(W)에 수평으로 걸쳐 있고;
제 2 비율(W/D2)은 5% 초과 100% 미만인 것인, 반도체 구조물.
5. 제 4 항에 있어서,
상기 소스 피처는 도전성 피처를 통해 상기 전계판에 전기적으로 접속되고;
상기 도전성 피처는 상기 소스 피처로부터 수평으로 연장되고;
상기 도전성 피처는 제 3 치수(D3)로 상기 게이트 스택으로부터 수직으로 이격되어 있고;
상기 전계판은 높이(H)에 수직으로 걸쳐 있고;
제 3 비율(H/D3)은 50% 미만인 것인, 반도체 구조물.
6. 제 2 항에 있어서,
상기 전계판은, 상기 제 3 세그먼트로부터 수직으로 연장되는 제 4 세그먼트, 및 상기 제 4 세그먼트로부터 수평으로 연장되는 제 5 세그먼트를 더 포함하는 것인, 반도체 구조물.
7. 제 1 항에 있어서,
상기 게이트 스택은 III-V 화합물 p형 도핑 층을 포함하는 것인, 반도체 구조물.
8. 제 7 항에 있어서,
상기 게이트 스택은 상기 III-V 화합물 p형 도핑 층 아래에 놓인 유전체 층을 더 포함하는 것인, 반도체 구조물.
9. 제 8 항에 있어서, 상기 게이트 스택은 상기 III-V 화합물 p형 도핑 층에 인접한 III-V 화합물 n형 도핑 층을 더 포함하는 것인, 반도체 구조물.
10. 제 9 항에 있어서,
상기 III-V 화합물 n형 도핑 층은 n형 GaN 층을 포함하고 상기 III-V 화합물 p형 도핑 층은 p형 GaN 층을 포함하는 것인, 반도체 구조물.
11. 제 10 항에 있어서,
상기 III-V 화합물 p형 도핑 층은 마그네슘, 칼슘, 아연, 베릴륨 및 탄소로 이루어진 그룹으로부터 선택된 불순물로 도핑되고;
상기 III-V 화합물 n형 도핑 층은 실리콘 및 산소로 이루어진 그룹으로부터 선택된 불순물로 도핑되는 것인, 반도체 구조물.
12. 제 1 항에 있어서,
상기 전계판은 티타늄 질화물, 티타늄, 티타늄 알루미늄, 알루미늄 구리, 이들의 조합으로부터 선택된 도전성 재료를 포함하는 것인, 반도체 구조물.
13. 제 1 항에 있어서,
상기 GaN 층은 도핑되지 않거나 의도하지 않게 도핑(unintentionally doped)되는 것인, 반도체 구조물.
14. 제 1 항에 있어서,
상기 소스 피처, 상기 드레인 피처 및 상기 게이트 스택은 상기 GaN 층 및 상기 AlGaN 층으로 구성되어 고 전자 이동도 트랜지스터(high electron mobility transistor)를 형성하는 것인, 반도체 구조물.
15. 반도체 구조물에 있어서,
기판 상의 제 1 III-V 화합물 층;
상기 제 1 III-V 화합물 층 바로 위에 있는 제 2 III-V 화합물 층 - 상기 제 2 III-V 화합물 층은 상기 제 1 III-V 화합물 층과는 조성이 상이하며 알루미늄을 더 포함함 -;
상기 제 2 III-V 화합물 층 상의 게이트 스택;
상기 제 2 III-V 화합물 층 상에 배치된 소스 피처 및 드레인 피처; 및
상기 게이트 스택 위에 배치되고 상기 소스 피처에 전기적으로 접속된 전계판 - 상기 전계판은 계단식 구조를 갖는 적어도 3 개의 세그먼트를 포함함 -
을 포함하는, 반도체 구조물.
16. 제 15 항에 있어서,
상기 기판은 사파이어 기판, 실리콘 기판, 및 실리콘 탄화물 기판 중 하나를 포함하고;
상기 제 1 III-V 화합물 층은 갈륨 질화물(GaN) 층을 포함하고;
상기 제 2 III-V 화합물 층은 알루미늄 갈륨 질화물(AlGaN) 층을 포함하고;
상기 게이트 스택은 p형 도핑된 III-V 화합물 층을 포함하는 것인, 반도체 구조물.
17. 제 15 항에 있어서,
상기 전계판은, 수평으로 연장되는 제 1 세그먼트, 상기 제 1 세그먼트로부터 수직으로 연장되는 제 2 세그먼트, 및 상기 제 2 세그먼트로부터 수평으로 연장되는 제3 세그먼트를 포함하는 것인, 반도체 구조물.
18. 제 17 항에 있어서,
상기 전계판은, 상기 제 3 세그먼트로부터 수직으로 연장되는 제 4 세그먼트, 및 상기 제 4 세그먼트로부터 수평으로 연장되는 제 5 세그먼트를 더 포함하는 것인, 반도체 구조물.
19. 방법에 있어서,
기판 상에 제 1 III-V 화합물 층을 형성하는 단계;
상기 제 1 III-V 화합물 층 상에 제 2 III-V 화합물 층을 형성하는 단계 - 상기 제 2 III-V 화합물 층은 상기 제 1 III-V 화합물 층과는 조성이 상이하며 알루미늄을 더 포함함 - ;
상기 제 2 III-V 화합물 층 상에 게이트 스택을 형성하는 단계;
상기 제 2 III-V 화합물 층 상에 있고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처를 형성하는 단계; 및
상기 게이트 스택 위에 있고 상기 소스 피처에 전기적으로 접속된 전계판을 형성하는 단계 - 상기 전계판은 계단식 구조로 구성된 적어도 3 개의 세그먼트를 포함함 -
를 포함하는, 방법.
20. 제 19 항에 있어서,
상기 제 1 III-V 화합물 층을 형성하는 단계는 도핑되지 않은 갈륨 질화물 층을 형성하는 단계를 포함하고;
상기 제 2 III-V 화합물 층을 형성하는 단계는 알루미늄 갈륨 질화물 층을 형성하는 단계를 포함하고;
상기 전계판을 형성하는 단계는,
상기 게이트 스택, 상기 소스 피처, 및 상기 드레인 피처 상에 유전체 재료 층을 형성하는 단계,
상기 유전체 재료 층 내에 트렌치를 형성하기 위해 제 1 패터닝 프로세스를 수행하는 단계,
상기 유전체 재료 층 상에 도전성 층을 성막하는 단계, 및
상기 트렌치의 하단 표면 내의 제 1 세그먼트, 상기 트렌치의 측벽 상의 제 2 세그먼트, 및 상기 유전체 재료 층의 상단 표면 상의 제3 세그먼트 - 상기 제 1, 제 2, 및 제 3 세그먼트는 연속적으로 접속됨 - 를 갖는 패터닝된 도전성 층을 생성하도록 상기 도전성 층에 제 2 패터닝 프로세스를 수행하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 상의 갈륨 질화물(GaN) 층;
    상기 GaN 층 상에 배치된 알루미늄 갈륨 질화물(AlGaN) 층;
    상기 AlGaN 층 상에 배치된 게이트 스택;
    상기 AlGaN 층 상에 배치되고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처;
    상기 게이트 스택 상에 배치된 유전체 재료 층; 및
    상기 유전체 재료 층 상에 배치되고 상기 소스 피처에 전기적으로 접속된 전계판(field plate) - 상기 전계판은 계단식 구조물(step-wise structure)을 포함함 -
    을 포함하는, 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 전계판은, 수평으로 연장되는 제 1 세그먼트, 상기 제 1 세그먼트로부터 수직으로 연장되는 제 2 세그먼트, 및 상기 제 2 세그먼트로부터 수평으로 연장되는 제 3 세그먼트를 포함하는 것인, 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 게이트 스택은 III-V 화합물 p형 도핑 층을 포함하는 것인, 반도체 구조물.
  4. 제 3 항에 있어서,
    상기 게이트 스택은 상기 III-V 화합물 p형 도핑 층 아래에 놓인 유전체 층을 더 포함하는 것인, 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 전계판은 티타늄 질화물, 티타늄, 티타늄 알루미늄, 알루미늄 구리, 이들의 조합으로부터 선택된 도전성 재료를 포함하는 것인, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 GaN 층은 도핑되지 않거나 의도하지 않게 도핑(unintentionally doped)되는 것인, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 소스 피처, 상기 드레인 피처 및 상기 게이트 스택은 상기 GaN 층 및 상기 AlGaN 층으로 구성되어 고 전자 이동도 트랜지스터(high electron mobility transistor)를 형성하는 것인, 반도체 구조물.
  8. 반도체 구조물에 있어서,
    기판 상의 제 1 III-V 화합물 층;
    상기 제 1 III-V 화합물 층 바로 위에 있는 제 2 III-V 화합물 층 - 상기 제 2 III-V 화합물 층은 상기 제 1 III-V 화합물 층과는 조성이 상이하며 알루미늄을 더 포함함 -;
    상기 제 2 III-V 화합물 층 상의 게이트 스택;
    상기 제 2 III-V 화합물 층 상에 배치된 소스 피처 및 드레인 피처; 및
    상기 게이트 스택 위에 배치되고 상기 소스 피처에 전기적으로 접속된 전계판 - 상기 전계판은 계단식 구조를 갖는 적어도 3 개의 세그먼트를 포함함 -
    을 포함하는, 반도체 구조물.
  9. 방법에 있어서,
    기판 상에 제 1 III-V 화합물 층을 형성하는 단계;
    상기 제 1 III-V 화합물 층 상에 제 2 III-V 화합물 층을 형성하는 단계 - 상기 제 2 III-V 화합물 층은 상기 제 1 III-V 화합물 층과는 조성이 상이하며 알루미늄을 더 포함함 - ;
    상기 제 2 III-V 화합물 층 상에 게이트 스택을 형성하는 단계;
    상기 제 2 III-V 화합물 층 상에 있고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처를 형성하는 단계; 및
    상기 게이트 스택 위에 있고 상기 소스 피처에 전기적으로 접속된 전계판을 형성하는 단계 - 상기 전계판은 계단식 구조로 구성된 적어도 3 개의 세그먼트를 포함함 -
    를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 III-V 화합물 층을 형성하는 단계는 도핑되지 않은 갈륨 질화물 층을 형성하는 단계를 포함하고;
    상기 제 2 III-V 화합물 층을 형성하는 단계는 알루미늄 갈륨 질화물 층을 형성하는 단계를 포함하고;
    상기 전계판을 형성하는 단계는,
    상기 게이트 스택, 상기 소스 피처, 및 상기 드레인 피처 상에 유전체 재료 층을 형성하는 단계,
    상기 유전체 재료 층 내에 트렌치를 형성하기 위해 제 1 패터닝 프로세스를 수행하는 단계,
    상기 유전체 재료 층 상에 도전성 층을 성막하는 단계, 및
    상기 트렌치의 하단 표면 내의 제 1 세그먼트, 상기 트렌치의 측벽 상의 제 2 세그먼트, 및 상기 유전체 재료 층의 상단 표면 상의 제3 세그먼트 - 상기 제 1, 제 2, 및 제 3 세그먼트는 연속적으로 접속됨 - 를 갖는 패터닝된 도전성 층을 생성하도록 상기 도전성 층에 제 2 패터닝 프로세스를 수행하는 단계를 포함하는 것인, 방법.
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