TW202209423A - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TW202209423A
TW202209423A TW110127076A TW110127076A TW202209423A TW 202209423 A TW202209423 A TW 202209423A TW 110127076 A TW110127076 A TW 110127076A TW 110127076 A TW110127076 A TW 110127076A TW 202209423 A TW202209423 A TW 202209423A
Authority
TW
Taiwan
Prior art keywords
layer
iii
segment
semiconductor structure
gate stack
Prior art date
Application number
TW110127076A
Other languages
English (en)
Other versions
TWI789839B (zh
Inventor
王煒
楊偉臣
張耀中
蘇如意
林彥谷
鄒權煒
蔡俊琳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209423A publication Critical patent/TW202209423A/zh
Application granted granted Critical
Publication of TWI789839B publication Critical patent/TWI789839B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭露提供一種半導體結構。半導體結構包括：氮化鎵（GaN）層，位於基底上；氮化鋁鎵（AlGaN）層，設置於GaN層上；閘極堆疊，設置於AlGaN層上；源極特徵及汲極特徵，設置於AlGaN層上且閘極堆疊介於其中；介電材料層，設置於閘極堆疊上；以及場板，設置於介電材料層上且電性連接至源極特徵，其中場板包括階梯式結構。

Description

半導體結構及其形成方法
在半導體技術中，由於氮化鎵（gallium nitride，GaN）的特性，GaN被用來形成各種積體電路裝置，例如大功率場效電晶體、高頻電晶體或高電子遷移率電晶體（high electron mobility transistor，HEMT）。在一些實例中，GaN基裝置用於積體電路中，以獲得高的崩潰電壓及低的導通電阻。然而，崩潰電壓與各種因素有關。考慮到崩潰電壓及其他裝置參數（包括閾值電壓），現有的GaN基裝置遠遠無法令人滿意。因此，需要一種用於解決上述問題的用於具有增強的崩潰電壓的GaN基裝置的結構及其製作方法。
應理解，以下揭露內容提供許多不同的實施例或實例，用於實施各種實施例的不同特徵。為了簡化本揭露，以下闡述組件及佈置的具體實例。當然，該些僅為實例且並不旨在進行限制。本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
圖1a是具有氮化鎵（GaN）基電晶體的半導體結構（或裝置結構）100的一個實施例的截面圖。圖1b是具有GaN基裝置的半導體結構180的一個實施例的截面圖。圖2a至圖8a是根據本揭露各種實施例的結合於圖1a所示半導體結構中的閘極結構的截面圖。圖2b至圖8b是根據本揭露各種實施例的分別具有圖2a至圖8a所示閘極結構的圖1a所示半導體結構的示意圖。參照圖1a、圖1b、圖2a至圖8a、圖2b至圖8b以及其他圖，共同闡述例如半導體結構100（或半導體結構180）等GaN基裝置及其製作方法。
參照圖1a，半導體結構100包括藍寶石基底110。作為另外一種選擇，基底可為碳化矽（SiC）基底或矽基底。舉例而言，矽基底可為（111）矽晶圓。
半導體結構100亦包括形成於兩個不同的半導體材料層（例如，具有不同帶隙的材料層）之間的異質接面。舉例而言，半導體結構100包括未摻雜的窄帶隙通道層及寬帶隙n型施體供應層（donor supply layer）。在一個實施例中，半導體結構100包括形成於基底110上的第一III-V族化合物層114（或被稱為緩衝層114）及形成於緩衝層114上的第二III-V族化合物層116（或被稱為障壁層116）。緩衝層114及障壁層116是由元素週期表中的III-V族製成的化合物。然而，緩衝層114與障壁層116在成分方面彼此不同。緩衝層114是未經摻雜的或非刻意摻雜的（unintentionally doped，UID）。在半導體結構100的本實施例中，緩衝層114包括氮化鎵（GaN）層（亦被稱為GaN層114）。障壁層116包括氮化鋁鎵（AlGaN）層（亦被稱為AlGaN層116）。在一些實施例中，GaN層114與AlGaN層116可彼此直接接觸。
在所繪示的實施例中，GaN層114是未經摻雜的。作為另外一種選擇，由於用於形成GaN層114的前驅物，GaN層114是非刻意摻雜的，例如輕微n型摻雜的。可藉由使用含鎵前驅物及含氮前驅物的金屬有機氣相磊晶（metal organic vapor phase epitaxy，MOVPE）來磊晶生長GaN層114。含鎵前驅物包括三甲基鎵（trimethylgallium，TMG）、三乙基鎵（triethylgallium，TEG）或其他合適的化學物質。含氮前驅物包括氨（NH3 ）、叔丁胺（tertiarybutylamine，TBAm）、苯肼或其他合適的化學物質。在一個實例中，GaN層114具有介於約0.5微米與約10微米之間的範圍內的厚度。在另一實例中，GaN層114具有約2微米的厚度。
AlGaN層116是n型摻雜的，例如輕微n型摻雜的。作為另外一種選擇或另外地，AlGaN層116具有自相鄰層引入的n型摻雜劑。在一些實施例中，AlGaN層116是p型摻雜的，例如輕微p型摻雜的。AlGaN層116藉由選擇性磊晶生長沉積於GaN層114上。可藉由使用含鋁前驅物、含鎵前驅物及含氮前驅物的MOVPE來磊晶生長AlGaN層116。含鋁前驅物包括三甲基鋁（trimethylaluminum，TMA）、三乙基鋁（triethylaluminum，TEA）或其他合適的化學物質。含鎵前驅物包括TMG、TEG或其他合適的化學物質。含氮前驅物包括氨、TBAm、苯肼或其他合適的化學物質。在一個實例中，AlGaN層116具有介於約5奈米與約50奈米之間的範圍內的厚度。在另一實例中，AlGaN層116具有約15奈米的厚度。
AlGaN層116中的電子落入GaN層114中，進而在GaN層114中形成具有高遷移率導電電子的非常薄的薄層118。此薄層118被稱為形成載流子通道的二維電子氣體（two-dimensional electron gas，2-DEG）。2-DEG的通道層118位於AlGaN層116與GaN層114的介面處。因此，由於GaN層114是未經摻雜的或非刻意摻雜的，因此載流子通道具有高的電子遷移率，並且電子可自由移動，而不會與雜質碰撞或顯著減少碰撞。
半導體結構100亦包括形成於基底110上且被配置成電性連接至通道層118的源極特徵120A及汲極特徵120B。源極特徵120A及汲極特徵120B亦被統稱為源極/汲極（source/drain，S/D）特徵120。S/D特徵120包含一或多種導電材料。舉例而言，S/D特徵120包含選自由鈦、鋁、鎳及金組成的群組的金屬。可藉由例如物理氣相沉積（physical vapor deposition，PVD）或其他適當技術等製程來形成S/D特徵120。可向S/D特徵120施加熱退火製程，使得S/D特徵120與AlGaN層116發生反應以形成合金，用於S/D特徵120與具有歐姆接觸件（Ohmic contact）的通道的有效電性連接。作為一個實例，將快速熱退火（rapid thermal annealing，RTA）設備及製程用於熱退火。
閘極堆疊122形成於障壁層116上且夾置於S/D特徵120之間。在一些實施例中，閘極堆疊122包括設置於障壁層（在本實施例中為AlGaN層）116上的接面隔離特徵。接面隔離特徵包括至少一個經摻雜的半導體層，以與障壁層116形成p-n接面。在所繪示的實施例中，接面隔離特徵包括至少一種p型摻雜的III-V族化合物，而障壁層116是n型摻雜的。在實施例的進一步推進中，p型摻雜的III-V族化合物層是p型摻雜的GaN（p-GaN）層，其中GaN由p型摻雜劑（例如，鎂、鈣、鋅、鈹、碳或其組合）摻雜。根據一些實施例，摻雜劑濃度介於1019 /立方公分與1021 /立方公分之間。在所繪示的實施例中，p-GaN的接面隔離特徵及n-AlGaN的障壁層116被配置成形成p-n接面，以提供與通道層118的隔離及電容耦合。在一些實施例中，閘極堆疊122包括設置於接面隔離特徵上且用作閘極電極的導電材料層（例如，金屬、金屬合金、其他合適的導電材料或其組合）。導電材料層被配置用於電壓偏置及與通道層的電性耦合。
在一些實例中，閘極堆疊122包括至少一個n型摻雜的半導體層及一個p型摻雜的半導體層以形成二極體，所述二極體可分別為n型摻雜的III-V族化合物層及p型摻雜的III-V族化合物層。在實例的進一步推進中， n型摻雜的III-V族化合物層及p型摻雜的III-V族化合物層分別是n型摻雜的GaN層（或n-GaN層）及p型摻雜的GaN層（p-GaN層）。閘極堆疊中的二極體提供接面隔離效應。在本實施例中，閘極堆疊122、S/D特徵120及緩衝層114中的2-DEG通道層118被配置成GaN基電晶體。具體而言，如此配置的電晶體亦被稱為高電子遷移率電晶體（HEMT）。
圖2a至圖8a示出根據本揭露各個態樣構造的半導體結構100的閘極堆疊122的各個實施例。根據各種實施例進一步闡述閘極堆疊122。在圖2a中所示的一個實施例中，閘極堆疊122包括金屬層124及設置於金屬層124之下的接面隔離特徵126。金屬層124可包含任何合適的金屬或金屬合金，例如銅、鋁、鎢、鎳、鈷、其他合適的金屬或其組合。接面隔離特徵126包括至少一個經摻雜的半導體層，以與AlGaN層116形成p-n接面。在所繪示的實施例中，接面隔離特徵126包括至少一個p型摻雜的半導體層，而AlGaN層116是n型摻雜的。在實施例的進一步推進中，p型摻雜的III-V族化合物層是p型摻雜的GaN層（p-GaN層）。
圖2b中示出具有圖2a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。在圖2b中，「G」、「S」及「D」分別代表閘極、源極及汲極。2-DEG通道界定於源極與汲極之間。二極體138a形成於p-GaN層130與具有n型摻雜劑的障壁層116之間。來自二極體138a的電容效應（resultant capacitance）減小，同時裝置開關速度增加。
作為另外一種選擇，接面隔離特徵126可更包括另一n型摻雜的GaN層、另一p型摻雜的GaN層或兩者。接面（或二極體）形成於每對相鄰的n-GaN層與p-GaN層之間。n-GaN層與p-GaN層之間的各種二極體以串聯方式電性配置。該些二極體不僅提供閘極電極與通道的隔離（降低閘極漏電），而且亦提高裝置開關速度，如下所述。由於各種二極體以串聯方式耦合，因此對應的電容器亦以串聯方式耦合。因此，串聯的電容器的總電容將小於其中任一者。因此，由於電容減小，因此裝置開關速度提高。
在一個實施例中，金屬層與二極體之間的介面是藉由熱退火形成的歐姆接觸件，其中退火溫度介於約800℃與約900℃之間。在另一實施例中，金屬層與二極體之間的介面是肖特基接觸件（Schottky contact）。在此種情形中，用於形成閘極堆疊的製程不需經過熱退火。
在圖3a中所示的一個實施例中，閘極堆疊122的接面隔離特徵126包括p-GaN層130及設置於p-GaN層130上的n-GaN層132。p-GaN層130由p型摻雜劑（例如，鎂、鈣、鋅、鈹、碳或其組合）摻雜。在一個實施例中，可藉由金屬有機化學氣相沉積（metal organic chemical vapor deposition，MOCVD）或其他合適的技術來形成p-GaN層130。在另一實施例中，p-GaN層130具有介於約1奈米與約100奈米之間的範圍內的厚度。n-GaN層132由n型摻雜劑（例如，矽、氧或其組合）摻雜。在一個實施例中，可藉由MOCVD或其他合適的技術來形成n-GaN層132。在另一實施例中，n-GaN層132具有介於約1奈米與約100奈米之間的範圍內的厚度。
圖3b中示出具有圖3a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。在圖3b中，「G」、「S」及「D」分別代表閘極、源極及汲極。2-DEG通道界定於源極與汲極之間。二極體138a形成於p-GaN層130與具有n型摻雜劑的障壁層116之間。第二二極體138b形成於p-GaN層130及n-GaN層132之間。二極體138a與二極體138b以串聯方式配置。二極體138a及138b的電容效應減小，同時裝置開關速度增加。
在圖4a中所示的另一實施例中，閘極堆疊122的接面隔離特徵126類似於圖3a中的接面隔離特徵126，但更包括設置於n-GaN層132上的額外的p-GaN層134。額外的p-GaN層134及n-GaN層132被配置成形成另一二極體，用於額外的隔離效果。額外的p-GaN層134在成分及形成方面類似於p-GaN層130。舉例而言，p-GaN層134由p型摻雜劑（例如，鎂、鈣、鋅、鈹、碳或其組合）摻雜。
圖4b中示出具有圖4a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。符號「G」、「S」及「D」分別代表閘極、源極及汲極。2-DEG通道界定於源極與汲極之間。二極體138a形成於p-GaN層130與具有n型摻雜劑的障壁層116之間。第二二極體138b形成於p-GaN層130與n-GaN層132之間。第三二極體138c形成於n-GaN層132與p-GaN層134之間。二極體138a、138b及138c以串聯方式配置。閘極電極與來自該些二極體的通道之間的電容效應進一步減小，同時裝置開關速度進一步增加。
在圖5a中所示的另一實施例中，閘極堆疊122的接面隔離特徵126類似於圖3a中的接面隔離特徵126，但更包括設置於n-GaN層132上的額外的p-GaN層134及設置於p-GaN層134上的額外的n-GaN層136。額外的p-GaN層134及額外的n-GaN層136在成分及形成方面分別類似於p-GaN層130及n-GaN層132。舉例而言，n-GaN層136由n型摻雜劑（例如，矽或氧）摻雜。
圖5b中示出具有圖5a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。符號「G」、「S」及「D」分別代表閘極、源極及汲極。2-DEG通道界定於源極與汲極之間。二極體138a形成於p-GaN層130與具有n型摻雜劑的障壁層116之間。第二二極體138b形成於p-GaN層130與n-GaN層132之間。第三二極體138c形成於n-GaN層132與p-GaN層134之間。第四二極體138d形成於p-GaN層134與n-GaN層136之間。二極體138a、二極體138b、二極體138c及二極體138d以串聯方式配置。閘極電極與來自該些二極體的通道之間的電容效應進一步減小，同時裝置開關速度進一步提高。
在圖6a中所示的一個實施例中，閘極堆疊122的接面隔離特徵126包括n-GaN層132及設置於n-GaN層132上的p-GaN層130。圖5a所示閘極堆疊122類似於圖3a所示閘極堆疊122，但p-GaN層130與n-GaN層132被不同地配置。p-GaN層130由p型摻雜劑（例如，鎂、鈣、鋅、鈹、碳或其組合）摻雜。在一個實施例中，可藉由MOCVD或其他合適的技術來形成p-GaN層130。在另一實施例中，p-GaN層130具有介於約1奈米與約100奈米之間的範圍內的厚度。n-GaN層132由n型摻雜劑（例如，矽、氧或其組合）摻雜。在一個實施例中，可藉由MOCVD或其他合適的技術來形成n-GaN層132。在另一實施例中，n-GaN層132具有介於約1奈米與約100奈米之間的範圍內的厚度。
圖6b中示出具有圖6a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。二極體138e形成於p-GaN層130與n-GaN層132之間，用於隔離以防止閘極漏電。
在圖7a中所示的另一實施例中，閘極堆疊122的接面隔離特徵126類似於圖3a中的接面隔離特徵126，但具有不同的配置。具體而言，n-GaN層132設置於障壁層116上。p-GaN層130設置於n-GaN層132上。額外的n-GaN層136設置於p-GaN層130上。
圖7b中示出具有圖7a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。一個二極體138e形成於p-GaN層130與n-GaN層132之間。另一二極體138f形成於p-GaN層130與n-GaN層136之間。二極體138e與二極體138f以串聯方式配置。閘極電極與來自該些二極體的通道之間的電容效應提供隔離以防止閘極漏電且進一步提高裝置開關速度。
在圖8a中所示的另一實施例中，閘極堆疊122的接面隔離特徵126類似於圖5a中的接面隔離特徵126，但被不同地配置。圖8a中的閘極堆疊122包括位於障壁層116上的n-GaN層132、位於n-GaN層132上的p-GaN層130、位於p-GaN層130上的額外的n-GaN層136、以及設置於額外的n-GaN層136上的額外的p-GaN層134。n-GaN層及p-GaN層中的每一者在成分及形成方面類似於圖4a中的閘極堆疊122的相應的層。舉例而言，n-GaN層136由n型摻雜劑（例如，矽或氧）摻雜。
圖8b中示出具有圖8a所示閘極堆疊122的半導體結構100的GaN基電晶體的示意圖。符號「G」、「S」及「D」分別代表閘極、源極及汲極。2-EDG通道界定於源極與汲極之間。二極體138e形成於n-GaN層132與p-GaN層130之間。第二二極體138f形成於p-GaN層130與額外的n-GaN層136之間。第三二極體138g形成於n-GaN層136與額外的p-GaN層134之間。二極體138e、二極體138f及二極體138g以串聯方式配置。閘極電極與來自該些二極體的通道之間的電容效應減小，同時裝置開關速度進一步增加。
返回圖1a，半導體結構100更包括場板148，場板148被配置於閘極堆疊122旁邊且被設計成對電場分佈進行重佈線，藉此減小表面電場（reduce surface field，RESURF）且增加崩潰電壓。根據各種實施例，其他優點亦可能存在，例如提高優值（figure of merit，FOM），例如Qgd、Ronsp*Cgd、Ron*Coss、Ron*Ciss、Ron*Crss…等。舉例而言，可利用閾值電壓的降低的偏移或無偏移來使對應的GaN基電晶體穩定。在所繪示的實施例中，場板148設置於第一介電材料層150上且位於閘極堆疊122與汲極特徵120B之間。場板148自溝渠的底部朝汲極特徵120B延伸至溝渠的外部。具體而言，在所繪示的實施例中，場板148被設置成水平地遠離汲極特徵120B。換言之，場板148被配置成在俯視圖中不與汲極特徵120B交疊。場板148包含導電材料，例如金屬、金屬合金、矽化物、其他合適的導電材料或其組合。在一些實施例中，場板148包含氮化鈦、鈦、鈦鋁、鋁銅或其組合。在所繪示的實施例中，場板148經由內連線結構的導電組件152及導電組件154電性連接至源極特徵120A。與連接至閘極的場板相比，源極具有穩定的電壓（0伏或Vss），此將在場板下方不會具有捕獲效應（trapping effect）。在一些實例中，導電組件152可包括金屬線及自源極特徵120A垂直地延伸至金屬線的通孔。導電組件154可包括自場板148延伸至導電組件152的通孔。導電組件152及導電組件154至少局部地嵌置於另一介電材料層156中。
具體而言，場板148具有階梯式（step-wise）結構（階梯結構），所述階梯式結構具有依序連接且在不同方向（例如，兩個正交的方向（X方向與Y方向））上交替地定向的至少三個分段。在所繪示的實施例中，場板148包括三個分段，水平地（沿著X方向）延伸的第一分段148A、自第一分段148A垂直地（沿著Y方向）延伸的第二分段148B、以及自第二分段148B水平地（沿著X方向）延伸的第三分段148C。場板148的所揭露的階梯式結構可有效地減小表面電場且提高崩潰電壓，且對其他效能參數有益。在關斷狀態操作中，自汲極至源極的路徑可能會具有巨大的電壓降，且在邊界（例如，閘極邊緣、場板邊緣、金屬邊緣…）中將出現峰值電場。場板148的階梯式結構中的更多階梯可提供更多的電場峰值，且在通道中維持更多的電壓降，所述電壓降是汲極與源極之間的電壓降，且是電場的積分（integral）。稍後將進一步詳細闡述場板148的結構及形成。
轉向圖1b，作為根據一或多個其他實施例構造的具有GaN基裝置的半導體結構180的截面圖。半導體結構180類似於圖1a中的半導體結構100。然而，半導體結構180包括具有兩個電極且不具有閘極的GaN基裝置，亦被稱為GaN基二極體。半導體結構180亦包括類似地配置於源極特徵120A與汲極特徵120B之間的場板148，且場板148例如經由導電組件152及導電組件154電性連接至源極特徵120A。場板148自溝渠的底部朝汲極特徵120B延伸至溝渠的外部。具體而言，場板148被設置成水平地遠離汲極特徵120B。換言之，場板148被配置成在俯視圖中不與汲極特徵120B交疊。
圖9是根據一或多個其他實施例構造的具有GaN基電晶體的半導體結構182的截面圖。參照圖9、圖2a至圖8a以及圖2b至圖8b，共同闡述半導體結構182及其製作方法。
半導體結構182類似於圖1a所示半導體結構100，但更包括形成於障壁層116上且設置於源極特徵120A與汲極特徵120B之間的介電材料層（或絕緣層）141。具體而言，介電材料層141形成於障壁層116與閘極堆疊122之間。根據各種實例，介電材料層141包含選自氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氧化鋁（Al2 O3 ）、氧化鉭（Ta2 O5 ）、氧化鈦（TiO2 ）、氧化鋅（ZnO2 ）、氧化鉿（HfO2 ）或其組合的介電材料。在一個實施例中，介電材料層141具有介於約3奈米與約100奈米之間的範圍內的厚度。可藉由任何適當的製作技術（例如，化學氣相沉積（chemical vapor deposition，CVD）、PVD、原子層沉積（atomic layer deposition，ALD）或熱氧化）來形成介電材料層141。介電材料層141提供進一步的隔離以防止閘極漏電且進一步提高裝置開關速度。
圖9所示閘極堆疊122類似於圖1a所示閘極堆疊122。舉例而言，閘極堆疊122包括設置於介電材料層141上的接面隔離特徵126及設置於接面隔離特徵126上的金屬層124。此外，根據各種實施例，閘極堆疊122可具有圖2a至圖8a中所示的結構中的任一者。
在圖9中，半導體結構182亦包括場板148，場板148被配置於閘極堆疊122旁邊且被設計成對電場分佈進行重佈線，藉此減小表面電場且增加崩潰電壓。場板148在結構、配置及形成方面類似於圖1a所示場板148。在所繪示的實施例中，場板148設置於介電材料層150上且位於閘極堆疊122與汲極特徵120B之間。場板148自溝渠的底部朝汲極特徵120B延伸至溝渠的外部。具體而言，場板148被設置成水平地遠離汲極特徵120B。換言之，場板148被配置成在俯視圖中不與汲極特徵120B交疊。場板148包含導電材料，例如金屬、金屬合金、矽化物或其他合適的導電材料。在所繪示的實施例中，場板148經由內連線結構的導電組件152及導電組件154電性連接至源極特徵120A。具體而言，場板148具有階梯式結構，所述階梯式結構具有依序連接且在不同方向（例如，兩個正交的方向（X方向與Y方向））上交替地定向的至少三個分段。在所繪示的實施例中，場板148包括三個分段，水平地（沿著X方向）延伸的第一分段148A、自第一分段垂直地（沿著Y方向）延伸的第二分段148B、以及自第二分段水平地（沿著X方向）延伸的第三分段148C。
圖10是具有GaN基電晶體的半導體結構184的一個實施例的截面圖。半導體結構184類似於圖1a所示半導體結構100，但閘極堆疊122更包括設置於金屬層124與接面隔離特徵126之間的介電材料層（或絕緣層）144。根據各種實例，介電材料層144包含選自由SiO2 、Si3 N4 、Al2 O3 、Ta2 O5 、TiO2 、ZnO2 、HfO2 、或其組合組成的群組的介電材料。在一個實施例中，介電材料層144具有介於約3奈米與約100奈米之間的範圍內的厚度。可藉由任何適當的製作技術（例如，CVD、PVD、ALD或熱氧化）來形成介電材料層144。介電材料層144提供進一步的隔離以防止閘極漏電且進一步提高裝置開關速度。接面隔離特徵126可具有不同的結構，例如圖2a至圖2b直至8a至圖8b中所示的結構中的任一者。
圖10中的半導體結構184更包括場板148，場板148被配置於閘極堆疊122旁邊且被設計成對電場分佈進行重佈線，藉此減小表面電場且增加崩潰電壓。場板148在結構、配置及形成方面類似於圖1a所示場板148。在所繪示的實施例中，場板148設置於介電材料層150上且位於閘極堆疊122與汲極特徵120B之間。場板148包含導電材料，例如金屬、金屬合金、矽化物、或其他合適的導電材料、或其組合。在所繪示的實施例中，場板148經由內連線結構的導電組件152及導電組件154電性連接至源極特徵120A。具體而言，場板148具有階梯式結構，所述階梯式結構具有依序連接且在不同方向（例如，兩個正交的方向（X方向與Y方向））上交替地定向的至少三個分段。在所繪示的實施例中，場板148包括三個分段，水平地（沿著X方向）延伸的第一分段148A、自第一分段148A垂直地（沿著Y方向）延伸的第二分段148B、以及自第二分段148B水平地（沿著X方向）延伸的第三分段148C。
圖11是根據一些實施例的製作具有III-V族化合物裝置（或具體而言是GaN基裝置）的半導體結構（例如，半導體結構100、半導體結構180、半導體結構182或半導體結構184）的方法200的流程圖。方法200包括方塊202，以形成III-V族半導體化合物基裝置，例如包括通道層118、源極特徵120A、汲極特徵120B及閘極堆疊122的GaN基電晶體，如圖1a中所述。在方塊204處，藉由沉積（例如，CVD）且另外地接著進行化學機械拋光（Chemical Mechanical Polishing，CMP）製程而在III-V族半導體化合物基裝置上形成第一介電材料層150。在方塊206處，將第一介電材料層150圖案化以在第一介電材料層150中形成溝渠。方塊206可包括一或多個圖案化製程，以形成具有期望輪廓的溝渠，進而形成具有期望的階梯式結構的場板148。在方塊208處，藉由合適的沉積（例如，PVD）在第一介電材料層150上及第一介電材料層150的溝渠中沉積導電層。在方塊210處，將導電層圖案化以形成具有階梯式結構的場板148。場板148自溝渠的底部朝汲極特徵120B延伸至溝渠的外部。在方塊212處，在III-V族半導體化合物基裝置及場板148上形成內連線結構，使得場板148電性連接至源極特徵120A。方法200可更包括在方塊214處在上述操作之前、期間及/或之後實施的其他製作製程。
圖12至圖19是根據一些實施例的半導體結構100在不同製作階段處的截面圖。以下參照該些圖詳細闡述製作III-V族化合物基裝置的方法200。半導體結構100用作由方法200製作的示例性結構。
參照圖12，在基底110上形成III-V族半導體化合物基裝置，例如GaN基電晶體。III-V族半導體化合物基裝置包括被配置成形成功能場效電晶體的通道層118、源極特徵120A、汲極特徵120B及閘極堆疊122。圖1a中闡述III-V族半導體化合物基裝置的結構及形成。特別是，閘極堆疊122可具有不同的結構，例如圖1a、圖2a至圖8b及圖9至圖10中所示的結構。
參照圖13，藉由沉積（例如，CVD、可流動CVD（flowable CVD，FCVD）、旋轉塗佈、ALD、其他合適的沉積或其組合在III-V族半導體化合物基裝置上形成第一介電材料層150。第一介電材料層150包含一或多種介電材料，例如氧化矽、氮化矽、低介電常數（low dielectric constant，low-k）介電材料、其他合適的介電材料、或其組合。在一些實施例中，第一介電材料層150的形成包括沉積及CMP。
參照圖14，將第一介電材料層150圖案化以在第一介電材料層150中形成溝渠160。將第一介電材料層150圖案化的操作可包括施加至第一介電材料層150以形成具有期望輪廓的溝渠160，使得場板148隨後形成有期望的階梯式結構的一個、兩個或更多個圖案化製程。舉例而言，可將第一介電材料層150圖案化兩次、三次或更多次，使得溝渠160包括階梯式輪廓。圖案化製程可包括形成硬罩幕且經由硬罩幕的開口對第一介電材料層150施加蝕刻製程，以在第一介電材料層150中形成溝渠。可藉由包括沉積硬罩幕材料層及經由圖案化光阻層的開口對硬罩幕材料層進行蝕刻的過程來形成硬罩幕。在一些實例中，硬罩幕材料層包括隨後沉積於第一介電材料層150上的氧化矽及氮化矽。可藉由熱氧化、CVD、ALD或任何其他適合的方法來形成硬罩幕層。用於形成硬罩幕的過程更包括藉由微影製程形成圖案化光阻層以及經由圖案化光阻層的開口對硬罩幕材料層進行蝕刻以將開口轉移至硬罩幕材料層。示例性微影製程可包括形成光阻層、藉由微影曝光製程曝光光阻、執行曝光後烘烤製程以及對光阻層進行顯影以形成圖案化光阻層。作為另外一種選擇，可藉由其他技術（例如，電子束寫入、離子束寫入、無罩幕圖案化或分子印刷）來取代微影製程。在一些其他實施例中，可將圖案化光阻層直接用作蝕刻製程的蝕刻罩幕，以形成溝渠。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其與一或多種合適的蝕刻劑的組合，以對第一介電材料層150進行蝕刻。
參照圖15，藉由合適的沉積（例如，PVD）在第一介電材料層150上及第一介電材料層150的溝渠160中沉積導電層148。導電層148包含導電材料，例如金屬、金屬合金、矽化物、其他合適的導電材料或其組合。在一些實施例中，導電層148包含氮化鈦、鈦、鈦鋁、鋁銅或其組合。在又一些實施例中，導電層148包括二或更多個導電材料層，例如障壁層及填充金屬層。在實施例的進一步推進中，障壁層包含氮化鈦及鈦、或氮化鉭及鉭，且填充金屬層包含鋁銅、鋁、鎢、其他合適的金屬或其組合。
參照圖16，將導電層148圖案化以形成場板（亦被標記為148）。場板148具有階梯式結構。圖案化製程包括類似於將第一介電材料層150圖案化的圖案化製程，但利用不同的蝕刻劑及處理條件。舉例而言，圖案化製程可包括微影製程及蝕刻，且可另外使用圖案化硬罩幕作為蝕刻罩幕。在所繪示的實施例中，場板148包括連續連接且交替地定向的三個分段148A、分段148B及分段148C。
形成多層內連線結構以將場板148電性連接至源極特徵120A。多層內連線結構被設計成耦合各種裝置以形成功能積體電路。多層內連線結構包括垂直內連件（例如，通孔或接觸件）以及水平內連件（例如，分佈於多個金屬層中的金屬線）。在所繪示的實施例中，多層內連線結構包括被配置成將場板148電性連接至源極特徵120A的導電組件152及導電組件154。多層內連線結構可不同地配置有不同的導電組件，以將場板148電性連接至源極特徵120A。
多層內連線結構的形成可包括任何合適的技術或過程。舉例而言，可藉由雙鑲嵌製程或單鑲嵌製程（例如，在銅基多層內連線結構中實施的製程）、作為另外一種選擇藉由金屬沉積及圖案化製程（例如，在鋁基多層內連線結構中實施的製程）、或者其他合適的技術來形成多層內連線結構。根據一些實施例，以下闡述多層內連線結構，特別是多層內連線結構的導電組件152及導電組件154。
參照圖17，藉由沉積（例如，CVD、FCVD、旋轉塗佈、ALD、其他合適的沉積或其組合）在第一介電材料層150及場板148上形成第二介電材料層156。第二介電材料層156在成分方面可類似於或不同於第一介電材料層150，且可包含一或多種介電材料（例如，氧化矽、氮化矽、低k介電材料、其他合適的介電材料或其組合）。在一些實例中，第二介電材料層156包括蝕刻停止層（例如，氮化矽）及設置於蝕刻停止層上的填充介電層（例如，氧化矽或低k介電材料）。在一些實施例中，第二介電材料層156的形成包括沉積及CMP。
仍然參照圖17，將第二介電材料層156圖案化以形成溝渠162及溝渠164，以至少局部地暴露出相應的溝渠內的源極特徵120A及場板148。圖案化製程類似於上述其他圖案化製程，且可包括微影製程及蝕刻，且可另外地使用硬罩幕作為蝕刻罩幕。在一些實施例中，可利用二或更多種微影及蝕刻製程單獨形成或共同形成溝渠162及溝渠164。
參照圖18，藉由合適的沉積（例如，PVD、CVD、鍍覆、其他合適的沉積或其組合）在溝渠162及溝渠164中以及第二介電材料層156上沉積一或多個導電材料層166。舉例而言，藉由PVD在溝渠中沉積晶種層，並且施加無電鍍覆製程以在溝渠中填充金屬。在一些實施例中，可對導電材料施加以高溫進行的回流製程，以獲得更佳的溝渠填充效果。
參照圖19，藉由包括微影製程及蝕刻的過程，將導電材料層166圖案化以形成導電組件152及導電組件154。圖案化製程類似於上述其他圖案化製程，且可包括微影製程及蝕刻，且可另外地使用硬罩幕作為蝕刻罩幕。
在圖19所示半導體結構100中，場板148不僅被設計及形成有階梯式結構，而且亦被配置成具有各種尺寸及距離以使效能最佳化。特別是，場板148被設計成跨越寬度W及高度H，被放置成與閘極堆疊122水平地相距間距S。汲極特徵120B與閘極堆疊122相距第一距離D1。導電組件152與閘極堆疊122相距第二距離D2。所有該些尺寸是基於對電場分佈的理解、實驗資料及對包括崩潰電壓及閾值電壓偏移（如圖28中所述的崩潰電壓及閾值電壓偏移）的提高的效能的理論分析而設計的。在一些實施例中，寬度W介於0.25微米與5微米之間，且高度H介於30奈米與500奈米之間。具體而言，藉由我們的實驗發現場板中的相關點全部位於汲極與源極之間。因此，在一些實施例中，場板148被設計成具有小於1的第一比率S/D1，例如0≦S/D1≦95%；大於5%的第二比率W/D1，例如5≦W/D1≦100%；以及小於50%的第三比率H/D2，例如0≦H/D2≦50%。在一些實施例中，第一比率S/D1介於5%與15%之間；第二比率W/D1介於40%與60%之間；且第三比率H/D2介於5%與15%之間。
類似地，圖1b所示半導體結構180中的場板148不僅被設計及形成有階梯式結構，而且亦被配置成具有各種尺寸及距離以使效能最佳化。特別是，參照圖1b，場板148被設計成跨越寬度W及高度H，被放置成與源極特徵120A水平地相距第三距離D3。源極特徵120A與汲極特徵120B相距第四距離D4。導電特徵152與障壁層116相距第五距離D5。所有該些尺寸是基於對電場分佈的理解、實驗資料及對包括崩潰電壓的提高的效能的理論分析而設計的。具體而言，根據一些實施例，第四比率D3/D4小於1，例如0≦D3/D4≦95%；第五比率W/D4大於5%，例如5≦W/D4≦100%；且第六比率H/D5小於50%，例如0≦H/D5≦50%。在一些實施例中，第四比率D3/D4介於50%與70%之間；第五比率W/D4介於20%與30%之間；且第六比率H/D5介於5%與15%之間。
導電組件152及導電組件154可分開形成。參照圖20至圖24的截面圖提供一個實施例。藉由單鑲嵌製程來形成導電組件154，單鑲嵌製程包括：將第二介電材料層156圖案化以形成溝渠164，如圖20中所示；以及藉由沉積在溝渠164中填充一或多種導電材料；以及執行CMP製程以移除第二介電材料層156上的過量的導電材料，藉此形成導電組件154，如圖21中所示。藉由包括以下的製程來形成導電組件152：將第二介電材料層156圖案化以形成溝渠162，如圖22中所示；藉由合適的沉積方法在第二介電材料層156上及溝渠162中沉積導電材料層166，如圖23中所示；以及對導電材料層166執行圖案化製程以形成導電組件152，如圖24中所示。
圖25至圖27是根據一些其他實施例構造的半導體結構100的截面圖。除了圖27中的場板148包括具有階梯式結構的五個依次連接且在兩個正交的方向（X方向與Y方向）上交替地定向的分段之外，圖27中的半導體結構100類似於圖1a、圖9、圖10、圖19或圖24中的半導體結構100。此種場板148可藉由方法200形成，但方塊206包括施加至第一介電材料層150，以形成具有階梯式結構的溝渠的兩個圖案化製程。特別是，對第一介電材料層150施加第一圖案化製程以形成溝渠170（如圖25中所示），且對第一介電材料層150進一步施加第二圖案化製程以形成溝渠172（如圖26中所示）。此後，執行方塊208、方塊210、方塊212以形成場板148，如圖27中所示。在替代實施例中，半導體結構100是不具有閘極堆疊122的雙端子裝置，但場板具有具有五個分段的階梯式結構。在一些實施例中，半導體結構100中的場板148可包括具有藉由類似過程形成的4個、6個、7個、8個或更多個分段的階梯式結構。舉例而言，取代對介電材料層150進行的兩次圖案化製程，所述方法可包括三次或更多次圖案化製程以形成期望的溝渠輪廓，使得場板148可具有在溝渠中形成的各種分段。
圖28是根據一些實施例構造的沿著X方向的電場（electric field，E-field）的示意圖。電場強度由垂直軸線表示。圖28中的曲線圖(a)包括兩組資料作為參考，被標記為「FP1」的第一組與具有場板的半導體結構相關聯，所述場板具有揭露的階梯式結構（例如，圖19中的半導體結構100中的一者）；且被標記為「FP2」的第二組與具有場板的半導體結構相關聯，所述場板具有不同於階梯式結構的結構。特別是，EP1的電場在各位置處（分別對應於圖19所示位置L1、位置L2及位置L3）具有三個峰值P1、峰值P2、峰值P3。具體而言，第二峰值P2歸因於場板148的第一分段與第二分段的接合部分，此在具有不同結構的場板中是缺乏的。此對電場進行重佈線且降低最大電場（在峰值P3處），藉此相應地降低崩潰電壓。由於所揭露的場板（例如，圖19中的場板148）的階梯結構的幾何形狀，因此具有階梯式結構的場板的邊緣的各種隅角部分將更有助於對電場進行重佈線且減小表面電場，藉此相應地降低崩潰電壓。圖27中的場板148具有帶有五個分段及更多個邊緣部分的階梯式結構，此將更有效地對電場進行重佈線且減小表面電場。
圖28中的曲線圖(b)示出閘極漏電流（Idoff）與閘極電壓（Vd）的關係。水平軸線代表閘極電壓且垂直軸線代表閘極漏電流。資料示出具有帶有階梯式結構的場板的半導體結構的閘極漏電流顯著降低。
圖28中的曲線圖(c)示出動態導通電阻比率（Ron ratio）（或dRon比率）與閘極電壓（Vd）的關係。水平軸線代表閘極電壓且垂直軸線代表動態導通電阻比率。資料示出具有帶有階梯式結構的場板的半導體結構的動態導通電阻比率顯著增加。dRon比率是動態Ron比率。舉例而言，60伏下的動態Ron比率被定義為Rds（60伏）/Rds（1伏）。Rds（60伏/1伏）意指在持續暫態開關應力Vds=60/1伏下的Rds。若所述值更接近1，則意指更佳的通道捕獲效應，其中交流（alternating current，AC）Vds應力將在通道中引起更少的捕獲。
儘管在本揭露中提供且闡釋各種實施例，但在不背離本揭露的精神的條件下，可使用其他替代方案及實施例。舉例而言，GaN基裝置（例如，半導體結構100、半導體結構180、半導體結構182或半導體結構184）可更包括設置於緩衝層114與障壁層116之間的氮化鋁（AlN）層。在一個實施例中，AlN層選擇性地磊晶生長於緩衝層114上。可藉由使用含鋁前驅物及含氮前驅物的MOVPE磊晶生長AlN層。含鋁前驅物包括TMA、TEA或其他合適的化學物質。含氮前驅物包括氨、TBAm、苯肼或其他合適的化學物質。在一個實例中，AlN層具有介於約5奈米與約50奈米之間的範圍內的厚度。
作為另外一種選擇，AlN層可取代AlGaN層作為障壁層。在另一實施例中，各種n-GaN層及p-GaN層的尺寸可根據裝置的規格、效能及電路要求而變化。舉例而言，各種n-GaN層及p-GaN層的厚度可根據閾值電壓或其他裝置/電路考慮來調整。在另一實施例中，半導體結構（例如，半導體結構100、半導體結構180、半導體結構182或半導體結構184）的閘極堆疊122可包括在接面隔離特徵126中配置的更多的n-GaN層及p-GaN層。
本揭露提供一種具有帶有階梯式結構的場板的III-V族化合物基裝置及其製作方法。所揭露的場板具有多個連續連接且在不同方向上交替定向的分段。所揭露的場板可有效地減小表面電場，藉此提高崩潰電壓或維持高崩潰電壓，減小漏電流，並降低閾值電壓的偏移。
在一個示例性態樣中，本揭露提供一種半導體結構。所述半導體結構包括：氮化鎵（GaN）層，位於基底上；氮化鋁鎵（AlGaN）層，設置於所述GaN層上；閘極堆疊，設置於所述AlGaN層上；源極特徵及汲極特徵，設置於所述AlGaN層上且所述閘極堆疊介於其中；介電材料層，設置於所述閘極堆疊上；以及場板，設置於所述介電材料層上且電性連接至所述源極特徵，其中所述場板包括階梯式結構。
在另一示例性態樣中，本揭露提供一種半導體結構。所述半導體結構包括：第一III-V族化合物層，位於基底上；第二III-V族化合物層，直接位於所述第一III-V族化合物層上，所述第二III-V族化合物層在成分方面不同於所述第一III-V族化合物層且更包含鋁；閘極堆疊，位於所述第二III-V族化合物層上；源極特徵及汲極特徵，設置於所述第二III-V族化合物層上；以及場板，設置於所述閘極堆疊之上且電性連接至所述源極特徵，其中所述場板包括具有階梯式結構的至少三個分段。
在又一示例性態樣中，本揭露提供一種方法。所述方法包括：在基底上形成第一III-V族化合物層；在所述第一III-V族化合物層上形成第二III-V族化合物層，其中所述第二III-V族化合物層在成分方面不同於所述第一III-V族化合物層且更包含鋁；在所述第二III-V族化合物層上形成閘極堆疊；在所述第二III-V族化合物層上形成夾置所述閘極堆疊的源極特徵及汲極特徵；以及在所述閘極堆疊之上形成電性連接至所述源極特徵的場板，其中所述場板包括被配置成階梯式結構的至少三個分段。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、180、182、184:半導體結構 110:基底 114:緩衝層/GaN層/第一III-V族化合物層 116:障壁層/AlGaN層/第二III-V族化合物層 118:薄層/通道層 120:源極/汲極（S/D）特徵 120A:源極特徵 120B:汲極特徵 122:閘極堆疊 124:金屬層 126:接面隔離特徵 130、134:p-GaN層 132、136:n-GaN層 138a、138b、138c、138d 、138e、138f、138g:二極體 141、144:介電材料層 148:場板/導電層 148A、148B、148C:分段 150、156:介電材料層 152、154:導電組件 160、162、164、170、172:溝渠 166:導電材料層 200:方法 202、204、206、208、210、212、214:方塊 D1、D2、D3、D4、D5:距離 FP1:第一組 FP2:第二組 H:高度 L1、L2、L3:位置 P1、P2、P3:峰值 S:間距 W:寬度 X、Y:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應強調，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1a是根據一些實施例構造的具有氮化鎵（GaN）基電晶體的半導體結構的截面圖。
圖1b是根據一些實施例構造的具有氮化鎵（GaN）基裝置的半導體結構的截面圖。
圖2a至圖8a是根據各種實施例的結合於圖1a所示半導體結構中的閘極結構的截面圖。
圖2b至圖8b是根據各種實施例的分別具有圖2a至圖8a所示閘極堆疊的圖1a所示半導體結構的示意圖。
圖9是根據一些實施例構造的具有GaN基電晶體的半導體結構的截面圖。
圖10是根據一些實施例構造的具有GaN基電晶體的半導體結構的截面圖。
圖11是製作根據一些實施例的具有GaN基裝置的半導體結構（例如，圖1a、圖1b、圖9及圖10所示半導體結構）的方法的流程圖。
圖12至圖19是根據各種實施例的半導體結構（例如，圖1a、圖9及圖10所示半導體結構）在各個製作階段處的截面圖。
圖20至圖24是根據各種實施例的半導體結構（例如，圖1a、圖9及圖10所示半導體結構）在各個製作階段處的截面圖。
圖25至圖27是根據各種實施例的半導體結構在各個製作階段處的截面圖。
圖28是根據一些實施例的GaN基裝置的各種特性資料的示意圖。
100:半導體結構
110:基底
114:緩衝層/GaN層/第一III-V族化合物層
116:障壁層/AlGaN層/第二III-V族化合物層
118:薄層/通道層
120A:源極特徵
120B:汲極特徵
148:場板/導電層
148A、148B、148C:分段
150、156:介電材料層
152、154:導電組件
X、Y:方向

Claims (20)

  1. 一種半導體結構，包括： 氮化鎵（GaN）層，位於基底上； 氮化鋁鎵（AlGaN）層，設置於所述GaN層上； 閘極堆疊，設置於所述AlGaN層上； 源極特徵及汲極特徵，設置於所述AlGaN層上且所述閘極堆疊介於其中； 介電材料層，設置於所述閘極堆疊上；以及 場板，設置於所述介電材料層上且電性連接至所述源極特徵，其中所述場板包括階梯式結構。
  2. 如請求項1所述的半導體結構，其中所述場板包括水平地延伸的第一分段、自所述第一分段垂直地延伸的第二分段及自所述第二分段水平地延伸的第三分段。
  3. 如請求項2所述的半導體結構，其中 所述第一分段與所述閘極堆疊水平地相距第一尺寸； 所述汲極特徵與所述閘極堆疊水平地相距第二尺寸；且 所述第一尺寸相對於所述第二尺寸的第一比率小於95%。
  4. 如請求項3所述的半導體結構，其中 所述場板在水平方向上跨越寬度；且 所述寬度相對於所述第二尺寸的第二比率大於5%且小於100%。
  5. 如請求項4所述的半導體結構，其中 所述源極特徵經由導電特徵電性連接至所述場板； 所述導電特徵自所述源極特徵水平地延伸； 所述導電特徵與所述閘極堆疊垂直地相距第三尺寸； 所述場板在垂直方向上跨越高度；且 所述高度相對於所述第三尺寸的第三比率小於50%。
  6. 如請求項2所述的半導體結構，其中所述場板更包括自所述第三分段垂直地延伸的第四分段及自所述第四分段水平地延伸的第五分段。
  7. 如請求項1所述的半導體結構，其中所述閘極堆疊包括III-V族化合物p型摻雜層。
  8. 如請求項7所述的半導體結構，其中所述閘極堆疊更包括位於所述III-V族化合物p型摻雜層之下的介電層。
  9. 如請求項8所述的半導體結構，其中所述閘極堆疊更包括與所述III-V族化合物p型摻雜層相鄰的III-V族化合物n型摻雜層。
  10. 如請求項9所述的半導體結構，其中所述III-V族化合物n型摻雜層包括n型GaN層且所述III-V族化合物p型摻雜層包括p型GaN層。
  11. 如請求項10所述的半導體結構，其中 所述III-V族化合物p型摻雜層摻雜有選自由鎂、鈣、鋅、鈹及碳組成的群組的雜質；且 所述III-V族化合物n型摻雜層摻雜有選自由矽及氧組成的群組的雜質。
  12. 如請求項1所述的半導體結構，其中所述場板包含選自氮化鈦、鈦、鈦鋁、鋁銅、及其組合的導電材料。
  13. 如請求項1所述的半導體結構，其中所述GaN層是未經摻雜的或非刻意摻雜的。
  14. 如請求項1所述的半導體結構，其中所述源極特徵、所述汲極特徵及所述閘極堆疊與所述GaN層及所述AlGaN層一起配置形成高電子遷移率電晶體。
  15. 一種半導體結構，包括： 第一III-V族化合物層，位於基底上； 第二III-V族化合物層，直接位於所述第一III-V族化合物層上，所述第二III-V族化合物層在成分方面不同於所述第一III-V族化合物層且更包含鋁； 閘極堆疊，位於所述第二III-V族化合物層上； 源極特徵及汲極特徵，設置於所述第二III-V族化合物層上；以及 場板，設置於所述閘極堆疊之上且電性連接至所述源極特徵，其中所述場板包括具有階梯式結構的至少三個分段。
  16. 如請求項15所述的半導體結構，其中 所述基底包括藍寶石基底、矽基底、及碳化矽基底中的一者； 所述第一III-V族化合物層包括氮化鎵（GaN）層； 所述第二III-V族化合物層包括氮化鋁鎵（AlGaN）層；且 所述閘極堆疊包括p型摻雜的III-V族化合物層。
  17. 如請求項15所述的半導體結構，其中所述場板包括水平地延伸的第一分段、自所述第一分段垂直地延伸的第二分段及自所述第二分段水平地延伸的第三分段。
  18. 如請求項17所述的半導體結構，其中所述場板更包括自所述第三分段垂直地延伸的第四分段及自所述第四分段水平地延伸的第五分段。
  19. 一種形成半導體結構的方法，包括： 在基底上形成第一III-V族化合物層； 在所述第一III-V族化合物層上形成第二III-V族化合物層，其中所述第二III-V族化合物層在成分方面不同於所述第一III-V族化合物層且更包含鋁； 在所述第二III-V族化合物層上形成閘極堆疊； 在所述第二III-V族化合物層上形成夾置所述閘極堆疊的源極特徵及汲極特徵；以及 在所述閘極堆疊之上形成電性連接至所述源極特徵的場板，其中所述場板包括被配置成階梯式結構的至少三個分段。
  20. 如請求項19所述的方法，其中 所述形成所述第一III-V族化合物層包括形成未經摻雜的氮化鎵層； 所述形成所述第二III-V族化合物層包括形成氮化鋁鎵層；且 所述形成所述場板包括： 在所述閘極堆疊、所述源極特徵及所述汲極特徵上形成介電材料層， 執行第一圖案化製程，以在所述介電材料層中形成溝渠， 在所述介電材料層上沉積導電層；以及 對所述導電層執行第二圖案化製程，得到圖案化導電層，所述圖案化導電層具有位於所述溝渠的底表面中的第一分段、位於所述溝渠的側壁上的第二分段及位於所述介電材料層的頂表面上的第三分段，其中所述第一分段、所述第二分段及所述第三分段是依次連接的。
TW110127076A 2020-07-31 2021-07-23 半導體結構及其形成方法 TWI789839B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063059431P 2020-07-31 2020-07-31
US63/059,431 2020-07-31
US17/343,153 2021-06-09
US17/343,153 US20220037518A1 (en) 2020-07-31 2021-06-09 Gallium Nitride-Based Device with Step-Wise Field Plate and Method Making the Same

Publications (2)

Publication Number Publication Date
TW202209423A true TW202209423A (zh) 2022-03-01
TWI789839B TWI789839B (zh) 2023-01-11

Family

ID=77155662

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110127076A TWI789839B (zh) 2020-07-31 2021-07-23 半導體結構及其形成方法

Country Status (7)

Country Link
US (1) US20220037518A1 (zh)
EP (1) EP3945601A3 (zh)
JP (1) JP2022027722A (zh)
KR (1) KR20220015997A (zh)
CN (1) CN113675268A (zh)
DE (1) DE102021115509A1 (zh)
TW (1) TWI789839B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023157452A1 (ja) * 2022-02-17 2023-08-24 ローム株式会社 窒化物半導体装置
WO2024092419A1 (en) * 2022-10-31 2024-05-10 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
JP5874173B2 (ja) * 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
US10522670B2 (en) * 2012-06-26 2019-12-31 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US9129889B2 (en) * 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
CN104332498B (zh) * 2014-09-01 2018-01-05 苏州捷芯威半导体有限公司 一种斜场板功率器件及斜场板功率器件的制备方法
US9755027B2 (en) * 2015-09-15 2017-09-05 Electronics And Telecommunications Research Institute Electronical device
KR101878934B1 (ko) * 2015-09-15 2018-08-20 한국전자통신연구원 전자 소자
US10224401B2 (en) * 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
JP6659488B2 (ja) 2016-07-22 2020-03-04 株式会社東芝 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法
CN108321198B (zh) * 2017-01-17 2021-06-08 株式会社东芝 半导体装置、电源电路、计算机和半导体装置的制造方法
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
TWI719430B (zh) * 2018-03-21 2021-02-21 台灣積體電路製造股份有限公司 積體晶片及其形成方法

Also Published As

Publication number Publication date
KR20220015997A (ko) 2022-02-08
EP3945601A2 (en) 2022-02-02
DE102021115509A1 (de) 2022-02-03
US20220037518A1 (en) 2022-02-03
JP2022027722A (ja) 2022-02-14
TWI789839B (zh) 2023-01-11
EP3945601A3 (en) 2022-04-20
CN113675268A (zh) 2021-11-19

Similar Documents

Publication Publication Date Title
US10014402B1 (en) High electron mobility transistor (HEMT) device structure
CN105938799B (zh) 半导体器件的制造方法和半导体器件
US20220376084A1 (en) Semiconductor device and method for manufacturing the same
US9755045B2 (en) Rectifier structures with low leakage
TWI789839B (zh) 半導體結構及其形成方法
WO2022178773A1 (en) Semiconductor device and method for manufacturing thereof
WO2023082202A1 (en) Semiconductor device and method for manufacturing thereof
US20240038887A1 (en) Semiconductor device and method for manufacturing the same
CN114402442B (zh) 氮化物基半导体装置及其制造方法
US20240038852A1 (en) Semiconductor device and method for manufacturing the same
CN114556561B (zh) 基于氮化物的半导体ic芯片及其制造方法
US11862721B2 (en) HEMT semiconductor device with a stepped sidewall
US8558242B2 (en) Vertical GaN-based metal insulator semiconductor FET
WO2023141749A1 (en) GaN-BASED SEMICONDUCTOR DEVICE WITH REDUCED LEAKAGE CURRENT AND METHOD FOR MANUFACTURING THE SAME
CN114207840B (zh) 氮化物基半导体装置及其制造方法
US11888054B2 (en) Semiconductor device and method for manufacturing the same
CN111758167B (zh) 半导体装置和其制作方法
CN105742348A (zh) 兼容hemt的横向整流器结构
US20230215912A1 (en) Semiconductor device and method for manufacturing the same
WO2022204913A1 (en) Iii nitride semiconductor devices on patterned substrates
WO2022178750A1 (en) Semiconductor device and fabrication method thereof
WO2024108488A1 (en) Nitride-based semiconductor device and method for manufacturing the same