WO2023157452A1 - 窒化物半導体装置 - Google Patents

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浩隆 大嶽
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ローム株式会社
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Definitions

  • the present disclosure relates to nitride semiconductor devices.
  • Patent Document 1 discloses a normally-off nitride semiconductor HEMT.
  • a nitride semiconductor HEMT includes an electron transit layer composed of a gallium nitride (GaN) layer and an electron supply layer composed of an aluminum gallium nitride (AlGaN) layer.
  • the HEMT channel is formed by a two-dimensional electron gas (2DEG) generated in the electron transit layer near the heterojunction interface between the electron transit layer and the electron supply layer.
  • 2DEG two-dimensional electron gas
  • Patent Document 1 discloses that a GaN layer (p-type GaN layer) containing an acceptor-type impurity is provided under a gate electrode to block a channel formed by 2DEG, thereby realizing normally-off operation. are doing.
  • a p-type nitride semiconductor layer for example, a p-type GaN layer
  • a gate electrode for example, when a large positive bias is applied to the gate electrode, holes injected from the gate electrode are transferred to the p-type nitride semiconductor. It accumulates locally at the interface between the layer and the electron supply layer. Such local accumulation of holes causes band bending of the electron supply layer, causing electron leakage (gate current leakage) from the electron transit layer to the p-type nitride semiconductor layer via the electron supply layer, and eventually gate current leakage. It can be a factor that lowers the breakdown voltage.
  • electric field concentration occurs near the gate electrode end in the drain-source region, especially near the gate electrode end on the drain electrode side.
  • Such electric field concentration can cause dielectric breakdown of, for example, the electron supply layer and the like, which can be a factor in lowering the breakdown voltage between the drain and the source.
  • the source electrode is arranged to cover the gate electrode and extend to a position facing the drain electrode.
  • Such an extended portion of the source electrode is called a field plate electrode or a source field plate electrode.
  • the source field plate electrode has the effect of alleviating electric field concentration near the edge of the gate electrode.
  • a HEMT with a source field plate electrode has a parasitic capacitance formed between the source field plate electrode and the 2DEG via the electron supply layer. Such drain-source parasitic capacitance can limit high-speed and high-frequency operation of the HEMT.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor; a gate layer partially formed on the electron supply layer from a nitride semiconductor containing an acceptor-type impurity; a gate electrode formed on the gate layer; the electron supply layer, the gate layer, and a passivation layer covering the gate electrode and including a first opening and a second opening; a source electrode in contact with the electron supply layer through the first opening; and the electrons through the second opening. a drain electrode in contact with a supply layer; and a field plate electrode formed on the passivation layer between the gate layer and the drain electrode.
  • the gate layer includes a ridge portion where the gate electrode is located, a source side extension portion extending from the ridge portion toward the first opening, and an extension portion extending from the ridge toward the second opening. and a drain-side extension present.
  • the passivation layer includes a field plate non-overlapping region directly above the drain-side extension that does not overlap with the field plate electrode.
  • a nitride semiconductor device can realize a HEMT structure that achieves both an improvement in drain-source breakdown voltage and a reduction in drain-source parasitic capacitance while improving gate breakdown voltage.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a partially enlarged cross-sectional view of the nitride semiconductor device of FIG. 3 is a schematic plan view of the nitride semiconductor device taken along line F3-F3 in FIG. 1.
  • FIG. FIG. 4 is a partially enlarged plan view of FIG. 3 showing the connection structure between the source electrode and the field plate electrode of the nitride semiconductor device.
  • 5 is a partially enlarged cross-sectional view of the nitride semiconductor device taken along line F5-F5 of FIG. 4.
  • FIG. FIG. 6 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a partially enlarged cross-sectional view of the nitride semiconductor device of FIG.
  • FIG. 7 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the third embodiment.
  • FIG. 8 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the fourth embodiment.
  • FIG. 9 is a schematic plan view showing another example of connection structure between the source electrode and the field plate electrode of the nitride semiconductor device.
  • FIG. 10 is a schematic plan view showing still another example of connection structure between the source electrode and the field plate electrode of the nitride semiconductor device.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10 according to the first embodiment. First, referring to FIG. 1, the overall structure of nitride semiconductor device 10 will be described.
  • the nitride semiconductor device 10 can be configured as, for example, a high electron mobility transistor (HEMT) using a nitride semiconductor such as gallium nitride (GaN).
  • the nitride semiconductor device 10 includes a substrate 12, a buffer layer 14 formed on the substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer 18 formed on the electron transit layer 16. including.
  • Substrate 12 may be formed of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate material.
  • substrate 12 is a conductive Si substrate.
  • the thickness of the substrate 12 may be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z direction of the mutually orthogonal XYZ axes shown in the drawing (for example, FIG. 1) is the direction orthogonal to the main surface of the substrate 12 .
  • the term "planar view" used in this specification refers to viewing the nitride semiconductor device 10 from above along the Z direction, unless otherwise explicitly stated.
  • the buffer layer 14 is located between the substrate 12 and the electron transit layer 16 and can be made of any material that can alleviate the lattice mismatch between the substrate 12 and the electron transit layer 16 .
  • buffer layer 14 includes one or more nitride semiconductor layers.
  • buffer layer 14 may include at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and graded AlGaN layers having different aluminum (Al) compositions.
  • the buffer layer 14 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. can be formed.
  • buffer layer 14 includes a first buffer layer formed over substrate 12 and a second buffer layer formed over the first buffer layer.
  • the first buffer layer is, for example, an AlN layer and may have a thickness of the order of 200 nm, for example.
  • the second buffer layer may include, for example, multiple AlGaN layers, each AlGaN layer having a thickness of the order of 100 nm, for example.
  • an impurity may be introduced into a part of the buffer layer 14 to make it semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the concentration of the impurity may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 is composed of a nitride semiconductor, and may be, for example, a GaN layer.
  • the electron transit layer 16 can have a thickness of, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity may be introduced into a part of the electron transit layer 16 to make the electron transit layer 16 semi-insulating except for the surface layer region.
  • the impurity may be C, for example, and the concentration of the impurity may be, for example, 1 ⁇ 10 19 cm ⁇ 3 or higher in peak concentration.
  • the electron supply layer 18 is composed of a nitride semiconductor having a bandgap larger than that of the electron transit layer 16, and may be an AlGaN layer, for example.
  • the bandgap increases as the Al composition increases, so the electron supply layer 18, which is an AlGaN layer, has a larger bandgap than the electron transit layer 16, which is a GaN layer.
  • the electron supply layer 18 is composed of Al x Ga 1-x N, where x is 0.1 ⁇ x ⁇ 0.4, more preferably 0.2 ⁇ x ⁇ 0.3. However, it is not necessarily limited to this range.
  • x may be 0.1 ⁇ x ⁇ 0.3.
  • the electron supply layer 18 can have a thickness of, for example, 5 nm or more and 20 nm or less.
  • the electron transit layer 16 and the electron supply layer 18 are composed of nitride semiconductors having lattice constants different from each other. Therefore, the nitride semiconductor (eg, GaN) forming the electron transit layer 16 and the nitride semiconductor (eg, AlGaN) forming the electron supply layer 18 form a lattice-mismatched junction. Due to the spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and the piezoelectric polarization caused by the stress applied to the heterojunction of the electron supply layer 18, the electrons in the vicinity of the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 are The energy level of the conduction band of the running layer 16 is lower than the Fermi level.
  • the nitride semiconductor eg, GaN
  • the nitride semiconductor eg, AlGaN
  • a two-dimensional electron gas (2DEG) 20 spreads in the electron transit layer 16 at a position near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 (for example, a distance of several nm from the interface).
  • Nitride semiconductor device 10 further covers gate layer 22 formed on electron supply layer 18 , gate electrode 24 formed on gate layer 22 , electron supply layer 18 , gate layer 22 , and gate electrode 24 . and a passivation layer 26 .
  • the gate layer 22 is partially formed on the electron supply layer 18 with a nitride semiconductor containing acceptor-type impurities.
  • Gate layer 22 may be composed of any material that has a smaller bandgap than electron supply layer 18 .
  • the gate layer 22 may be a GaN layer doped with acceptor-type impurities, ie, a p-type GaN layer.
  • Acceptor-type impurities may include, for example, at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the acceptor-type impurity can have a maximum concentration of, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate electrode 24 is formed on part or all of the upper surface of the gate layer 22 and forms a Schottky junction with the gate layer 22 .
  • the gate electrode 24 is composed of one or more metal layers, and may be, for example, a titanium nitride (TiN) layer.
  • the gate electrode 24 may be composed of a first metal layer (eg, Ti layer) and a second metal layer (eg, TiN layer) provided on the first metal layer.
  • the gate electrode 24 can have a thickness of, for example, 50 nm or more and 300 nm or less.
  • the passivation layer 26 is, for example, a silicon nitride (SiN) film, a silicon dioxide (SiO 2 ) film, a silicon oxynitride (SiON) film, an alumina (Al 2 O 3 ) film, an AlN film, and an aluminum oxynitride (AlON) film. or a composite membrane containing any combination of two or more thereof.
  • Passivation layer 26 includes a first opening 26A and a second opening 26B.
  • the gate layer 22 is positioned between the first opening 26A and the second opening 26B.
  • the nitride semiconductor device 10 further includes a source electrode 32 in contact with the electron supply layer 18 through the first opening 26A of the passivation layer 26, and a drain in contact with the electron supply layer 18 through the second opening 26B of the passivation layer 26. and electrodes 34 .
  • Nitride semiconductor device 10 further includes a field plate electrode 36 formed on passivation layer 26 .
  • the source electrode 32, the drain electrode 34, and the field plate electrode 36 are composed of one or more metal layers using, for example, at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer. It is for example, source electrode 32, drain electrode 34, and field plate electrode 36 may be formed of the same material. In this case, it is advantageous in that the source electrode 32, the drain electrode 34, and the field plate electrode 36 can all be formed in the same process.
  • At least part of the source electrode 32 is filled in the first opening 26A of the passivation layer 26, and at least part of the drain electrode 34 is filled in the second opening 26B of the passivation layer 26.
  • the source electrode 32 and the drain electrode 34 are in ohmic contact with the 2DEG immediately below the electron supply layer 18 through the first opening 26A and the second opening 26B, respectively.
  • Step structure of gate layer With continued reference to FIG. 1, an exemplary stepped structure of gate layer 22 is described.
  • the gate layer 22 includes a ridge portion 40 where the gate electrode 24 is located, a source-side extension portion 42 extending from the ridge portion 40 toward the first opening 26A of the passivation layer 26, and a portion extending from the ridge portion 40 to the passivation layer 26. and a drain-side extension 44 that extends toward the second opening 26B.
  • the gate layer 22 has a stepped structure with the ridge portion 40 and the extension portions 42 and 44 .
  • the ridge portion 40 corresponds to a relatively thick portion of the gate layer 22 .
  • the ridge portion 40 includes a top surface 40T on which the gate electrode 24 is located, a first ridge end portion 40A continuous with the top surface 40T and from which the source-side extension portion 42 extends, and a drain-side extension portion continuous with the top surface 40T. and a second ridge end 40B from which 44 extends.
  • the ridge portion 40 can have a rectangular shape or a substantially rectangular shape (trapezoidal shape) in a cross section along the XZ plane of FIG.
  • the ridge portion 40 can have a thickness of 80 nm or more and 150 nm or less, for example.
  • the thickness of the ridge portion 40 refers to the distance from the top surface 40T of the ridge portion 40 to the bottom surface (the bottom surface of the gate layer 22 in contact with the electron supply layer 18).
  • the thickness of the gate layer 22 can be appropriately determined in consideration of various parameters such as gate breakdown voltage.
  • the source side extension 42 extends from the first ridge end 40A toward the first opening 26A, while the drain side extension 44 extends from the second ridge end 40B toward the second opening 26B. is extended.
  • the source-side extension 42 includes an end 42A facing the first opening 26A, and the drain-side extension 44 includes an end 44A facing the second opening 26B.
  • An end 42A of the source-side extension 42 is separated from the first opening 26A, and an end 44A of the drain-side extension 44 is separated from the second opening 26B.
  • the drain-side extending portion 44 extends longer outward from the ridge portion 40 than the source-side extending portion 42 in plan view.
  • the source-side extension portion 42 and the drain-side extension portion 44 may have the same length.
  • the source-side extending portion 42 has a length of, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less (from the first ridge end 40A to the source) in the direction extending from the first ridge end 40A toward the first opening 26A. length to end 42A of side extension 42).
  • the drain-side extending portion 44 has a length of, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less (the second ridge end portion 40B to the end 44A of the drain-side extension 44).
  • the source-side extension 42 and the drain-side extension 44 each have a slanted portion adjacent to the ridge 40 and a predetermined distance (i.e., slanted portion) from the ridge 40 .
  • at least one of the source-side extending portion 42 and the drain-side extending portion 44 may include only flat portions or only inclined portions.
  • the plateau has a substantially constant thickness.
  • substantially constant thickness means that the thickness is within a manufacturing variation (eg, 20%).
  • the source side extension 42 and the drain side extension 44 may each have a thickness of, for example, 5 nm or more and 25 nm or less.
  • each of the flat portion of the source-side extension portion 42 and the flat portion of the drain-side extension portion 44 may have a thickness of, for example, 5 nm or more and 25 nm or less.
  • FIG. 1 Outline of field plate electrode
  • a field plate electrode 36 is formed on passivation layer 26 between gate layer 22 and drain electrode 34 .
  • Field plate electrode 36 is electrically connected to source electrode 32, although not shown in FIG.
  • the connection structure between field plate electrode 36 and source electrode 32 will be described later with reference to FIGS. 4 and 5.
  • the field plate electrode 36 includes a first electrode end 36A and an opposite second electrode end 36B.
  • the first electrode end portion 36A is the end portion closer to the source electrode 32 (in other words, the side closer to the first ridge end portion 40A), and the second electrode end portion 36B is the end closer to the drain electrode 34. Department.
  • the first electrode end 36 A is physically separated from the source electrode 32 and the second electrode end 36 B is physically separated from the drain electrode 34 .
  • the second electrode end portion 36B faces the drain electrode 34 .
  • the field plate electrode 36 extends in the direction in which the drain-side extension 44 extends from the ridge 40 toward the second opening 26B (the X direction in FIG. 1: hereinafter referred to as the extension direction X of the drain-side extension 44). ), it may have a length greater than the length of the drain-side extension 44 .
  • the length of the field plate electrode 36 is the length from the first electrode end portion 36A of the field plate electrode 36 to the second electrode end portion 36B.
  • the field plate electrode 36 and the drain-side extension 44 may have the same length.
  • the field plate electrode 36 can have a length of 0.5 ⁇ m or more and 2 ⁇ m or less in the extension direction X, for example.
  • the field plate electrode 36 is arranged on the passivation layer 26 at a position that does not overlap the entire gate layer 22 or overlaps a part of the drain-side extension 44 of the gate layer 22 in plan view. In the example of FIG. 1, the field plate electrode 36 slightly overlaps the tip portion of the drain-side extension 44 in plan view. Note that the field plate electrode 36 does not entirely overlap the drain-side extending portion 44 in plan view, nor does it overlap the ridge portion 40 and the source-side extending portion 42 in plan view.
  • FIG. 2 is a partially enlarged cross-sectional view of nitride semiconductor device 10 of FIG.
  • the field plate electrode 36 is arranged on the passivation layer 26 at a position that does not overlap the entire gate layer 22 or overlaps a portion of the drain-side extension 44 in plan view. Therefore, the passivation layer 26 includes a field plate non-overlapping region 26RA that does not overlap with the field plate electrode 36 directly above the drain-side extension 44 .
  • passivation layer 26 also includes field plate overlapping region 26RB that overlaps field plate electrode 36 directly above drain-side extension 44 . That is, the passivation layer 26 has a field plate non-overlapping region 26RA (hereinafter simply referred to as “non-overlapping region 26RA”) and a field plate overlapping region 26RB (hereinafter simply “overlapping region 26RB”) directly above the drain-side extending portion 44. ) and The area of the non-overlapping region 26RA is larger than the area of the overlapping region 26RB.
  • the non-overlapping region 26RA has a length L1 and the overlapping region 26RB has a length L2.
  • the length L2 is smaller than the length L1, and the sum of the length L1 and the length L2 corresponds to the length L3 of the drain side extension portion 44 in the extension direction X.
  • the non-overlapping region 26RA may include both the sloped portion and the flat portion of the drain-side extension portion 44, or may include only the sloped portion or the flat portion.
  • the overlap region 26RB may include both the sloped portion and the flat portion of the drain-side extension portion 44, or may include only the sloped portion or only the flat portion.
  • part of the source electrode 32 may also be disposed on the passivation layer 26, but not only the field plate electrode 36 but also the source electrode 32 is present on the non-overlapping region 26RA of the passivation layer 26. not. Therefore, source electrode 32 is provided on passivation layer 26 outside non-overlapping region 26RA.
  • the field plate electrode 36 has a first portion 36RA that does not overlap the drain-side extension portion 44 in plan view and a second portion 36RB that overlaps the drain-side extension portion 44 in plan view. including.
  • the first portion 36RA has a length L4 and the second portion 36RB has a length L2. That is, the length L2 of the overlap region 26RB of the passivation layer 26 corresponds to the length L2 of the second portion 36RB of the field plate electrode 36 overlapping the drain-side extension portion 44 .
  • the length L4 is greater than the length L2, and the sum of the length L4 and the length L2 corresponds to the length L5 of the field plate electrode 36 in the extension direction X.
  • the length L5 of the field plate electrode 36 may be greater than the length L3 of the drain-side extension 44.
  • the length L5 of the field plate electrode 36 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less
  • the length L3 of the drain-side extension portion 44 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the length L5 of the field plate electrode 36 may be 1.5 times or more the length L3 of the drain-side extension 44 .
  • the length L4 of the first portion 36RA of the field plate electrode 36 that does not overlap with the drain-side extension portion 44 may be, for example, 0.4 ⁇ m or more and 2 ⁇ m or less.
  • the length L4 of the first portion 36RA of the field plate electrode 36 may be greater than or equal to the length L3 of the drain-side extension portion 44.
  • the field plate electrode 36 is positioned closer to the gate layer 22 between the gate layer 22 and the drain electrode 34 .
  • the second electrode end portion 36B of the field plate electrode 36 is positioned closer to the field plate electrode 36 than the intermediate position MP between the opening end 26BE of the second opening portion 26B located closer to the field plate electrode 36 and the second ridge end portion 40B of the ridge portion 40. It is located near the second ridge end portion 40B.
  • a high voltage such as a surge (for example, about 150 V) may be momentarily applied to the drain electrode 34 .
  • a high voltage such as a surge (for example, about 150 V) may be momentarily applied to the drain electrode 34 .
  • an equivalent high voltage may be applied to the passivation layer 26 and the electron supply layer 18 immediately below the field plate electrode 36 . This causes dielectric breakdown of the passivation layer 26 and the electron supply layer 18 .
  • the second electrode end portion 36B of the field plate electrode 36 is closer to the gate layer 22 (the second ridge end portion) than the intermediate position MP so that the field plate electrode 36 is positioned farther from the drain electrode 34 . 40B) is located nearer.
  • FIG. 3 is a schematic plan view along line F3-F3 of FIG. 1 showing an exemplary formation pattern 100 of nitride semiconductor device 10 of FIG.
  • hatching indicating a cross section is omitted.
  • illustration of the gate electrode 24 is omitted in FIG.
  • the formation pattern 100 alternately includes active regions 102 that contribute to transistor operation and non-active regions 104 that do not contribute to transistor operation.
  • source electrode 32, gate layer 22 having gate electrode 24 (not shown in FIG. 3), field plate electrode 36, and drain electrode 34 are arranged side by side in one direction within active region 102.
  • it is configured as a HEMT.
  • the HEMT operates when a predetermined voltage is applied to the gate electrode 24 and current flows between the source and the drain in the active region 102 .
  • nitride semiconductor devices 10 are continuously formed in the X direction.
  • Each nitride semiconductor device 10 shown in FIG. 3 corresponds to the nitride semiconductor device 10 shown in FIG. That is, FIG. 1 shows one nitride semiconductor device 10 formed in the active region 102 .
  • the passivation layer 26 includes a non-overlapping region 26RA that does not overlap the field plate electrode 36 directly above the drain-side extension 44. As shown in FIG. This non-overlapping region 26RA is substantially the entire region of the passivation layer 26 located directly above the drain-side extension 44. As shown in FIG. In the active region 102 , the field plate electrode 36 overlaps the end portion 44 ⁇ /b>A of the drain-side extending portion 44 (part including it) in plan view, but is separated from the source electrode 32 .
  • the field plate electrode 36 is elongated in the direction (Y direction) along the gate layer 22 in plan view.
  • field plate electrode 36 may be formed with a length across active area 102 in a direction along gate layer 22 .
  • Field plate electrode 36 may also be formed with a length in the direction along gate layer 22 greater than the length of source electrode 32 (and drain electrode 34).
  • FIG. 4 is a partially enlarged plan view of FIG. 3 showing the electrical connection structure between the source electrode 32 and the field plate electrode 36.
  • FIG. FIG. 5 is a partially enlarged cross-sectional view of nitride semiconductor device 10 taken along line F5-F5 in FIG. Note that FIG. 5 shows one nitride semiconductor device 10 .
  • nitride semiconductor device 10 includes interlayer insulating layer 52 (not shown in FIG. 4), first via 54, second via 56, and source wiring 58. there is First via 54 and second via 56 are conductors or wires.
  • An interlayer insulating layer 52 covers the source electrode 32 , the drain electrode 34 , the field plate electrode 36 and the passivation layer 26 .
  • the first via 54 penetrates the interlayer insulating layer 52 and is connected to the source electrode 32
  • the second via 56 penetrates the interlayer insulating layer 52 and is connected to the field plate electrode 36 .
  • the source wiring 58 is formed on the interlayer insulating layer 52 and connected to the first via 54 and the second via 56 . Therefore, field plate electrode 36 is electrically connected to source electrode 32 through second via 56 , source wiring 58 and first via 54 .
  • the nitride semiconductor device 10 further includes a third via 62 penetrating the interlayer insulating layer 52 and connected to the drain electrode 34, and an interlayer insulating and a drain line 64 formed on the layer 52 and connected to the third via 62 . Therefore, a drain voltage is applied to the drain electrode 34 through the drain wiring 64 and the third via 62 .
  • the nitride semiconductor device 10 includes a gate layer 22 provided as a nitride semiconductor layer (for example, a p-type GaN layer) containing acceptor-type impurities.
  • the gate layer 22 includes a ridge portion 40 and a source side extension portion 42 and a drain side extension portion 44 extending in opposite directions from the ridge portion 40 .
  • the source-side extending portion 42 and the drain-side extending portion 44 allow the lines of electric force concentrated at the lower end of the ridge portion 40 during the gate positive bias to escape to the respective extending portions 42 and 44 , thereby increasing the X-direction potential in the gate layer 22 . can be equalized.
  • the intensity of the electric field applied to the ends of the gate electrode 24 can be reduced, so that the generation of gate leak current when a high gate voltage is applied can be suppressed, and the gate withstand voltage can be improved.
  • Nitride semiconductor device 10 also includes field plate electrode 36 provided on passivation layer 26 between gate layer 22 (gate electrode 24 ) and drain electrode 34 .
  • the field plate electrode 36 plays a role of extending the depletion layer from the field plate electrode 36 toward the 2DEG 20 immediately below when a high voltage is applied to the drain electrode 34, thereby reducing electric field concentration occurring in the region between the drain and the source. ease.
  • the vicinity of the edge of the gate electrode 24 near the drain electrode 34 (for example, the second ridge edge 40B and the edge 44A of the drain-side extension 44, etc.) This is a location where an electric field tends to concentrate. Electric field concentration at these locations is effectively alleviated by the extension of the depletion layer directly below the field plate electrode 36 . As a result, dielectric breakdown of the electron supply layer 18 and the passivation layer 26 due to local electric field concentration can be suppressed, and the drain-source withstand voltage can be improved.
  • the electron supply layer 18 (and part of the drain-side extension 44) and the passivation layer 26 are interposed between the field plate electrode 36 and the 2DEG 20. It has a parasitic capacitance that forms. This parasitic capacitance increases according to the area of the field plate electrode 36 arranged in the drain-source region.
  • the passivation layer 26 includes a field plate non-overlapping region 26RA directly above the drain-side extension 44 that does not overlap with the field plate electrode 36 (ie field plate electrode 36 is not present).
  • the drain-source parasitic capacitance can be reduced by increasing the area of the non-overlapping region 26RA (that is, decreasing the area of the overlapping region 26RB).
  • the nitride semiconductor device 10 of the first embodiment has the following advantages.
  • (1-1) The gate layer 22 includes a ridge portion 40 , a source side extension portion 42 and a drain side extension portion 44 .
  • the source-side extending portion 42 and the drain-side extending portion 44 can reduce the intensity of the electric field applied to the end portion of the gate electrode 24 when the gate is positively biased. be able to.
  • a field plate electrode 36 is provided on the passivation layer 26 between the gate layer 22 and the drain electrode 34 .
  • the field plate electrode 36 extends a depletion layer from the field plate electrode 36 toward the 2DEG 20 immediately below when a high voltage is applied to the drain electrode 34, thereby relaxing the electric field concentration in the drain-source region. Bring.
  • dielectric breakdown of the electron supply layer 18 and the passivation layer 26 due to local electric field concentration can be suppressed, and the drain-source withstand voltage can be improved.
  • the passivation layer 26 includes a field plate non-overlapping region 26RA that does not overlap with the field plate electrode 36 directly above the drain-side extension 44 .
  • no parasitic capacitance is formed in the non-overlapping region 26RA because the field plate electrode 36 does not exist on the non-overlapping region 26RA. This can reduce the parasitic capacitance between the drain and the source.
  • by increasing the area of the non-overlapping region 26RA that is, decreasing the area of the overlapping region 26RB), the parasitic capacitance between the drain and the source can be further reduced.
  • the entire gate layer 22 (that is, the entire ridge portion 50 and the extension portions 42 and 44) is By providing the covering field plate electrode, the gate breakdown voltage and the drain-source breakdown voltage can be improved.
  • the existence of the field plate electrode increases the parasitic capacitance between the drain and the source, which may limit the high-speed and high-frequency operation of the HEMT.
  • the passivation layer 26 includes a field plate non-overlapping region 26RA that does not overlap the field plate electrode 36 directly above the drain-side extension 44 .
  • the field plate electrode 36 overlaps the end portion 44A of the drain-side extension portion 44 in plan view (however, it does not overlap the entire drain-side extension portion 44).
  • the electric field concentrated on the end portion 44A of the drain-side extension portion 44 can be relaxed by the field plate electrode 36. can. That is, electric field concentration at the end portion 44A of the drain-side extension portion 44 can be alleviated while reducing the drain-source parasitic capacitance.
  • the field plate electrode 36 is separated from the source electrode 32 within the active region 102 .
  • the source electrode 32 also has a region provided on the passivation layer 26 at a position that does not overlap the drain-side extension portion 44 of the gate layer 22 in plan view.
  • the source electrode 32 has a region provided on the passivation layer 26 at a position that does not overlap not only the drain-side extension portion 44 but also the ridge portion 40 and the source-side extension portion 42 . ing.
  • FIG. 1 only a portion of field plate electrode 36 resides on passivation layer 26 directly above drain-side extension 44 . With this configuration, the drain-source parasitic capacitance can be effectively reduced.
  • the field plate electrode 36 includes an electrode end portion 36B facing the drain electrode 34;
  • the electrode end portion 36B is located closer to the second ridge end portion 40B than the intermediate position MP between the opening end 26BE of the second opening portion 26B located closer to the field plate electrode 36 and the second ridge end portion 40B.
  • the field plate electrode 36 is positioned further away from the drain electrode 34 .
  • concentration of an electric field on the passivation layer 26 and the electron supply layer 18 immediately below the field plate electrode 36 can be suppressed when a high voltage such as a surge is applied to the drain electrode 34 .
  • dielectric breakdown of the passivation layer 26 and the electron supply layer 18 can be suppressed.
  • the field plate electrode 36 can have a length L5 larger than the length L3 of the drain-side extension 44 in the extension direction X of the drain-side extension 44 . According to this configuration, the breakdown voltage between the drain and the source can be improved by the field plate electrode 36 having a larger area while improving the gate breakdown voltage and reducing the parasitic capacitance between the drain and the gate.
  • the field plate electrode 36 includes a first portion 36RA that does not overlap the drain-side extending portion 44 in plan view.
  • the first portion 36RA can have a length L4 in the extending direction X of the drain-side extending portion 44 that is equal to or greater than the length L3 of the drain-side extending portion 44. As shown in FIG. According to this configuration, it is possible to effectively achieve both a reduction in drain-gate parasitic capacitance and an improvement in drain-source breakdown voltage.
  • the (1-10) field plate electrode 36 can be made of the same material as the source electrode 32 and the drain electrode 34 . This configuration is advantageous in that the source electrode 32, the drain electrode 34, and the field plate electrode 36 can all be formed in the same process.
  • the (1-11) field plate electrode 36 may have a length greater than the length of the source electrode 32 in the direction along the gate layer 22 . According to this configuration, the drain-source breakdown voltage can be improved by the field plate electrode 36 having a larger area.
  • FIG. 6 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10A according to the second embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment.
  • descriptions of components that are the same as those of the first embodiment are omitted, and components that are different from those of the first embodiment are described.
  • the nitride semiconductor device 10A according to the second embodiment has a field plate electrode 361 instead of the field plate electrode 36 (see FIG. 1) of the first embodiment. It differs from the nitride semiconductor device 10 according to the embodiment. Other configurations are the same as those of the first embodiment.
  • the field plate electrode 361 is arranged on the passivation layer 26 at a position that does not overlap the drain-side extension 44 of the gate layer 22 in plan view. Therefore, in the second embodiment, the field plate electrode 361 includes the entire field plate electrode 361 as a first portion 361RA that does not overlap the drain-side extension portion 44 in plan view. For this reason, in the second embodiment, the passivation layer 26 includes the entire region of the passivation layer 26 immediately above the drain-side extension portion 44 as the field plate non-overlapping region 26RA. Note that structural features similar to those of the first embodiment can be employed in the second embodiment, except that the field plate electrode 361 does not overlap the drain-side extension portion 44 .
  • the nitride semiconductor device 10A of the second embodiment has the following advantages in addition to the advantages (1-1) to (1-4) and (1-6) to (1-11) of the first embodiment. have. (2-1)
  • the field plate electrode 361 does not overlap the drain-side extension 44 in plan view.
  • the passivation layer 26 includes all regions of the passivation layer 26 immediately above the drain-side extensions 44 as field plate non-overlapping regions 26RA. In this configuration, the parasitic capacitance caused by the field plate electrode 361 does not exist in the region of the drain-side extension 44, so the parasitic capacitance between the drain and the source can be minimized.
  • FIG. 7 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10B according to the third embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment.
  • descriptions of components that are the same as those of the first embodiment are omitted, and components that are different from those of the first embodiment are described.
  • the nitride semiconductor device 10B according to the third embodiment differs from the first embodiment in that it has a source electrode 321 instead of the source electrode 32 (see FIG. 1) of the first embodiment. It is different from the nitride semiconductor device 10 concerned. Other configurations are the same as those of the first embodiment.
  • the source electrode 321 extends over the passivation layer 26 from the position of the first opening 26A of the passivation layer 26 to a position overlapping the source-side extension 42 of the gate layer 22 in plan view.
  • the end portion 321A of the source electrode 321 is positioned on the flat portion of the source-side extending portion 42, but it may be positioned on the inclined portion of the source-side extending portion 42. good.
  • the source electrode 321 only needs to partially or entirely cover the source-side extension 42 .
  • the source electrode 321 does not cover the ridge portion 40 of the gate layer 22 . Note that structural features similar to those of the first embodiment can be employed in the third embodiment, except that the source electrode 321 overlaps the source-side extension portion 42 .
  • the nitride semiconductor device 10B of the third embodiment has the following advantages in addition to the advantages (1-1) to (1-5) and (1-7) to (1-11) of the first embodiment. have. (3-1)
  • the source electrode 321 overlaps the source-side extension 42 in plan view. If the source electrode 321 does not overlap the source-side extension 42, the gate-source parasitic capacitance formed between the source electrode 321 and the 2DEG 20 is reduced. However, a reduction in gate-source parasitic capacitance can lead to self-turn-on.
  • Self-turn-on is C gd expressed by the ratio of the gate-drain parasitic capacitance C gd to the gate-source parasitic capacitance C gs when a voltage is applied steeply between the drain and source of the HEMT in the OFF state. This is a phenomenon in which the HEMT is turned on by applying a gate voltage exceeding the threshold voltage to the gate-source parasitic capacitance C gs according to /C gs . This ratio C gd /C gs increases as the gate-source parasitic capacitance C gs decreases.
  • the passivation layer 26 includes a non-overlapping region 26RA that does not overlap the field plate electrode 36 directly above the drain-side extension 44, as in the first embodiment. Therefore, the gate-drain parasitic capacitance C gd is reduced (compared to the configuration without the non-overlapping region 26RA). As a result, it is possible to effectively suppress the increase in the ratio C gd /C gs and suppress the occurrence of self-turn-on.
  • FIG. 8 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10C according to the fourth embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment.
  • descriptions of components that are the same as those of the first embodiment are omitted, and components that are different from those of the first embodiment are described.
  • the nitride semiconductor device 10C according to the fourth embodiment differs from the first embodiment in that it has a source electrode 322 instead of the source electrode 32 (see FIG. 1) of the first embodiment. It is different from the nitride semiconductor device 10 concerned. Other configurations are the same as those of the first embodiment.
  • the source electrode 322 extends over the passivation layer 26 from the position of the first opening 26A of the passivation layer 26 to a position overlapping the gate electrode 24 in plan view.
  • the source electrode 322 covers the entire gate electrode 24, and the end portion 322A of the source electrode 322 is located on the ridge portion 40, but covers part of the gate electrode 24.
  • structural features similar to those of the first embodiment can also be employed in the fourth embodiment, except that the source electrode 322 overlaps the gate electrode 24 .
  • the nitride semiconductor device 10C of the fourth embodiment includes (1-1) to (1-5) and (1-7) to (1-11) of the first embodiment and (3-1 ), it has the following advantages:
  • the source electrode 322 overlaps the gate electrode 24 in plan view. Therefore, compared with the case of using the source electrode 321 of the third embodiment, it is possible to further suppress the reduction of the gate-source parasitic capacitance Cgs , thereby suppressing the occurrence of self-turn-on. As a result, the increase in the ratio C gd /C gs can be more effectively suppressed, and the occurrence of self-turn-on can be suppressed.
  • connection structure between the source electrode 32 and the field plate electrode 36 may be changed as shown in FIG.
  • FIG. 9 is a schematic plan view showing an example of another connection structure. It should be noted that the modified example of FIG. 9 described below can be similarly applied not only to the first embodiment but also to the second to fourth embodiments.
  • the nitride semiconductor device 10 includes an annular electrode 110, which includes a field plate electrode 112, a source electrode 114, and two connection wirings 116,118.
  • the field plate electrode 112 corresponds to the field plate electrode 36 of the first embodiment
  • the source electrode 114 corresponds to the source electrode 32 of the first embodiment.
  • the source electrode 114 has the same length in the Y direction as the field plate electrode 112 .
  • connection wirings 116, 118 are formed in the same layer as the field plate electrode 112 and the source electrode 114, and connect the field plate electrode 112 and the source electrode 114 in a ring.
  • Field plate electrode 112 and source electrode 114 are disposed within active area 102 .
  • connection wirings 116 and 118 are arranged within the non-active region 104 .
  • the ring-shaped electrode 110 electrically connects the field plate electrode 112 and the source electrode 114 via the connection wirings 116 and 118 .
  • the annular electrode 110 as shown in FIG. 9 can be In this case, since the connection wirings 116 and 118 are arranged in the non-active region 104, the influence of the connection wirings 116 and 118 on the device layout and device operation in the active region 102 can be reduced. Advantages similar to those of the above-described embodiments can be obtained even when the connection structure of FIG. 9 is adopted.
  • connection structure between the source electrode 32 and the field plate electrode 36 may be changed as shown in FIG.
  • FIG. 10 is a schematic plan view showing yet another example of connection structure. 10 described below can be applied not only to the first embodiment but also to the second to fourth embodiments.
  • nitride semiconductor device 10 includes field plate electrode 362 .
  • the field plate electrode 362 is arranged at a position that does not overlap with the drain-side extending portion 44 , but may be arranged so as to partially overlap with the drain-side extending portion 44 .
  • Field plate electrode 362 has a length greater than the length of source electrode 32 in the direction along gate layer 22 .
  • the field plate electrode 362 includes an electrode body 362A and an electrode connection portion 362B. Electrode body 362 A is disposed within active area 102 . On the other hand, the electrode connecting portion 362B is arranged within the non-active region 104. As shown in FIG. The electrode connection portion 362B has a width (length in the X direction) greater than that of the electrode main body 362A. A via 364 penetrating the interlayer insulating layer 52 (see FIG. 5) is connected to the electrode connecting portion 362B. Via 364 is a conductor or wire. Although not shown in detail, the electrode body 362A of the field plate electrode 362 is connected to the source wiring 58 via the electrode connecting portion 362B, the via 364, and other wiring on the interlayer insulating layer 52.
  • the electrode connection portion 362B is arranged in the non-active region 104, so that the influence of the electrode connection portion 362B on the device layout and device operation in the active region 102 can be reduced. Advantages similar to those of the above-described embodiments can be obtained even when the connection structure of FIG. 10 is employed.
  • the width and shape of the electrode connection portion 362B and the number of vias 364 can be changed arbitrarily.
  • the potential of the field plate electrode 36 instead of connecting the field plate electrode 36 to the source electrode 32, the potential of the field plate electrode 36 may be set to the source potential by an arbitrary potential setting circuit.
  • the field plate electrode 36 may be formed of a material different from that of the source electrode 32 and the drain electrode 34 .
  • the number of HEMTs formed in the active region 102 is not particularly limited.
  • a first layer is formed over a second layer means that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other implementations The configuration contemplates that the first layer may be positioned above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first and second layers.
  • each of the above-described embodiments in which the electron supply layer 18 is formed on the electron transit layer 16 has a structure in which an intermediate layer is positioned between the electron supply layer 18 and the electron transit layer 16 in order to stably form the 2DEG 20. Also includes
  • the Z-axis direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to completely match the vertical direction.
  • various structures according to the present disclosure e.g., the structure shown in FIG. 1 are configured such that the Z-axis "top” and “bottom” described herein are the vertical “top” and “bottom” It is not limited to one thing.
  • the X-axis direction may be vertical, or the Y-axis direction may be vertical.
  • appendix A2 The nitride semiconductor device (10A) according to appendix A1, wherein the field plate non-overlapping region (26RA) is the entire region of the passivation layer (26) immediately above the drain-side extension (44).
  • Appendix A4 The source electrode (32), the gate layer (22) with the gate electrode (24) disposed thereon, the field plate electrode (36) and the drain electrode (34) are unidirectionally disposed within the active area (102). are placed next to each other, said field plate electrode (36) is spaced from said source electrode (32) within said active area (102); Any one of Appendices A1 to A3, wherein the source electrode (32) has a region provided on the passivation layer (26) at a position not overlapping with the drain-side extension (44) in plan view.
  • Appendix A5 The nitride semiconductor according to any one of Appendixes A1 to A4, wherein the source electrode (32) is provided on the passivation layer (26) outside the field plate non-overlapping region (26RA).
  • the ridge portion (40) is a top surface (40T) on which the gate electrode (24) is located; a first ridge end (40A) continuous with the upper surface (40T) and from which the source-side extension (42) extends; a second ridge end (40B) continuous with the upper surface (40T) and from which the drain-side extension (44) extends; said field plate electrode (36) includes an electrode end (36B) opposite said drain electrode (34); The electrode end (36B) is located at an intermediate position (MP ), the nitride semiconductor device (10; 10A; 10B; 10C) according to any one of Appendices A1 to A5, which is located closer to the second ridge end (40B) than ).
  • the field plate electrode (36) extends from the ridge (40) toward the second opening (26B) in the extending direction (X) in which the drain-side extending portion (44) extends toward the second opening (26B).
  • the nitride semiconductor device (10; 10A; 10B; 10C) according to any one of Appendices A1 to A6, having a length (L5) greater than the length (L3) of the side extending portion (44). ).
  • the field plate electrode (36) includes a first portion (36RA) that does not overlap the drain-side extension (44) in plan view,
  • the first portion (36RA) of the field plate electrode (36) is the length (L3 ) or more, the nitride semiconductor device (10; 10A; 10B; 10C) according to appendix A7.
  • the field plate electrode (36) includes a first portion (36RA) that does not overlap the drain-side extension (44) in plan view,
  • the length (L3) of the drain-side extension (44) is 0.2 ⁇ m or more and 0.6 ⁇ m or less, Note that the length (L4) of the first portion (36RA) of the field plate electrode (36) in the extending direction (X) of the drain-side extending portion (44) is 0.4 ⁇ m or more and 2 ⁇ m or less.
  • the field plate electrode (36) includes a second portion (36RB) that overlaps the drain-side extension (44) in plan view,
  • the source electrode (321) extends over the passivation layer (26) from the position of the first opening (26A) to a position overlapping with the source-side extension (42) in plan view.
  • the nitride semiconductor device (10B) according to any one of Appendices A1 to A11.
  • the source electrode (322) extends over the passivation layer (26) from the position of the first opening (26A) to a position overlapping with the gate electrode (24) in plan view.
  • the nitride semiconductor device (10C) according to any one of A1 to A12.
  • Appendix A14 The nitride semiconductor device (10; 10A; 10B) according to any one of Appendices A1 to A13, wherein the source electrode (32) and the field plate electrode (36) are electrically connected to each other. 10C).
  • the source electrode (32) and the field plate electrode (36) are elongated in a direction along the gate layer (22) in plan view, any one of Appendixes A1 to A15, wherein the field plate electrode (36) has a length in a direction along the gate layer (22) greater than the length of the source electrode (32)
  • the field plate electrode (362) comprises: an electrode body (362A) extending along the gate layer (22); an electrode connection portion (362B) having a width larger than the width of the electrode body portion (362A) in a direction orthogonal to the gate layer (22) in plan view;
  • connection wiring (116; 118) connecting the source electrode (114) and the field plate electrode (112);
  • the source electrode (114), the gate layer (22) on which the gate electrode (24) is arranged, the field plate electrode (114) and the drain electrode (34) are unidirectionally disposed within the active area (102). are placed next to each other, A nitride semiconductor device (10; 10A; 10B; 10C).
  • connection wiring (116; 118) is one of two connection wirings (116, 118) connecting the source electrode (114) and the field plate electrode (112); 10A; 10A; 10B; 10).
  • the electron transit layer (16) is a GaN layer
  • the electron supply layer (18) is an Al x Ga 1-x N layer (0.1 ⁇ x ⁇ 0.3)
  • the nitride semiconductor device (10; 10A; 10B) according to any one of Appendices A1 to A19, wherein the gate layer (22) is a GaN layer containing at least one of Mg and Zn as the acceptor-type impurity. ; 10C).

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Abstract

窒化物半導体装置（１０）は、電子走行層（１６）、電子供給層（１８）、アクセプタ型不純物を含むゲート層（２２）、ゲート電極（２４）、パッシベーション層（２６）、ソース電極、ドレイン電極（３４）、およびフィールドプレート電極（３６）を含む。フィールドプレート電極（３６）は、ゲート層（２２）とドレイン電極（３４）との間においてパッシベーション層（２６）上に形成されている。ゲート層（２２）は、ゲート電極（２４）が位置するリッジ部（４０）と、リッジ部（４０）から延在するソース側延在部（４２）と、リッジ部（４０）からソース側延在部（４２）とは反対側に延在するドレイン側延在部（４４）とを含む。パッシベーション層（２６）は、ドレイン側延在部（４４）の直上に、フィールドプレート電極（３６）と重複しないフィールドプレート非重複領域（２６ＲＡ）を含む。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴをパワーデバイスに適用する場合、フェールセーフの観点から、ゼロバイアス時にソース－ドレイン間の電流経路（チャネル）を遮断するノーマリーオフ動作が求められる。特許文献１は、ノーマリーオフ型の窒化物半導体ＨＥＭＴを開示している。
　例えば、窒化物半導体ＨＥＭＴは、窒化ガリウム（ＧａＮ）層によって構成された電子走行層と、窒化アルミニウムガリウム（ＡｌＧａＮ）層によって構成された電子供給層とを含む。ＨＥＭＴのチャネルは、電子走行層と電子供給層との間のヘテロ接合界面付近において電子走行層中に生じた二次元電子ガス（２ＤＥＧ）により形成される。特許文献１は、ゲート電極の下にアクセプタ型不純物を含むＧａＮ層（ｐ型ＧａＮ層）を設けることによって、２ＤＥＧにより形成されるチャネルを遮断し、これによりノーマリーオフ動作を実現することを開示している。
特開２０１７－７３５０６号公報
　ゲート電極下にｐ型窒化物半導体層（例えば、ｐ型ＧａＮ層）を設けたＨＥＭＴ構造では、例えばゲート電極への大きな正のバイアス印加時、ゲート電極から注入されたホールがｐ型窒化物半導体層と電子供給層との界面に局所的に蓄積される。このような局所的なホール蓄積は、電子供給層のバンドベンディングを引き起こして電子供給層を介した電子走行層からｐ型窒化物半導体層への電子リーク（ゲート電流リーク）を生じさせ、ひいてはゲート耐圧を低下させる要因となり得る。
　また、例えばドレイン－ソース間に高電圧が印加されると、ドレイン－ソース間領域におけるゲート電極端部付近、とりわけドレイン電極側のゲート電極端部付近に電界集中が生じる。このような電界集中は、例えば電子供給層等の絶縁破壊を引き起こしてドレイン－ソース間耐圧を低下させる要因となり得る。
　このような電界集中を緩和するために、一般的には、ゲート電極の周辺に電極層を配置する構成が採用されている。例えば、特許文献１の構造では、ソース電極がゲート電極の上方を覆いつつドレイン電極に対向する位置まで延在するように配置されている。このようなソース電極の延在部分は、フィールドプレート電極またはソースフィールドプレート電極と呼ばれる。
　ソースフィールドプレート電極は、ゲート電極端部付近の電界集中を緩和する効果をもたらす。一方で、ソースフィールドプレート電極を有するＨＥＭＴは、ソースフィールドプレート電極と２ＤＥＧとの間に電子供給層を介して形成される寄生容量を有する。このようなドレイン－ソース間の寄生容量は、ＨＥＭＴの高速・高周波動作を制限し得るものとなる。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって前記電子走行層上に構成された電子供給層と、アクセプタ型不純物を含む窒化物半導体によって前記電子供給層上の一部に形成されたゲート層と、前記ゲート層上に形成されたゲート電極と、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を含むパッシベーション層と、前記第１開口部を介して前記電子供給層に接するソース電極と、前記第２開口部を介して前記電子供給層に接するドレイン電極と、前記ゲート層と前記ドレイン電極との間において前記パッシベーション層上に形成されたフィールドプレート電極と、を備える。前記ゲート層は、前記ゲート電極が位置するリッジ部と、前記リッジ部から前記第１開口部に向けて延在するソース側延在部と、前記リッジ部から前記第２開口部に向けて延在するドレイン側延在部と、を含む。前記パッシベーション層は、前記ドレイン側延在部の直上に、前記フィールドプレート電極と重複しないフィールドプレート非重複領域を含む。
　本開示の一態様による窒化物半導体装置は、ゲート耐圧の向上を図りつつ、ドレイン－ソース間耐圧の向上とドレイン－ソース間寄生容量の低減とを両立させるＨＥＭＴ構造を実現することができる。
図１は、第１実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図２は、図１の窒化物半導体装置の一部拡大断面図である。 図３は、図１のＦ３－Ｆ３線に沿った窒化物半導体装置の概略平面図である。 図４は、窒化物半導体装置のソース電極とフィールドプレート電極との接続構造を示す図３の一部拡大平面図である。 図５は、図４のＦ５－Ｆ５線に沿った窒化物半導体装置の一部拡大断面図である。 図６は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図７は、第３実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図８は、第４実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図９は、窒化物半導体装置のソース電極とフィールドプレート電極との別の接続構造の例を示す概略平面図である。 図１０は、窒化物半導体装置のソース電極とフィールドプレート電極とのさらに別の接続構造の例を示す概略平面図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。最初に、図１を参照して、窒化物半導体装置１０の全体構造について説明する。
　［窒化物半導体装置の全体構造］
　窒化物半導体装置１０は、例えば、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成され得る。窒化物半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、基板１２は、導電性Ｓｉ基板である。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。なお、図面（例えば図１）に示される互いに直交するＸＹＺ軸のＺ方向は、基板１２の主面と直交する方向である。本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって形成され得る。例えば、バッファ層１４は、１つまたは複数の窒化物半導体層を含む。例えば、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって形成され得る。
　一例において、バッファ層１４は、基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えばＡｌＮ層であり、例えば２００ｎｍ程度の厚さを有し得る。第２バッファ層は、例えば複数のＡｌＧａＮ層を含み、各ＡｌＧａＮ層は例えば１００ｎｍ程度の厚さを有し得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　電子走行層１６は、窒化物半導体によって構成されており、例えばＧａＮ層であってよい。電子走行層１６は、例えば０．５μｍ以上２μｍ以下の厚さを有し得る。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上であってよい。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。ＡｌＧａＮ層の場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されており、ここで、ｘは０．１＜ｘ＜０．４であり、より好ましくは０．２＜ｘ＜０．３であるが、必ずしもこの範囲に限定されない。例えば、ｘは０．１＜ｘ＜０．３であってよい。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有し得る。
　電子走行層１６と電子供給層１８は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合になっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　窒化物半導体装置１０はさらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うパッシベーション層２６とを含む。
　ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって電子供給層１８上の一部に形成されている。ゲート層２２は、電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含み得る。アクセプタ型不純物は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下の最大濃度を有し得る。
　ゲート電極２４は、ゲート層２２の上面の一部または全部に形成されており、ゲート層２２とショットキー接合を形成している。ゲート電極２４は、１つまたは複数の金属層によって構成されており、例えば窒化チタン（ＴｉＮ）層であってよい。あるいは、ゲート電極２４は、第１金属層（例えば、Ｔｉ層）と、第１金属層上に設けられた第２金属層（例えば、ＴｉＮ層）とによって構成されてもよい。ゲート電極２４は、例えば、５０ｎｍ以上３００ｎｍ以下の厚さを有し得る。
　パッシベーション層２６は、例えば、窒化シリコン（ＳｉＮ）膜、二酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン（ＳｉＯＮ）膜、アルミナ（Ａｌ２Ｏ３）膜、ＡｌＮ膜、および酸窒化アルミニウム（ＡｌＯＮ）膜のうちのいずれか１つの単膜か、またはそれらの２つ以上の任意の組み合わせを含む複合膜によって構成されている。パッシベーション層２６は、第１開口部２６Ａと第２開口部２６Ｂを含む。ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間に位置している。
　窒化物半導体装置１０はさらに、パッシベーション層２６の第１開口部２６Ａを介して電子供給層１８に接するソース電極３２と、パッシベーション層２６の第２開口部２６Ｂを介して電子供給層１８に接するドレイン電極３４とを含む。窒化物半導体装置１０はさらに、パッシベーション層２６上に形成されたフィールドプレート電極３６を含む。
　ソース電極３２、ドレイン電極３４、およびフィールドプレート電極３６は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを用いた１つまたは複数の金属層によって構成されている。例えば、ソース電極３２、ドレイン電極３４、およびフィールドプレート電極３６は、同じ材料で形成され得る。この場合、ソース電極３２、ドレイン電極３４、およびフィールドプレート電極３６のすべてを同一の工程で形成することができる点で有利である。
　ソース電極３２の少なくとも一部は、パッシベーション層２６の第１開口部２６Ａ内に充填されており、ドレイン電極３４の少なくとも一部は、パッシベーション層２６の第２開口部２６Ｂ内に充填されている。ソース電極３２およびドレイン電極３４は、それぞれ第１開口部２６Ａおよび第２開口部２６Ｂを介して、電子供給層１８の直下の２ＤＥＧとオーミック接触している。
　［ゲート層のステップ構造］
　引き続き図１を参照して、ゲート層２２の例示的なステップ（段差）構造について説明する。
　ゲート層２２は、ゲート電極２４が位置するリッジ部４０と、リッジ部４０からパッシベーション層２６の第１開口部２６Ａに向けて延在するソース側延在部４２と、リッジ部４０からパッシベーション層２６の第２開口部２６Ｂに向けて延在するドレイン側延在部４４とを含む。このように、ゲート層２２は、リッジ部４０と延在部４２，４４とによるステップ構造を有している。
　リッジ部４０は、ゲート層２２の相対的に厚い部分に相当する。リッジ部４０は、ゲート電極２４が位置する上面４０Ｔと、上面４０Ｔに連続するとともにソース側延在部４２が延出する第１リッジ端部４０Ａと、上面４０Ｔに連続するとともにドレイン側延在部４４が延出する第２リッジ端部４０Ｂとを含む。リッジ部４０は、図１のＸＺ平面に沿った断面において矩形状またはほぼ矩形状（台形状）を有し得る。リッジ部４０は、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有し得る。なお、リッジ部４０の厚さとは、リッジ部４０の上面４０Ｔから下面（電子供給層１８に接するゲート層２２の下面）までの距離をいう。ゲート層２２の厚さは、ゲート耐圧などの種々のパラメータを考慮して適宜決定され得る。
　ソース側延在部４２は、第１リッジ端部４０Ａから第１開口部２６Ａに向かって延出する一方、ドレイン側延在部４４は、第２リッジ端部４０Ｂから第２開口部２６Ｂに向かって延出している。ソース側延在部４２は、第１開口部２６Ａに対向する端部４２Ａを含み、ドレイン側延在部４４は、第２開口部２６Ｂに対向する端部４４Ａを含む。ソース側延在部４２の端部４２Ａは、第１開口部２６Ａから離間しており、ドレイン側延在部４４の端部４４Ａは、第２開口部２６Ｂから離間している。
　図１の例では、ドレイン側延在部４４は、ソース側延在部４２よりも、平面視においてリッジ部４０から外側に向けて長く延びている。ただし、ソース側延在部４２とドレイン側延在部４４は同じ長さであってもよい。ソース側延在部４２は、第１リッジ端部４０Ａから第１開口部２６Ａに向かって延在する方向において、例えば０．２μｍ以上０．３μｍ以下の長さ（第１リッジ端部４０Ａからソース側延在部４２の端部４２Ａまでの長さ）を有し得る。一方、ドレイン側延在部４４は、第２リッジ端部４０Ｂから第２開口部２６Ｂに向かって延在する方向において、例えば０．２μｍ以上０．６μｍ以下の長さ（第２リッジ端部４０Ｂからドレイン側延在部４４の端部４４Ａまでの長さ）を有し得る。
　また、図１の例では、ソース側延在部４２およびドレイン側延在部４４は各々、リッジ部４０に隣接する傾斜部と、リッジ部４０から所定の距離（すなわち、傾斜部）を越えた領域に位置する平坦部とを含む。ただし、ソース側延在部４２およびドレイン側延在部４４のうちの少なくとも一方は、平坦部のみまたは傾斜部のみを含んでいてもよい。平坦部はほぼ一定の厚さを有している。なお、本明細書において「ほぼ一定」の厚さとは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。ソース側延在部４２およびドレイン側延在部４４は各々、例えば５ｎｍ以上２５ｎｍ以下の厚さを有し得る。また、ソース側延在部４２の平坦部およびドレイン側延在部４４の平坦部は各々、例えば５ｎｍ以上２５ｎｍ以下の厚さを有し得る。
　［フィールドプレート電極の概要］
　引き続き図１を参照して、フィールドプレート電極３６の概要について説明する。
　フィールドプレート電極３６は、ゲート層２２とドレイン電極３４との間においてパッシベーション層２６上に形成されている。フィールドプレート電極３６は、図１には図示されていないが、ソース電極３２に電気的に接続されている。なお、フィールドプレート電極３６とソース電極３２との接続構造については、図４および図５を参照して後で説明する。
　フィールドプレート電極３６は、第１電極端部３６Ａと、反対側の第２電極端部３６Ｂとを含む。第１電極端部３６Ａは、ソース電極３２に近い側（言い換えれば、第１リッジ端部４０Ａに近い側）の端部であり、第２電極端部３６Ｂは、ドレイン電極３４に近い側の端部である。第１電極端部３６Ａは、ソース電極３２から物理的に離間しており、第２電極端部３６Ｂは、ドレイン電極３４から物理的に離間している。第２電極端部３６Ｂはドレイン電極３４に対向している。
　フィールドプレート電極３６は、ドレイン側延在部４４がリッジ部４０から第２開口部２６Ｂに向けて延在する方向（図１のＸ方向：以下、ドレイン側延在部４４の延在方向Ｘという）において、ドレイン側延在部４４の長さよりも大きな長さを有し得る。ここで、フィールドプレート電極３６の長さとは、フィールドプレート電極３６の第１電極端部３６Ａから第２電極端部３６Ｂまでの長さである。ただし、フィールドプレート電極３６とドレイン側延在部４４は同じ長さであってもよい。フィールドプレート電極３６は、延在方向Ｘにおいて例えば０．５μｍ以上２μｍ以下の長さを有し得る。
　フィールドプレート電極３６は、平面視でゲート層２２の全部と重複しない位置またはゲート層２２のドレイン側延在部４４の一部と重複する位置にてパッシベーション層２６上に配置されている。図１の例では、フィールドプレート電極３６は、平面視でドレイン側延在部４４の先端部分とわずかに重複している。なお、フィールドプレート電極３６は平面視でドレイン側延在部４４の全部とは重複しておらず、かつ平面視でリッジ部４０およびソース側延在部４２とも重複していない。
　［ゲート層とフィールドプレート電極とパッシベーション層との位置関係］
　次に、図２を参照して、ゲート層２２のドレイン側延在部４４上におけるフィールドプレート電極３６とパッシベーション層２６との位置関係をパッシベーション層２６に焦点を当てて説明する。
　図２は、図１の窒化物半導体装置１０の一部拡大断面図である。
　上記したように、フィールドプレート電極３６は、平面視でゲート層２２の全部と重複しない位置またはドレイン側延在部４４の一部と重複する位置にてパッシベーション層２６上に配置されている。したがって、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しないフィールドプレート非重複領域２６ＲＡを含む。
　図２（図１）の例では、フィールドプレート電極３６は、平面視でドレイン側延在部４４の端部４４Ａ（それを含む一部分）と重複している。したがって、フィールドプレート非重複領域２６ＲＡに加えて、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複するフィールドプレート重複領域２６ＲＢも含む。すなわち、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート非重複領域２６ＲＡ（以下、単に「非重複領域２６ＲＡ」という）とフィールドプレート重複領域２６ＲＢ（以下、単に「重複領域２６ＲＢ」という）とを含む。非重複領域２６ＲＡの面積は、重複領域２６ＲＢの面積よりも大きい。
　例えば、ドレイン側延在部４４の延在方向Ｘにおいて、非重複領域２６ＲＡは長さＬ１を有し、重複領域２６ＲＢは長さＬ２を有している。長さＬ２は長さＬ１よりも小さく、長さＬ１と長さＬ２との合計は、延在方向Ｘにおけるドレイン側延在部４４の長さＬ３に相当する。なお、非重複領域２６ＲＡには、ドレイン側延在部４４の傾斜部と平坦部との双方が含まれてもよいし、または傾斜部のみもしくは平坦部のみが含まれてもよい。同様に、重複領域２６ＲＢには、ドレイン側延在部４４の傾斜部と平坦部との双方が含まれてもよいし、または傾斜部のみもしくは平坦部のみが含まれてもよい。
　ここで、パッシベーション層２６上にはソース電極３２（図１参照）の一部も配置され得るが、パッシベーション層２６の非重複領域２６ＲＡ上には、フィールドプレート電極３６だけでなくソース電極３２も存在していない。したがって、ソース電極３２は非重複領域２６ＲＡの外側においてパッシベーション層２６上に設けられている。
　［ゲート層のドレイン側延在部とフィールドプレート電極との長さの関係］
　引き続き図２を参照して、ゲート層２２のドレイン側延在部４４とフィールドプレート電極３６との長さの関係を説明する。
　図２（図１）の例では、フィールドプレート電極３６は、平面視でドレイン側延在部４４と重複しない第１部分３６ＲＡと、平面視でドレイン側延在部４４と重複する第２部分３６ＲＢとを含む。ドレイン側延在部４４の延在方向Ｘにおいて、第１部分３６ＲＡは長さＬ４を有し、第２部分３６ＲＢは長さＬ２を有している。すなわち、上記したパッシベーション層２６の重複領域２６ＲＢの長さＬ２は、ドレイン側延在部４４と重複するフィールドプレート電極３６の第２部分３６ＲＢの長さＬ２に相当する。長さＬ４は長さＬ２よりも大きく、長さＬ４と長さＬ２との合計は、延在方向Ｘにおけるフィールドプレート電極３６の長さＬ５に相当する。
　上記したように、フィールドプレート電極３６の長さＬ５は、ドレイン側延在部４４の長さＬ３よりも大きくてよい。上記したように、フィールドプレート電極３６の長さＬ５は、例えば０．５μｍ以上２μｍ以下であり、ドレイン側延在部４４の長さＬ３は、例えば０．２μｍ以上０．６μｍ以下である。例えば、フィールドプレート電極３６の長さＬ５は、ドレイン側延在部４４の長さＬ３の１．５倍以上であってよい。また、ドレイン側延在部４４と重複しないフィールドプレート電極３６の第１部分３６ＲＡの長さＬ４は、例えば０．４μｍ以上２μｍ以下であってよい。例えば、フィールドプレート電極３６の第１部分３６ＲＡの長さＬ４は、ドレイン側延在部４４の長さＬ３以上であってよい。
　［ゲート層とドレイン電極との間におけるフィールドプレート電極の位置］
　引き続き図２を参照して、ゲート層２２とドレイン電極３４との間におけるフィールドプレート電極３６の位置について説明する。
　図２に示されるように、フィールドプレート電極３６は、ゲート層２２とドレイン電極３４との間においてゲート層２２により近い位置に配置されている。例えば、フィールドプレート電極３６の第２電極端部３６Ｂは、フィールドプレート電極３６寄りに位置する第２開口部２６Ｂの開口端２６ＢＥとリッジ部４０の第２リッジ端部４０Ｂとの中間位置ＭＰよりも第２リッジ端部４０Ｂ寄りに位置している。
　例えば、窒化物半導体装置１０では、サージなどの（例えば１５０Ｖ程度の）高電圧がドレイン電極３４に瞬間的に印加される場合がある。このとき、フィールドプレート電極３６がドレイン電極３４の近傍に配置されていると、フィールドプレート電極３６の直下のパッシベーション層２６および電子供給層１８に同等の高電圧が印加されることがある。これは、パッシベーション層２６および電子供給層１８の絶縁破壊を招く要因となる。この観点で、フィールドプレート電極３６がドレイン電極３４からより離れた位置に配置されるように、フィールドプレート電極３６の第２電極端部３６Ｂが中間位置ＭＰよりもゲート層２２（第２リッジ端部４０Ｂ）寄りに位置している。
　［窒化物半導体装置のレイアウト］
　図３は、図１の窒化物半導体装置１０の例示的な形成パターン１００を示す図１のＦ３－Ｆ３線に沿った概略平面図である。なお、図示を簡略化して理解を容易にするために、断面を示すハッチングは省略している。また、図３ではゲート電極２４の図示は省略している。
　図３に示されるように、形成パターン１００は、トランジスタ動作に寄与するアクティブ領域１０２と、トランジスタ動作に寄与しない非アクティブ領域１０４とを交互に含む。窒化物半導体装置１０は、ソース電極３２、ゲート電極２４（図３では図示略）が配置されたゲート層２２、フィールドプレート電極３６、およびドレイン電極３４がアクティブ領域１０２内で一方向に隣り合って配置されることでＨＥＭＴとして構成されている。ゲート電極２４に所定の電圧が印加されてアクティブ領域１０２内においてソース－ドレイン間に電流が流れることでＨＥＭＴは動作する。
　図３の例では、アクティブ領域１０２において、複数（図３では４つ）の窒化物半導体装置１０がＸ方向に連続して形成されている。図３に示される各窒化物半導体装置１０は図１に示される窒化物半導体装置１０に対応する。すなわち、図１は、アクティブ領域１０２に形成される１つの窒化物半導体装置１０を示している。
　図３に示されるように、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しない非重複領域２６ＲＡを含む。この非重複領域２６ＲＡは、ドレイン側延在部４４の直上に位置するパッシベーション層２６の領域のほぼ全体である。アクティブ領域１０２において、フィールドプレート電極３６は、平面視でドレイン側延在部４４の端部４４Ａ（それを含む一部分）と重複しているが、ソース電極３２からは離間している。
　フィールドプレート電極３６は、平面視においてゲート層２２に沿った方向（Ｙ方向）に長尺状に形成されている。図３の例では、フィールドプレート電極３６は、ゲート層２２に沿った方向において、アクティブ領域１０２を横断する長さで形成され得る。また、フィールドプレート電極３６は、ゲート層２２に沿った方向において、ソース電極３２（およびドレイン電極３４）の長さよりも大きな長さで形成され得る。
　［ソース電極とフィールドプレート電極との接続構造］
　次に、図４および図５を参照して、ソース電極３２とフィールドプレート電極３６との接続構造について説明する。
　図４は、ソース電極３２とフィールドプレート電極３６との電気的な接続構造を示す図３の一部拡大平面図である。図５は、図４のＦ５－Ｆ５線に沿った窒化物半導体装置１０の一部拡大断面図である。なお、図５は、１つの窒化物半導体装置１０を示している。
　図４および図５に示されるように、窒化物半導体装置１０は、層間絶縁層５２（図４では図示略）と、第１ビア５４と、第２ビア５６と、ソース配線５８とを備えている。第１ビア５４および第２ビア５６は導体すなわち配線である。層間絶縁層５２は、ソース電極３２、ドレイン電極３４、フィールドプレート電極３６、およびパッシベーション層２６を覆っている。
　第１ビア５４は、層間絶縁層５２を貫通してソース電極３２に接続されており、第２ビア５６は、層間絶縁層５２を貫通してフィールドプレート電極３６に接続されている。ソース配線５８は、層間絶縁層５２上に形成されるとともに、第１ビア５４および第２ビア５６に接続されている。したがって、フィールドプレート電極３６は、第２ビア５６、ソース配線５８、および第１ビア５４を介してソース電極３２に電気的に接続されている。
　なお、断面図は省略しているが、図４に示されるように、窒化物半導体装置１０はさらに、層間絶縁層５２を貫通してドレイン電極３４に接続された第３ビア６２と、層間絶縁層５２上に形成されるとともに第３ビア６２に接続されたドレイン配線６４とを備える。したがって、ドレイン電極３４には、ドレイン配線６４および第３ビア６２を通じてドレイン電圧が印加される。
　［窒化物半導体装置の作用］
　次に、窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０は、アクセプタ型不純物を含む窒化物半導体層（例えばｐ型ＧａＮ層）として設けられるゲート層２２を含む。このゲート層２２は、リッジ部４０と、リッジ部４０から互いに逆方向に延在するソース側延在部４２とドレイン側延在部４４とを含む。ソース側延在部４２およびドレイン側延在部４４により、ゲート正バイアス時にリッジ部４０の下端に集中する電気力線を各延在部４２，４４に逃がしてゲート層２２内のＸ方向の電位を均一化することができる。これによってゲート電極２４端部に掛かる電界強度を低減することができるため、高ゲート電圧印加時のゲートリーク電流の発生を抑制してゲート耐圧を向上させることができる。
　また、窒化物半導体装置１０は、ゲート層２２（ゲート電極２４）とドレイン電極３４との間においてパッシベーション層２６上に設けられたフィールドプレート電極３６を含む。このフィールドプレート電極３６は、ドレイン電極３４に高電圧が印加されたときにフィールドプレート電極３６からその直下の２ＤＥＧ２０に向けて空乏層を伸ばす役割を果たすことでドレイン－ソース間領域に生じる電界集中を緩和する。
　例えば、ドレイン電極３４寄りのゲート電極２４の端部付近（例えば、第２リッジ端部４０Ｂおよびドレイン側延在部４４の端部４４Ａなど）は、ドレイン電極３４に高電圧が印加されたときに電界が集中し易い箇所である。これらの箇所における電界集中は、フィールドプレート電極３６の直下に空乏層が伸びることによって効果的に緩和される。その結果、局所的な電界集中に起因する電子供給層１８およびパッシベーション層２６の絶縁破壊を抑制してドレイン－ソース間耐圧を向上させることができる。
　ここで、フィールドプレート電極３６を有する窒化物半導体装置１０は、フィールドプレート電極３６と２ＤＥＧ２０との間に電子供給層１８（およびドレイン側延在部４４の一部）とパッシベーション層２６とを介して形成される寄生容量を有する。この寄生容量は、ドレイン－ソース間領域に配置されたフィールドプレート電極３６の面積に応じて増加する。
　この点を考慮して、フィールドプレート電極３６は、平面視でゲート層２２のドレイン側延在部４４の一部とは重複しているが、ドレイン側延在部４４の全部とは重複していない。したがって、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しない（すなわちフィールドプレート電極３６が存在しない）フィールドプレート非重複領域２６ＲＡを含む。この構成では、非重複領域２６ＲＡの面積を大きくする（すなわち重複領域２６ＲＢの面積を小さくする）ことにより、ドレイン－ソース間の寄生容量を低減することができる。
　第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１－１）ゲート層２２は、リッジ部４０とソース側延在部４２とドレイン側延在部４４とを含む。ソース側延在部４２とドレイン側延在部４４は、ゲート正バイアス時にゲート電極２４端部に掛かる電界強度を低減することができるため、ゲートリーク電流の発生を抑制してゲート耐圧を向上させることができる。
　（１－２）フィールドプレート電極３６は、ゲート層２２とドレイン電極３４との間においてパッシベーション層２６上に設けられている。フィールドプレート電極３６は、ドレイン電極３４に高電圧が印加されたときにフィールドプレート電極３６からその直下の２ＤＥＧ２０に向けて空乏層を伸ばすことにより、ドレイン－ソース間領域における電界集中を緩和する効果をもたらす。その結果、局所的な電界集中に起因する電子供給層１８およびパッシベーション層２６の絶縁破壊を抑制してドレイン－ソース間耐圧を向上させることができる。
　（１－３）パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しないフィールドプレート非重複領域２６ＲＡを含む。この構成では、フィールドプレート電極３６が非重複領域２６ＲＡ上に存在しないため、非重複領域２６ＲＡにおいて寄生容量は形成されない。これにより、ドレイン－ソース間の寄生容量を低減することができる。また、この構成では、非重複領域２６ＲＡの面積を大きくする（すなわち、重複領域２６ＲＢの面積を小さくする）ことで、ドレイン－ソース間の寄生容量をより低減することができる。
　（１－４）ゲート層２２のステップ構造（リッジ部４０と延在部４２，４４）を採用しつつ、そのゲート層２２全体（すなわち、リッジ部５０全体と延在部４２，４４全体）を覆うフィールドプレート電極を設けることで、ゲート耐圧およびドレイン－ソース間耐圧を向上させることができる。しかしながら、この場合、フィールドプレート電極の存在によって生じるドレイン－ソース間寄生容量が大きくなることで、ＨＥＭＴの高速・高周波動作が制限される可能性がある。この点、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しないフィールドプレート非重複領域２６ＲＡを含む。この構成により、窒化物半導体装置１０は、ゲート耐圧の向上を図りつつ、ドレイン－ソース間耐圧の向上とドレイン－ソース間寄生容量の低減とを両立させるＨＥＭＴ構造を実現することができる。
　（１－５）フィールドプレート電極３６は、平面視でドレイン側延在部４４の端部４４Ａと重複している（ただし、ドレイン側延在部４４の全部とは重複していない）。この構成では、ドレイン側延在部４４の端部４４Ａの直上にフィールドプレート電極３６が存在するため、ドレイン側延在部４４の端部４４Ａに集中する電界をフィールドプレート電極３６によって緩和することができる。すなわち、ドレイン－ソース間寄生容量の低減を図りつつドレイン側延在部４４の端部４４Ａにおける電界集中を緩和することができる。
　（１－６）フィールドプレート電極３６は、アクティブ領域１０２内でソース電極３２から離間している。また、ソース電極３２は、平面視でゲート層２２のドレイン側延在部４４と重複しない位置においてパッシベーション層２６上に設けられた領域を有している。なお、図１の例では、ソース電極３２は、ドレイン側延在部４４だけでなく、リッジ部４０およびソース側延在部４２とも重複しない位置においてパッシベーション層２６上に設けられた領域を有している。結果として、図１では、フィールドプレート電極３６の一部のみがドレイン側延在部４４の直上のパッシベーション層２６上に存在している。この構成では、ドレイン－ソース間寄生容量を効果的に低減することができる。
　（１－７）フィールドプレート電極３６は、ドレイン電極３４に対向する電極端部３６Ｂを含む。この電極端部３６Ｂは、フィールドプレート電極３６寄りに位置する第２開口部２６Ｂの開口端２６ＢＥと第２リッジ端部４０Ｂとの中間位置ＭＰよりも、第２リッジ端部４０Ｂ寄りに位置している。したがって、フィールドプレート電極３６は、ドレイン電極３４からより離れた位置に配置されている。これにより、ドレイン電極３４にサージなどの高電圧が印加された場合にフィールドプレート電極３６の直下のパッシベーション層２６および電子供給層１８に電界が集中することを抑制することができる。その結果、パッシベーション層２６および電子供給層１８が絶縁破壊されることを抑制することができる。
　（１－８）フィールドプレート電極３６は、ドレイン側延在部４４の延在方向Ｘにおいて、ドレイン側延在部４４の長さＬ３よりも大きな長さＬ５を有し得る。この構成によれば、ゲート耐圧の向上とドレイン－ゲート間寄生容量の低減を図りつつ、より大きな面積のフィールドプレート電極３６によってドレイン－ソース間耐圧を向上させることができる。
　（１－９）フィールドプレート電極３６は、平面視でドレイン側延在部４４と重複しない第１部分３６ＲＡを含む。この第１部分３６ＲＡは、ドレイン側延在部４４の延在方向Ｘにおいて、ドレイン側延在部４４の長さＬ３以上の長さＬ４を有し得る。この構成によれば、ドレイン－ゲート間寄生容量の低減とドレイン－ソース間耐圧の向上とを効果的に両立することができる。
　（１－１０）フィールドプレート電極３６は、ソース電極３２およびドレイン電極３４と同じ材料によって形成され得る。この構成によれば、ソース電極３２、ドレイン電極３４、およびフィールドプレート電極３６のすべてを同一の工程で形成することができる点で有利である。
　（１－１１）フィールドプレート電極３６は、ゲート層２２に沿った方向においてソース電極３２の長さよりも大きな長さを有し得る。この構成によれば、より大きな面積のフィールドプレート電極３６によってドレイン－ソース間耐圧を向上させることができる。
　［第２実施形態］
　図６は、第２実施形態に係る例示的な窒化物半導体装置１０Ａの概略断面図である。図６において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図６に示されるように、第２実施形態に係る窒化物半導体装置１０Ａは、第１実施形態のフィールドプレート電極３６（図１参照）の代わりにフィールドプレート電極３６１を有する点で、第１実施形態に係る窒化物半導体装置１０と異なる。その他の構成は、第１実施形態と同様である。
　フィールドプレート電極３６１は、平面視でゲート層２２のドレイン側延在部４４とは重複しない位置においてパッシベーション層２６上に配置されている。したがって、第２実施形態では、フィールドプレート電極３６１は、フィールドプレート電極３６１の全体を、平面視でドレイン側延在部４４と重複しない第１部分３６１ＲＡとして含む。このため、第２実施形態では、パッシベーション層２６は、パッシベーション層２６におけるドレイン側延在部４４の直上のすべての領域を、フィールドプレート非重複領域２６ＲＡとして含む。なお、フィールドプレート電極３６１がドレイン側延在部４４と重複していない点を除いては、第１実施形態と同様な構造的特徴を第２実施形態にも採用することができる。
　第２実施形態の窒化物半導体装置１０Ａは、第１実施形態の（１－１）～（１－４）および（１－６）～（１－１１）の利点に加えて、以下の利点を有する。
　（２－１）フィールドプレート電極３６１は、平面視でドレイン側延在部４４とは重複していない。このため、パッシベーション層２６は、パッシベーション層２６におけるドレイン側延在部４４の直上のすべての領域を、フィールドプレート非重複領域２６ＲＡとして含む。この構成では、フィールドプレート電極３６１に起因した寄生容量がドレイン側延在部４４の領域には存在しないため、ドレイン－ソース間の寄生容量を最小限にすることができる。
　［第３実施形態］
　図７は、第３実施形態に係る例示的な窒化物半導体装置１０Ｂの概略断面図である。図６において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図７に示されるように、第３実施形態に係る窒化物半導体装置１０Ｂは、第１実施形態のソース電極３２（図１参照）の代わりにソース電極３２１を有する点で、第１実施形態に係る窒化物半導体装置１０と異なる。その他の構成は、第１実施形態と同様である。
　ソース電極３２１は、パッシベーション層２６の第１開口部２６Ａの位置から平面視でゲート層２２のソース側延在部４２と重複する位置に亘ってパッシベーション層２６上に延在している。なお、図７の例では、ソース電極３２１の端部３２１Ａは、ソース側延在部４２の平坦部上に位置しているが、ソース側延在部４２の傾斜部上に位置していてもよい。言い換えれば、ソース電極３２１は、ソース側延在部４２の一部または全体を覆っていればよい。ただし、ソース電極３２１は、ゲート層２２のリッジ部４０については覆っていない。なお、ソース電極３２１がソース側延在部４２と重複している点を除いては、第１実施形態と同様な構造的特徴を第３実施形態にも採用することができる。
　第３実施形態の窒化物半導体装置１０Ｂは、第１実施形態の（１－１）～（１－５）および（１－７）～（１－１１）の利点に加えて、以下の利点を有する。
　（３－１）ソース電極３２１は、平面視でソース側延在部４２と重複している。ソース電極３２１がソース側延在部４２と重複していない場合、ソース電極３２１と２ＤＥＧ２０との間に形成されるゲート－ソース間寄生容量は低減する。しかしながら、ゲート－ソース間寄生容量が低減すると、セルフターンオンが起こる可能性がある。セルフターンオンとは、オフ状態のＨＥＭＴのドレイン－ソース間に急峻に電圧が印加されたとき、ゲート－ドレイン間寄生容量Ｃｇｄとゲート－ソース間寄生容量Ｃｇｓとの比で表されるＣｇｄ／Ｃｇｓに応じてゲート－ソース間寄生容量Ｃｇｓに閾値電圧を越えるゲート電圧が印加されることにより、ＨＥＭＴがターンオンする現象である。この比Ｃｇｄ／Ｃｇｓは、ゲート－ソース間寄生容量Ｃｇｓが小さくなるほど増加する。
　この点、第３実施形態では、ソース電極３２１がソース側延在部４２と重複しているため、ゲート－ソース間寄生容量Ｃｇｓの低減を抑制してセルフターンオンの発生を抑制することができる。また、第３実施形態では、第１実施形態と同様に、パッシベーション層２６は、ドレイン側延在部４４の直上に、フィールドプレート電極３６と重複しない非重複領域２６ＲＡを含む。このため、ゲート－ドレイン間寄生容量Ｃｇｄは（非重複領域２６ＲＡがない構成と比べて）低減されている。これにより、比Ｃｇｄ／Ｃｇｓの増加を効果的に抑制してセルフターンオンの発生を抑制することができる。
　［第４実施形態］
　図８は、第４実施形態に係る例示的な窒化物半導体装置１０Ｃの概略断面図である。図６において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　図８に示されるように、第４実施形態に係る窒化物半導体装置１０Ｃは、第１実施形態のソース電極３２（図１参照）の代わりにソース電極３２２を有する点で、第１実施形態に係る窒化物半導体装置１０と異なる。その他の構成は、第１実施形態と同様である。
　ソース電極３２２は、パッシベーション層２６の第１開口部２６Ａの位置から平面視でゲート電極２４と重複する位置に亘ってパッシベーション層２６上に延在している。なお、図８の例では、ソース電極３２２はゲート電極２４の全体を覆っており、ソース電極３２２の端部３２２Ａはリッジ部４０上に位置しているが、ゲート電極２４の一部を覆っていてもよい。なお、ソース電極３２２がゲート電極２４と重複している点を除いては、第１実施形態と同様な構造的特徴を第４実施形態にも採用することができる。
　第４実施形態の窒化物半導体装置１０Ｃは、第１実施形態の（１－１）～（１－５）および（１－７）～（１－１１）ならびに第３実施形態の（３－１）の利点に加えて、以下の利点を有する。
　（４－１）ソース電極３２２は、平面視でゲート電極２４と重複している。このため、第３実施形態のソース電極３２１を用いる場合よりも、ゲート－ソース間寄生容量Ｃｇｓの低減をさらに抑制してセルフターンオンの発生を抑制することができる。これにより、比Ｃｇｄ／Ｃｇｓの増加をさらに効果的に抑制してセルフターンオンの発生を抑制することができる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・上記第１実施形態において、ソース電極３２とフィールドプレート電極３６との接続構造（図４および図５参照）を図９のように変更してもよい。図９は、別の接続構造の例を示す概略平面図である。なお、以下に説明する図９の変形例は、第１実施形態だけでなく第２～第４実施形態にも同様に適用することができる。
　図９に示されるように、窒化物半導体装置１０は環状電極１１０を含み、この環状電極１１０は、フィールドプレート電極１１２、ソース電極１１４、および２つの接続配線１１６，１１８を含む。なお、フィールドプレート電極１１２は第１実施形態のフィールドプレート電極３６に対応し、ソース電極１１４は第１実施形態のソース電極３２に対応する。ただし、ソース電極１１４は、フィールドプレート電極１１２とＹ方向に同じ長さを有している。
　２つの接続配線１１６，１１８は、フィールドプレート電極１１２およびソース電極１１４と同一層に形成されており、フィールドプレート電極１１２とソース電極１１４とを環状に接続する。フィールドプレート電極１１２およびソース電極１１４は、アクティブ領域１０２内に配置されている。一方、接続配線１１６，１１８は、非アクティブ領域１０４内に配置されている。このような環状電極１１０により、フィールドプレート電極１１２とソース電極１１４とが接続配線１１６，１１８を介して電気的に接続される。
　例えば、フィールドプレート電極１１２の幅（Ｘ方向の長さ）が狭く、第２ビア５６（図４参照）をフィールドプレート電極１１２に形成することが難しい場合、図９のような環状電極１１０が採用され得る。この場合、接続配線１１６，１１８は非アクティブ領域１０４に配置されているため、接続配線１１６，１１８がアクティブ領域１０２内の素子レイアウトおよび素子動作に与える影響を小さくすることができる。このような図９の接続構造を採用した場合も上記各実施形態と同様な利点が得られる。
　・上記第１実施形態において、ソース電極３２とフィールドプレート電極３６との接続構造（図４および図５参照）を図１０のように変更してもよい。図１０は、さらに別の接続構造の例を示す概略平面図である。なお、以下に説明する図１０の変形例は、第１実施形態だけでなく第２～第４実施形態にも同様に適用することができる。
　図１０に示されるように、窒化物半導体装置１０は、フィールドプレート電極３６２を含む。このフィールドプレート電極３６２は、ドレイン側延在部４４と重複しない位置に配置されているが、ドレイン側延在部４４と一部重複するように配置されてもよい。フィールドプレート電極３６２は、ゲート層２２に沿った方向においてソース電極３２の長さよりも大きな長さを有している。
　図１０の例では、フィールドプレート電極３６２は、電極本体３６２Ａと電極接続部３６２Ｂとを含む。電極本体３６２Ａはアクティブ領域１０２内に配置されている。一方、電極接続部３６２Ｂは非アクティブ領域１０４内に配置されている。電極接続部３６２Ｂは、電極本体３６２Ａよりも大きな幅（Ｘ方向の長さ）を有している。電極接続部３６２Ｂには、層間絶縁層５２（図５参照）を貫通するビア３６４が接続されている。ビア３６４は導体すなわち配線である。詳細な図示は省略するが、フィールドプレート電極３６２の電極本体３６２Ａは、電極接続部３６２Ｂ、ビア３６４、および層間絶縁層５２上の他の配線を介してソース配線５８に接続されている。
　例えば、フィールドプレート電極３６２の電極本体３６２Ａの幅（Ｘ方向の長さ）が狭く、第２ビア５６（図４参照）を電極本体３６２Ａに形成することが難しい場合、図１０のような幅広の電極接続部３６２Ｂを含むフィールドプレート電極３６２が採用され得る。図９の場合と同様、電極接続部３６２Ｂは非アクティブ領域１０４に配置されているため、電極接続部３６２Ｂがアクティブ領域１０２内の素子レイアウトおよび素子動作に与える影響を小さくすることができる。このような図１０の接続構造を採用した場合も上記各実施形態と同様な利点が得られる。
　なお、図１０の構成において、電極接続部３６２Ｂの幅および形状、ならびにビア３６４の数は任意に変更することができる。
　・上記各実施形態において、フィールドプレート電極３６をソース電極３２に接続する構成に代えて、フィールドプレート電極３６の電位を任意の電位設定回路によってソース電位に設定してもよい。
　・上記各実施形態において、フィールドプレート電極３６は、ソース電極３２およびドレイン電極３４と異なる材料で形成されてもよい。
　・上記各実施形態において、アクティブ領域１０２内に形成されるＨＥＭＴの数は特に限定されない。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって前記電子走行層（１６）上に構成された電子供給層（１８）と、
　アクセプタ型不純物を含む窒化物半導体によって前記電子供給層（１８）上の一部に形成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を含むパッシベーション層（２６）と、
　前記第１開口部（２６Ａ）を介して前記電子供給層（１８）に接するソース電極（３２；１１４；３２１；３２２）と、
　前記第２開口部（２６Ｂ）を介して前記電子供給層（１８）に接するドレイン電極（３４）と、
　前記ゲート層（２２）と前記ドレイン電極（３４）との間において前記パッシベーション層（２６）上に形成されたフィールドプレート電極（３６；１１２；３６１；３６２）と、を備え、
　前記ゲート層（２２）は、
　　前記ゲート電極（２４）が位置するリッジ部（４０）と、
　　前記リッジ部（４０）から前記第１開口部（２６Ａ）に向けて延在するソース側延在部（４２）と、
　　前記リッジ部（４０）から前記第２開口部（２６Ｂ）に向けて延在するドレイン側延在部（４４）と、
を含み、
　前記パッシベーション層（２６）は、前記ドレイン側延在部（４４）の直上に、前記フィールドプレート電極（３６；１１２；３６１；３６２）と重複しないフィールドプレート非重複領域（２６ＲＡ）を含む、窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ２）
　前記フィールドプレート非重複領域（２６ＲＡ）は、前記パッシベーション層（２６）における前記ドレイン側延在部（４４）の直上のすべての領域である、付記Ａ１に記載の窒化物半導体装置（１０Ａ）。
　（付記Ａ３）
　前記フィールドプレート電極（３６）は、平面視において前記ドレイン側延在部（４４）の端部（４４Ａ）に重複している、付記Ａ１に記載の窒化物半導体装置（１０；１０Ｂ；１０Ｃ）。
　（付記Ａ４）
　前記ソース電極（３２）、前記ゲート電極（２４）が配置された前記ゲート層（２２）、前記フィールドプレート電極（３６）、および前記ドレイン電極（３４）はアクティブ領域（１０２）内で一方向に隣り合って配置されており、
　前記フィールドプレート電極（３６）は、前記アクティブ領域（１０２）内で前記ソース電極（３２）から離間しており、
　前記ソース電極（３２）は、平面視で前記ドレイン側延在部（４４）と重複しない位置において前記パッシベーション層（２６）上に設けられた領域を有する、付記Ａ１～Ａ３のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ５）
　前記ソース電極（３２）は、前記フィールドプレート非重複領域（２６ＲＡ）の外側において前記パッシベーション層（２６）上に設けられている、付記Ａ１～Ａ４のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ６）
　前記リッジ部（４０）は、
　　前記ゲート電極（２４）が位置する上面（４０Ｔ）と、
　　前記上面（４０Ｔ）に連続するとともに前記ソース側延在部（４２）が延出する第１リッジ端部（４０Ａ）と、
　　前記上面（４０Ｔ）に連続するとともに前記ドレイン側延在部（４４）が延出する第２リッジ端部（４０Ｂ）と、を含み、
　前記フィールドプレート電極（３６）は、前記ドレイン電極（３４）に対向する電極端部（３６Ｂ）を含み、
　前記電極端部（３６Ｂ）は、前記フィールドプレート電極（３６）寄りに位置する前記第２開口部（２６Ｂ）の開口端（２６ＢＥ）と前記第２リッジ端部（４０Ｂ）との中間位置（ＭＰ）よりも前記第２リッジ端部（４０Ｂ）寄りに位置している、付記Ａ１～Ａ５のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ７）
　前記フィールドプレート電極（３６）は、前記ドレイン側延在部（４４）が前記第２開口部（２６Ｂ）に向けて前記リッジ部（４０）から延在する延在方向（Ｘ）において、前記ドレイン側延在部（４４）の長さ（Ｌ３）よりも大きな長さ（Ｌ５）を有する、付記Ａ１～Ａ６のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ８）
　前記フィールドプレート電極（３６）は、平面視で前記ドレイン側延在部（４４）と重複しない第１部分（３６ＲＡ）を含み、
　前記フィールドプレート電極（３６）の前記第１部分（３６ＲＡ）は、前記ドレイン側延在部（４４）の前記延在方向（Ｘ）において、前記ドレイン側延在部（４４）の長さ（Ｌ３）以上の長さ（Ｌ４）を有する、付記Ａ７に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ９）
　前記フィールドプレート電極（３６）は、平面視で前記ドレイン側延在部（４４）と重複しない第１部分（３６ＲＡ）を含み、
　前記ドレイン側延在部（４４）の長さ（Ｌ３）は０．２μｍ以上０．６μｍ以下であり、
　前記ドレイン側延在部（４４）の前記延在方向（Ｘ）における前記フィールドプレート電極（３６）の前記第１部分（３６ＲＡ）の長さ（Ｌ４）は０．４μｍ以上２μｍ以下である、付記Ａ７に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１０）
　前記フィールドプレート電極（３６）は、平面視で前記ドレイン側延在部（４４）と重複する第２部分（３６ＲＢ）を含み、
　前記フィールドプレート電極（３６）の前記第１部分（３６ＲＡ）は、前記第２部分（３６ＲＢ）よりも長い、付記Ａ８またはＡ９に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１１）
　前記フィールドプレート電極（３６）は、前記ソース電極（３２）および前記ドレイン電極（３４）と同じ材料によって形成されている、付記Ａ１～Ａ１０のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１２）
　前記ソース電極（３２１）は、前記第１開口部（２６Ａ）の位置から平面視で前記ソース側延在部（４２）と重複する位置に亘って前記パッシベーション層（２６）上に延在している、付記Ａ１～Ａ１１のうちのいずれか一つに記載の窒化物半導体装置（１０Ｂ）。
　（付記Ａ１３）
　前記ソース電極（３２２）は、前記第１開口部（２６Ａ）の位置から平面視で前記ゲート電極（２４）と重複する位置に亘って前記パッシベーション層（２６）上に延在している、付記Ａ１～Ａ１２のうちのいずれか一つに記載の窒化物半導体装置（１０Ｃ）。
　（付記Ａ１４）
　前記ソース電極（３２）と前記フィールドプレート電極（３６）とは互いに電気的に接続されている、付記Ａ１～Ａ１３のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１５）
　前記ソース電極（３２）、前記ドレイン電極（３４）、前記フィールドプレート電極（３６）、および前記パッシベーション層（２６）を覆う層間絶縁層（５２）と、
　前記層間絶縁層（５２）を貫通して前記ソース電極（３２）に接続された第１ビア（５４）と、
　前記層間絶縁層（５２）を貫通して前記フィールドプレート電極（３６）に接続された第２ビア（５６）と、
　前記層間絶縁層（５２）上に形成されるとともに、前記第１ビア（５４）および前記第２ビア（５６）に接続されたソース配線（５８）と、
を備える付記Ａ１４に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１６）
　前記ソース電極（３２）と前記フィールドプレート電極（３６）は、平面視において前記ゲート層（２２）に沿った方向に長尺状に形成されており、
　前記フィールドプレート電極（３６）は、前記ゲート層（２２）に沿った方向において前記ソース電極（３２）の長さよりも大きな長さを有している、付記Ａ１～Ａ１５のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１７）
　前記フィールドプレート電極（３６２）は、
　　前記ゲート層（２２）に沿って延在する電極本体部（３６２Ａ）と、
　　平面視で前記ゲート層（２２）と直交する方向において前記電極本体部（３６２Ａ）の幅よりも大きな幅を有する電極接続部（３６２Ｂ）と、
を含む、付記Ａ１６に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１８）
　前記ソース電極（１１４）と前記フィールドプレート電極（１１２）とを接続する接続配線（１１６；１１８）を備え、
　前記ソース電極（１１４）、前記ゲート電極（２４）が配置された前記ゲート層（２２）、前記フィールドプレート電極（１１４）、および前記ドレイン電極（３４）はアクティブ領域（１０２）内で一方向に隣り合って配置されており、
　前記接続配線（１１６；１１８）は、前記アクティブ領域から外れる非アクティブ領域（１０４）内において前記パッシベーション層（２６）上に形成されている、付記Ａ１４に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　（付記Ａ１９）
　前記接続配線（１１６；１１８）は、前記ソース電極（１１４）と前記フィールドプレート電極（１１２）とを接続する２つの接続配線（１１６，１１８）のうちの一つであり、
　前記２つの接続配線（１１６，１１８）、前記ソース電極（１１４）、および前記フィールドプレート電極（１１２）は環状に接続されている、付記Ａ１８に記載の窒化物半導体装置（１０；１０Ａ；１０Ａ；１０Ｂ；１０）。
　（付記Ａ２０）
　前記電子走行層（１６）がＧａＮ層であり、
　前記電子供給層（１８）がＡｌｘＧａ１－ｘＮ層（０．１＜ｘ＜０．３）であり、
　前記ゲート層（２２）は、ＭｇおよびＺｎの少なくとも一方を前記アクセプタ型不純物として含むＧａＮ層である、付記Ａ１～Ａ１９のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ；１０Ｃ）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０，１０Ａ，１０Ｂ，１０Ｃ…窒化物半導体装置
　１６…電子走行層
　１８…電子供給層
　２０…二次元電子ガス（２ＤＥＧ）
　２２…ゲート層
　２４…ゲート電極
　２６…パッシベーション層
　２６Ａ…第１開口部
　２６Ｂ…第２開口部
　２６ＢＥ…開口端
　２６ＲＡ…フィールドプレート非重複領域
　２６ＲＢ…フィールドプレート重複領域
　３２，１１４，３２１，３２２…ソース電極
　３４…ドレイン電極
　３６，１１２，３６１，３６２…フィールドプレート電極
　３６Ａ…第１電極端部
　３６Ｂ…第２電極端部
　３６ＲＡ，３６１ＲＡ…第１部分
　３６ＲＢ…第２部分
　３６２Ａ…電極本体
　３６２Ｂ…電極接続部
　４０…リッジ部
　４０Ｔ…上面
　４０Ａ…第１リッジ端部
　４０Ｂ…第２リッジ端部
　４２…ソース側延在部
　４２Ａ…端部
　４４…ドレイン側延在部
　４４Ａ…端部
　５２…層間絶縁層
　５４…第１ビア
　５６…第２ビア
　５８…ソース配線
　１１４，１１６…接続配線
　ＭＰ…中間位置
　Ｘ…延在方向

Claims (20)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって前記電子走行層上に構成された電子供給層と、
    　アクセプタ型不純物を含む窒化物半導体によって前記電子供給層上の一部に形成されたゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を含むパッシベーション層と、
    　前記第１開口部を介して前記電子供給層に接するソース電極と、
    　前記第２開口部を介して前記電子供給層に接するドレイン電極と、
    　前記ゲート層と前記ドレイン電極との間において前記パッシベーション層上に形成されたフィールドプレート電極と、を備え、
    　前記ゲート層は、
    　　前記ゲート電極が位置するリッジ部と、
    　　前記リッジ部から前記第１開口部に向けて延在するソース側延在部と、
    　　前記リッジ部から前記第２開口部に向けて延在するドレイン側延在部と、
    を含み、
    　前記パッシベーション層は、前記ドレイン側延在部の直上に、前記フィールドプレート電極と重複しないフィールドプレート非重複領域を含む、窒化物半導体装置。
  2. 　前記フィールドプレート非重複領域は、前記パッシベーション層における前記ドレイン側延在部の直上のすべての領域である、請求項１に記載の窒化物半導体装置。
  3. 　前記フィールドプレート電極は、平面視において前記ドレイン側延在部の端部に重複している、請求項１に記載の窒化物半導体装置。
  4. 　前記ソース電極、前記ゲート電極が配置された前記ゲート層、前記フィールドプレート電極、および前記ドレイン電極はアクティブ領域内で一方向に隣り合って配置されており、
    　前記フィールドプレート電極は、前記アクティブ領域内で前記ソース電極から離間しており、
    　前記ソース電極は、平面視で前記ドレイン側延在部と重複しない位置において前記パッシベーション層上に設けられた領域を有する、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  5. 　前記ソース電極は、前記フィールドプレート非重複領域の外側において前記パッシベーション層上に設けられている、請求項１～４のうちのいずれか一項に記載の窒化物半導体装置。
  6. 　前記リッジ部は、
    　　前記ゲート電極が位置する上面と、
    　　前記上面に連続するとともに前記ソース側延在部が延出する第１リッジ端部と、
    　　前記上面に連続するとともに前記ドレイン側延在部が延出する第２リッジ端部と、を含み、
    　前記フィールドプレート電極は、前記ドレイン電極に対向する電極端部を含み、
    　前記電極端部は、前記フィールドプレート電極寄りに位置する前記第２開口部の開口端と前記第２リッジ端部との中間位置よりも前記第２リッジ端部寄りに位置している、請求項１～５のうちのいずれか一項に記載の窒化物半導体装置。
  7. 　前記フィールドプレート電極は、前記ドレイン側延在部が前記第２開口部に向けて前記リッジ部から延在する延在方向において、前記ドレイン側延在部の長さよりも大きな長さを有する、請求項１～６のうちのいずれか一項に記載の窒化物半導体装置。
  8. 　前記フィールドプレート電極は、平面視で前記ドレイン側延在部と重複しない第１部分を含み、
    　前記フィールドプレート電極の前記第１部分は、前記ドレイン側延在部の前記延在方向において、前記ドレイン側延在部の長さ以上の長さを有する、請求項７に記載の窒化物半導体装置。
  9. 　前記フィールドプレート電極は、平面視で前記ドレイン側延在部と重複しない第１部分を含み、
    　前記ドレイン側延在部の長さは０．２μｍ以上０．６μｍ以下であり、
    　前記ドレイン側延在部の前記延在方向における前記フィールドプレート電極の前記第１部分の長さは０．４μｍ以上２μｍ以下である、請求項７に記載の窒化物半導体装置。
  10. 　前記フィールドプレート電極は、平面視で前記ドレイン側延在部と重複する第２部分を含み、
    　前記フィールドプレート電極の前記第１部分は、前記第２部分よりも長い、請求項８または９に記載の窒化物半導体装置。
  11. 　前記フィールドプレート電極は、前記ソース電極および前記ドレイン電極と同じ材料によって形成されている、請求項１～１０のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記ソース電極は、前記第１開口部の位置から平面視で前記ソース側延在部と重複する位置に亘って前記パッシベーション層上に延在している、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記ソース電極は、前記第１開口部の位置から平面視で前記ゲート電極と重複する位置に亘って前記パッシベーション層上に延在している、請求項１～１２のうちのいずれか一項に記載の窒化物半導体装置。
  14. 　前記ソース電極と前記フィールドプレート電極とは互いに電気的に接続されている、請求項１～１３のうちのいずれか一項に記載の窒化物半導体装置。
  15. 　前記ソース電極、前記ドレイン電極、前記フィールドプレート電極、および前記パッシベーション層を覆う層間絶縁層と、
    　前記層間絶縁層を貫通して前記ソース電極に接続された第１ビアと、
    　前記層間絶縁層を貫通して前記フィールドプレート電極に接続された第２ビアと、
    　前記層間絶縁層上に形成されるとともに、前記第１ビアおよび前記第２ビアに接続されたソース配線と、
    を備える請求項１４に記載の窒化物半導体装置。
  16. 　前記ソース電極と前記フィールドプレート電極は、平面視において前記ゲート層に沿った方向に長尺状に形成されており、
    　前記フィールドプレート電極は、前記ゲート層に沿った方向において前記ソース電極の長さよりも大きな長さを有している、請求項１～１５のうちのいずれか一項に記載の窒化物半導体装置。
  17. 　前記フィールドプレート電極は、
    　　前記ゲート層に沿って延在する電極本体部と、
    　　平面視で前記ゲート層と直交する方向において前記電極本体部の幅よりも大きな幅を有する電極接続部と、
    を含む、請求項１６に記載の窒化物半導体装置。
  18. 　前記ソース電極と前記フィールドプレート電極とを接続する接続配線を備え、
    　前記ソース電極、前記ゲート電極が配置された前記ゲート層、前記フィールドプレート電極、および前記ドレイン電極はアクティブ領域内で一方向に隣り合って配置されており、
    　前記接続配線は、前記アクティブ領域から外れる非アクティブ領域内において前記パッシベーション層上に形成されている、請求項１４に記載の窒化物半導体装置。
  19. 　前記接続配線は、前記ソース電極と前記フィールドプレート電極とを接続する２つの接続配線のうちの一つであり、
    　前記２つの接続配線、前記ソース電極、および前記フィールドプレート電極は環状に接続されている、請求項１８に記載の窒化物半導体装置。
  20. 　前記電子走行層がＧａＮ層であり、
    　前記電子供給層がＡｌｘＧａ１－ｘＮ層（０．１＜ｘ＜０．３）であり、
    　前記ゲート層は、ＭｇおよびＺｎの少なくとも一方を前記アクセプタ型不純物として含むＧａＮ層である、請求項１～１９のうちのいずれか一項に記載の窒化物半導体装置。
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