KR20110118580A - 집적 보호 장치를 구비한 ＧａＮ 기반 파워장치, 구조 및 방법 - Google Patents

집적 보호 장치를 구비한 ＧａＮ 기반 파워장치, 구조 및 방법 Download PDF

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KR20110118580A
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인터실 아메리카스 인코포레이티드
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Abstract

실시예들은 집적된 클램프 구조들을 가진 파워장치들을 위한 구조들 및 방법들을 제공한다. 클램프 구조들의 집적은 파워장치를 예를 들면 전기적 과잉 스트레스(EOS)로부터 보호할 수 있다. 일실시예에서, 능동장치들은 기판 상에 형성될 수 있고, 클램프 구조는 파워장치의 활성영역들 밖에, 예를 들면 활성영역들 밑에 및/또는 기판 안쪽에 집적될 수 있다. 파워장치들의 활성영역들 밖에 클램프 구조를 집적하는 것은 주어진 다이 크기에 대한 활성영역을 최대화하며 이 집적에 의해 전류가 기판 내 퍼질 것이기 때문에 클램프 장치의 강건성을 개선할 수 있다.

Description

집적 보호 장치를 구비한 ＧａＮ 기반 파워장치, 구조 및 방법{GaN BASED POWER DEVICES WITH INTEGRATED PROTECTION DEVICES: STRUCTURES AND METHODS}
이 출원은 전체를 참조로 여기 포함시키며 2010년 4월 23일 출원된 미국가특허출원번호 61/327,291 및 61/327,334의 우선권을 주장한다.
본원발명은 집적 보호 장치를 구비한 GaN 기반 파워장치, 구조 및 방법에 관한 것이다.
본원발명의 파워장치는 기판; 기판 상에 배치된 활성영역, 드레인 전극, 및 소스 전극을 포함하는 능동장치; 활성영역 밖에 그리고 기판 내에 배치된 클램프 구조; 능동장치의 드레인 전극을 클램프 구조의 캐소드에 전기적으로 연결하기 위해 활성영역을 관통하여 배치된 제 1 트렌치 전극; 및 능동장치의 소스 전극을 클램프 구조의 애노드에 전기적으로 연결하기 위해 활성영역을 관통하여 배치된 제 2 트렌치 전극을 포함한다.
본원발명의 능동장치 제조방법은 하지의 층 상에 배치된 에피택셜층을 포함하는 기판을 제공하는 단계; 기판 상에 능동장치의 활성영역을 형성하는 단계; 각각이 활성영역을 관통하여 기판 상에 제 1 트렌치 및 제 2 트렌치을 형성하는 단계; 제 1 트렌치를 연결하는 기판의 에피택셜층에 제1 도핑된 영역을 형성하는 단계; 제 2 트렌치를 연결하는 기판의 에피택셜층에 제2 도핑된 영역을 형성하는 단계; 제 1 트렌치를 도전성 물질로 채워 제 1 트렌치 전극을 형성하는 단계; 제 2 트렌치를 도전성 물질로 채워 제 2 트렌치 전극을 형성하는 단계; 제 1 트렌치 전극을 전기적으로 연결하는 능동장치의 소스 전극을 형성하는 단계; 및 제 2 트렌치 전극을 전기적으로 연결하는 능동장치의 드레인 전극을 형성하는 단계를 포함한다.
본원발명의 고 전자 이동도 트랜지스터(HEMT) 제조 방법은 제2 층 상에 배치된 제1 층을 포함하는 다층 기판을 제공하는 단계; 기판 상에 HEMT 활성영역을 형성하는 단계; 기판의 제1 층의 부분을 노출시키기 위해 HEMT 활성영역을 관통하여 제1 트렌치를 형성하는 단계; 기판의 제1 층에 제1 도핑된 영역을 형성하기 위해 제1 층의 노출된 부분을 도핑하는 단계; 기판의 제1 또는 제2 층의 한 제2 부분을 노출시키기 위해 HEMT 활성영역을 관통하여 제2 트렌치를 형성하는 단계; 제1 트렌치 전극을 형성하기 위해 제1 트렌치를 도전성 물질로 채우는 단계; 제2 트렌치 전극을 형성하기 위해 제2 트렌치를 도전성 물질로 채우는 단계; 제1 트렌치 전극을 전기적으로 연결하기 위해 HEMT 소스 전극을 형성하는 단계; 및 제2 트렌치 전극을 전기적으로 연결하기 위해 HEMT 드레인 전극을 형성하는 단계를 포함한다.
이하 구체적으로 본 발명의 실시예를 참조할 것이며, 이들의 예들은 동반한 도면들에 도시되었다. 가능한 곳은 어디서나 동일 구성요소들에 동일 참조부호를 사용한다. 이 출원에 포함되고 이의 일부를 구성하는 동반된 도면들은 본 발명의 실시예들을 도시하며 설명과 더불어 본 발명의 원리를 설명하는데 사용된다.
도 1a ~ 도 1g는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 N+PP+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 2a ~ 도 2f는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 N+PP+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 3a ~ 도 3e는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 P+N-N+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 4a ~ 도 4d는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 서로 다른 깊이들의 트렌치 전극들을 갖는 쇼트키 다이오드가 집적된 파워장치를 도시한 것이다.
도 5a ~ 도 5f는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 동일 깊이의 트렌치 전극들을 갖는 쇼트키 다이오드가 집적된 파워장치를 도시한 것이다.
도 6은 본 발명의 여러 실시예들에 따라 PN 다이오드가 집적된 파워장치를 도시한 것이다.
도 7a ~ 도 7b는 본 발명의 여러 실시예들에 따라 PN 다이오드가 집적된 파워장치를 도시한 것이다.
도 8은 본 발명의 여러 실시예들에 따라 N+NPP+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 9는 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 10은 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 11a는 본 발명의 여러 실시예들에 따라 P+NN+ 다이오드가 집적된 파워장치를 도시한 것이다.
도 11b는 본 발명의 여러 실시예들에 따라 쇼트키 다이오드가 집적된 파워장치를 도시한 것이다.
도 12는 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드 및 게이트 클램프가 집적된 파워장치를 도시한 것이다.
도 13은 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드가 집적된 실리콘-온-다이아몬드(SOD) 기판을 갖는 파워장치를 도시한 것이다.
도 14a ~ 도 14b는 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드가 집적되고 서로 다른 트렌치 전극 깊이들을 갖는 SOD 기판을 갖는 파워장치를 도시한 것이다.
도 15a ~ 도 15b는 본 발명의 여러 실시예들에 따라 쇼트키 다이오드가 집적된 실리콘-기반 기판을 갖는 파워장치를 도시한 것이다.
도 16는 본 발명의 여러 실시예들에 따라 쇼트키 다이오드가 집적된 SOD 혹은 실리콘-온-다이아몬드-온-실리콘(SODOS)을 갖는 파워장치를 도시한 것이다.
도면의 일부 상세는 엄격한 구조적 정황성, 상세, 및 스케일을 유지하기보다는 발명의 실시예의 이해를 용이하게 하기 위해서 단순화하여 도시된 것에 유의한다.
실시예들은 집적된 클램프 구조들을 가진 파워장치들을 위한 구조들 및 방법들을 제공한다. 클램프 구조들의 집적은 파워장치를 예를 들면 전기적 과잉 스트레스(EOS)로부터 보호할 수 있다. 일실시예에서, 능동장치들은 기판 상에 형성될 수 있고, 클램프 구조는 파워장치의 활성영역들 밖에, 예를 들면 활성영역들 밑에 및/또는 기판 안쪽에 집적될 수 있다.
실시예들에서, 능동장치들은 예를 들면 전계효과 트랜지스터(FET) 등을 포함한 횡형 능동장치일 수 있다. 전형적인 FET는 고 전자 이동도 트랜지스터(HEMT) 파워장치를 포함할 수 있다. 클램프 구조는 HEMT 파워장치의 활성 셀들 사이의 격리 영역들 내에 및/또는 실리콘 기판 내 활성 셀들 밑에 형성될 수 있다. 이러한 집적은 파워장치의 활성영역들 내에 집적되어 이에 따라 HEMT 활성영역을 차지하는 종래의 보호구조들의 집적과는 다르다. 따라서, 파워장치들의 활성영역들 밖에(예를 들면 활성영역 밑에) 클램프 구조를 집적하는 것은 주어진 다이 크기에 대한 활성영역을 최대화하며 이 집적에 의해 전류가 기판 내 퍼질 것이기 때문에 클램프 장치의 강건성을 개선할 수 있다. 기판은 파워 전극 연결을 위해 사용될 수 있게 되고, 이는 파워장치의 패키징을 단순화시킨다.
실시예들에서, "클램프 구조"라는 용어는 파워장치들이 활성영역을 차지함이 없이 파워장치들을 보호하기 위해 집적될 수 있는 임의의 구조를 말한다. 여기에 개시된 바와 같이, 클램프 구조는 PN, P+N, PN+, P+N+, N+NPP, P+PN+, N+PP+, P+NN+ 등의 다이오드들; 자기-정렬된 가드 링들을 가진 혹은 없는 쇼트키 다이오드들; 제너 및/또는 아발란시 다이오드들; 트랜지엔트 클램프들(TVS); 다이오드/바이폴라 트랜지스터 쌍들; NPN, PNP 등을 포함하는 바이폴라 장치들; 스트립 클램프들; 및/또는 그외 클램프 구조들를 포함할 수 있는데, 그러나 이들로 제한되는 것은 아니다.
도 1 내지 도 16은 본 발명의 여러 실시예들을 도시한 것이다. 당업자는 이하 실시예들의 설명은 예시적인 것이며 여러 실시예들의 공정들 및 결과적인 구조들, 예를 들어 물질들, 물질 도전율들, 두께들, 및 폭들, 도펀트들, 도핑 농도들, 기하구조들, 등에 대한 변경들은 명백할 것임을 알 것이다.
여기에서 사용되는 바와 같이, 개시된 클램프 파워장치는 금속-유기 화학기상피착(MOCVD)(유기금속 기상 에피택시(OMVPE)라고도 알려져 있음), 펄스 MOCVD, 분자-빔 에피택시(MBE), 기체 소스 MBE(GSMBE), 금속-유기 MBE(MOMBE), 원자층 에피택시(ALE), 및/또는 하이드라이드 기상 에피택시(HVPE)를 포함하는 -이들로 제한되는 것은 아님- 다양한 결정성장 기술들에 의해 형성될 수 있다. 실시예들에서, 에피택셜층의 성장은 모든 방향들, 즉 측방향으로 그리고 수직으로 실질적으로 동일할 수 있다.
다음 실시예들은 특정 반도체 층들을 논의하나, 2원 화합물 반도체들, 예를 들면, GaN, AlN, InN, GaAs, InP, InAs, 등, 3원 화합물 반도체들, 예를 들면, AlGaN, InAlN, AlGaAs, InGaN, InAlAs, InGaAs, 등, 및 4원 화합물 반도체들, 예를 들면, AlInGaN, AlGaInP, 등을 포함한, 임의의 공지된 화합물 반도체(예를 들면, III-V, II-VI, 등)가 사용될 수 있음을 알 것이다. 본 교시된 클램프 파워장치들을 제조하기 위해서, 이들 화합물 반도체들은 층으로 구성될 수 있고 및/또는 여러 조합들로 적층될 수 있음을 알 것이다.
요망되는 도전율들을 제공하기 위해 클램프 파워장치들의 층들 혹은 영역들에 다양한 도펀트들이 사용될 수 있다. 도펀트는 예를 들어, 보론, Mg, Zn, Cd, Hg, 및 C과 같은 P형 도펀트, 혹은 As, Sb, 인, Si, Ge, Sn, S, Se 및 Te과 같은 N형 도펀트일 수 있다.
실시예들에서, 클램프 파워장치는 사파이어, 실리콘 카바이드(SiC), 실리콘(Si), 사파이어 온 실리콘(SOS), 실리콘-온-다이아몬드(SOD), 실리콘-온-다이아몬드-온-실리콘(SODOS), 다이아몬드, 실리콘-온-절연체(SOI), GaN 또는 GaAs, 금속, 세라믹, 또는 유리와 같은 III-V 반도체 화합물들을 포함한 -이들로 제한되는 것은 아님- 물질로 형성된 기판을 포함할 수 있다.
일실시예에서, 기판은 P+ 혹은 N+으로 도핑된 실리콘층일 수 있다. 또 다른 실시예에서, 기판은 P+ 층(혹은 N+ 층) 상에 배치된, 예를 들어 P-도핑된 실리콘 에피택셜(즉, P-에피) 층 (혹은 N-에피층)을 갖는 층상 구조를 포함할 수 있다. 또 다른 실시예에서, 기판은 P+ 도핑된 혹은 도핑되지 않은 다이아몬드층 상에 배치된 실리콘 에피-층을 갖는 실리콘-온-다이아몬드(SOD) 기판일 수 있다. 다른 실시예들에서, 기판은 SOD 기판의 다이아몬드층에 부착된 실리콘 핸들 웨이퍼를 갖는 실리콘-온-다이아몬드-온-실리콘(SODOS)을 포함할 수 있다.
실시예들에서 기판 내 클램프 구조들을 형성하기 위해 여러 가지 도핑 또는 주입 공정들이 기판의 에피-층에 N+ 영역 혹은 P+ 영역을 형성하게 수행될 수 있고, 집적된 다이오드들을 위해 N+ 영역은 캐소드 N+ 확산 영역일 수 있고 P+ 영역은 애노드 P+ 확산 영역일 수 있다.
여기에서 사용되는 바와 같이, 달리 명시되지 않는 한, N+ 영역은 기판 에피-층의 일부를 약 10 keV 미만 내지 약 180 KeV 범위의 에너지에서 약 1E14 atoms/cm2 내지 약 2E16 atoms/cm2 범위의 주입 도우즈를 사용하여 N형 도펀트, 예를 들어, As, Sb 혹은 Phos으로 도핑 또는 주입함으로써 형성될 수 있다. 이에 이어 예를 들어 약 850℃ 내지 약 1200℃의 온도 범위에서 어닐링 공정이 이어질 수 있다. 예를 들면, As 및 Phos, 혹은 다른 에너지의 As 혹은 Phos 또는 Sb 등을 사용하여 결과적인 도핑 프로파일을 재단하기 위해 다수의 주입들이 사용될 수 있음에 유의한다.
여기에서 사용되는 바와 같이, 달리 명시되지 않는 한, P+ 영역은 기판 에피-층의 일부를 약 10 keV 내지 약 180 KeV 범위의 에너지에서 약 1E14 atoms/cm2 내지 약 2E16 atoms/cm2 범위의 주입 도우즈를 사용하여 예를 들어, 보론이 도핑될 수 있는(예를 들면 B11 또는 BF2를 사용하여) P형 도펀트를 도핑 또는 주입함으로써 형성될 수 있다.
클램프 파워장치들을 형성하기 위해 도전성 물질들 및 구조들이 사용될 수 있다. 예를 들어, 클램프 구조를 능동장치, 능동장치의 게이트/소스/드레인 전극들, 쇼트키 전극들, 등에 연결하기 위해 트렌치 전극들 및/또는 트렌치 전극 장벽층용으로 도전성 물질들 및 구조들이 사용될 수 있다.
도전성 물질들 및 구조들은 당업자에게 공지된 기술들을 사용하여 예를 들면 Al/Ti/Pt/Au, Ni/Au, Ti/Al, Ti/Au, Ti/Al/Ti/Au, Ti/Al/Au, Ti/TiN CoSix/TiN, TiW, TiWN, WSix과 같은 다수의 다층 또는 합금 조합들에 인듐(In), 티타늄(Ti), 텅스텐(W), 실리콘(Si), 알루미늄(Al), 플래티늄(Pt), 니켈(Ni), 코발트(Co) 혹은 금(Au)의 금속들을 포함할 수 있다.
예를 들어, 파워장치의 활성영역을 관통하여 기판의 층 상에 트렌치 전극들이 형성될 수 있다. 트렌치 전극들은 능동장치를 집적된 클램프 구조에 연결하기 위해 단일 깊이를 갖는 전극들 및/또는 서로 다른 깊이들을 가진 전극들을 포함할 수 있다. 실시예들에서, 트렌치 전극은 하측부 위에 얹혀진 상측부를 갖는 T-형상 구조를 가질 수 있다. T-형상 구조의 상측부는 하측부보다 더 큰 폭을 가질 수 있고, 하측부는 트렌치 폭을 갖는 트렌치 내에 형성된다. 실시예들에서, T-형상 트렌치 전극의 하측부는 트렌치 폭의 약 0.5X 내지 약 1.0X의 폭을 가질 수 있고, T-형상 트렌치 전극의 상측부는 하측부보다 크고 트렌치 폭의 약 0.5X 내지 약 1.5X의 폭을 가질 수 있다. 일부 실시예들에서, T-형상 트렌치 전극의 상측부는 대응하는 트렌치의 상부에 위치될 수 있다.
트렌치 전극은 W, WSix, Ti/TiN, 도핑된 폴리실리콘(도핑되면서 인-시튜로 도핑되거나, 확산을 사용하여 피착 후에 도핑되는, 전극에 따른 N+ 또는 P+), TaN, TiW, 및 TiWN을 포함한 금속 또는 금속 합금들을 포함할 수 있는데, 이들로 제한되는 것은 아니다. 실시예들에서, 트렌치 전극 장벽층은 트렌치 전극을 인접 반도체 영역들, 예를 들면, 활성영역들 또는 유전 측벽들로부터 분리시키기 위해 사용될 수 있다. 트렌치 전극 장벽층은 TiN, TiWN, 및/또는 TaN와 같이 질소 금속-함유 물질을 포함할 수 있다. 실시예들에서, 쇼트키 전극층은 도전성 물질들 및 Ti/TiN, CoSix/TiN, TiW, TiWN, Ni, 등의 구조들을 포함할 수 있다.
특정 실시예에서, 텅스텐(W) 트렌치 전극이 사용될 수 있고 이는 TiN 트렌치 전극 장벽층에 의해 인접 반도체 영역들로부터 분리될 수 있으며, Ti 부착층은 TiN 트렌치 전극 장벽층과 인접 반도체 영역들 간에 형성될 수 있다. 전형적 Ti 부착층은 이를테면 약 150 옹스트롬와 같이 약 50 옹스트롬 내지 약 500 옹스트롬의 범위의 두께를 가질 수 있다. TiN 트렌치 전극 장벽층은 약 900 옹스트롬과 같이 약 300 옹스트롬 내지 약 1500 옹스트롬 범위의 두께를 가질 수 있다.
유전물질들이 클램프 파워장치들의 형성에 연루될 수도 있다. 예를 들어, 유전물질들은 활성영역들 간에 전기적 격리를 위해 사용될 수 있고 및/또는 요망될 때 주입 또는 패터닝 공정들을 위한 하드 마스크로서 사용될 수 있다. 여기에서 사용되는 바와 같이, 유전물질들은 이산화실리콘(SiO2), 질화실리콘(Si3N4), 실리콘옥시나이트라이드(SiON), 불화이산화실리콘(SiOF), 실리콘옥시카바이드(SiOC), 산화하프늄(HfO2), 하프늄-실리케이트(HfSiO), 질화하프늄-실리케이트(HfSiON), 산화지르코늄(ZrO2), 알루미늄산화물(Al2O3), 바륨 스트론튬 타탄산염(BST), 납 지름코네이트티타네이트(PZT), 지르코늄실리케이트(ZrSiO2), 산화탄탈TaO2) 혹은 이외 절연물질들을 포함할 수 있는데, 그러나 이들로 제한되는 것은 아니다.
클램프 파워장치들을 형성하기 위해 플라즈마 에칭, 반응성 이온 에칭(RIE), 자기 증배 RIE(MERIE), 유도결합 플라즈마(ICP), 트랜스포머 결합 플라즈마(TCP), 습식 에칭, 화학기계식 연마(CMP) 등을 포함한 -이들로 제한되는 것은 아님- 다양한 에칭 기술들이 사용될 수 있다. 구체적으로, 이러한 에칭 기술들은 소정의 물질을 등방성으로 및/또는 이방성으로 에치하기 위해 사용될 수 있고 소정의 에칭 기술의 선택도는 에칭되는 물질 및 에찬트들의 화학조성에 따를 수 있다.
도 1a ~ 도 1g, 도 2a ~ 도 2f, 도 3a ~ 도 3e, 도 4a ~ 도 4d, 및 도 5a ~ 도 5f는 본 발명의 여러 실시예들에 따라 파워장치들을 형성하기 위한 여러 방법들을 도시한 것이다. 당업자가 아는 바와 같이, 사용되는 반도체 제조 공정에 기초하여, 기술된 공정들에 일부 추가의 공정 단계들 및 물질/도핑 영역들이 포함될 수 있으며, 다른 기술된 구조들 및 공정 단계들은 선택적일 수 있고 기능장치를 형성하기 위해 필요하지 않을 수도 있다. 이해되는 바와 같이, 각 공정 단계의 파라미터들은 사용되는 장비 및 요망되는 층에 따라 달라질 수 있다. 또한, 개시된 파워장치의 물질들, 영역들, 또는 층들의 도전형 또는 도핑형들(예를 들면, P형 또는 N형)이 특정하게 논의될지라도, 특정 장치 응용 및 사용되는 반도체 제조 공정에 기초하여 이러한 도전형 또는 도핑형들은 반대가 될 수 있다.
또한, 도 1 내지 도 5에 GaN/AlGaN HEMT 장치를 형성하기 위한 제조 공정들이 도시되었을지라도, 당업자는 GaN/InAlN HEMT을 형성하기 위해 AlGaN(또는 GaN)이 다른 III-V 반도체들, 예를 들어 InAlN로 대체될 수 있음을 알 것이다.
도 1a 내지 도 1g는 본 발명의 여러 실시예들에 따라 N+PP+ 다이오드의 클램프 구조를 포함하는 파워장치(100)를 도시한 것이다.
도 1a에서, 예를 들어 Si, 실리콘-온-다이아몬드(SOD), 실리콘-온-다이아몬드-온-실리콘(SODOS), 사파이어, 다이아몬드, 실리콘 카바이드(SiC) 등의 기판(110)이 도시되었고 이 위에는 층상 활성영역(234)이 형성될 수 있다. 일실시예에서, 기판(110)은 고농도 도핑된 P+ 층(112) 상에 배치되는 P-에피층(114)을 갖는 실리콘 기판일 수 있다. 층상 활성영역(234)은 버퍼층 또는 층들(120) 상에 배치되는 GaN층(130) 상에 형성되는, 예를 들면, AlGaN층(140)을 포함할 수 있다.
버퍼층 또는 층들(120)은 기판(110) 상에 형성될 수 있다. 버퍼층들(120)은 예를 들어, GaN/AlN, AlGaN, AlGaN/AlN, (전술한 바를 참조), LT-AlN, HT, AlN, 교번하여 있는 층들의 조합들 등으로 형성될 수 있다. 버퍼층들(120)은 약 수백 내지 약 수천 옹스트롬의 두께 및 심지어 수 마이크론의 다양한 두께들을 가질 수 있고, 다양한 공지된 에피택셜 성장 기술들에 의해 형성될 수 있다. 실시예들에서, 버퍼층들(120)은 스트레스 제거층으로서 기능할 수 있다.
버퍼층들(120) 상에는 GaN층(130)이 성장될 수 있고, 또는 다른 실시예들에서 GaN층(130)은 버퍼층들(120)의 일부로서 포함될 수 있다. GaN층(130)은 도핑되지 않은(진성) 혹은 N형일 수 있고, 응용에 따라 약 0.5 마이크론 내지 약 2 마이크론 이상의 두께를 가질 수 있다. 예를 들어, 저-전압 RF 파워 응용들은 대개는 고-전압 파워 변환 응용들보다는 얇은 GaN 층을 사용할 것이다.
AlGaN 층(140)은 GaN층(130) 상에 성장될 수 있고 약 10 wt% 내지 약 28 wt% 혹은 약 30 wt% Al(예를 들면, 약 25 wt%)를 포함할 수 있고, 도핑되지 않는다. AlGaN층(140)은 약 150 옹스트롬 내지 약 400 옹스트롬, 예를 들면 약 250 옹스트롬의 두께를 가질 수 있다. AlGaN층의 두께는 공핍 모드 장치들의 채널 전하 및 핀치-오프 전압에 영향을 미칠 수 있다.
실시예들에서, 전술한 층들(120, 130, 140)은 예를 들면, MOCVD, MBE, 등에 의한 에피택셜 성장을 포함한 통상의 방법들에 의해 형성될 수 있다. AlGaN층(140)의 성장에 이어, 장치 분리를 위한 공지의 기술들이 수행될 수 있다.
어떤 실시예들에서, 예를 들면, 고-전압 파워 응용들에서 능동장치들을 위한 층상 활성영역(234)은 약 12 wt% 내지 약 30 wt% 범위의 Al 함량을 가진 약 100 옹스트롬 내지 약 400 옹스트롬 범위의 두께의 AlGaN 캐리어 도너(donor) 층('130' 참조) 위에 놓여지는 약 5 옹스트롬 내지 약 40 옹스트롬 범위의 두께를 가진 얇은 GaN 캡 층('140' 참조)을 포함할 수 있다. 선택적으로, 예를 들어 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는 AlN 2원 장벽 혹은 3원 장벽층, 및 2DEG(HEMT의 2차원 전자 기체 채널)이 0.15 마이크론 내지 4 마이크론 두께 범위인 GaN 버퍼(채널)층이 스트레스 제거층들 상에 성장될 수 있다('120' 참조). 스트레스 제거층들은 예를 들면, AlN, AlGaN, GaN, 저온 AlN, 고온 AlN, 및/또는 이들 층들의 복수 층의 적층들을 포함할 수 있고, 약 0.1 마이크론 내지 약 3 마이크론 범위의 두께를 가질 수 있다. 스트레스 제거층들은 Si, SiC, 사파이어 및/또는 GaN과 같은 기판 상에 성장될 수 있다('110' 참조).
도 1a에 도시된 바와 같이, 유전 마스크(150)가, 예를 들어 저압 화학기상피착(LPCVD), 플라즈마 증배 CVD(PECVD), 대기 CVD(ACVD), 서브-대기 CVD(SACVD), 원자층 피착(ALD) 등을 포함한 공지의 산화물 및 질화물 피착 기술들을 사용하여 피착될 수 있다. 산화물들 및 질화물들이 여기에서 구체적으로 언급될지라도, 옥시나이트라이드들, 실리콘-농후 산화물들 산화물, 비-실리콘 기반 산화물들, 등과 같은 그외 다른 유전물질들이 응용에 따라 적합할 수 있다. 실시예들에서, 유전 마스크(150)는 예를 들어 하나 이상의 유전층들(도시되지 않음)을 포함할 수 있다.
실시예들에서, 유전 마스크(150)는 먼저 AlGaN층(140) 상에 유전층(도시되지 않음)을 블랭킷 피착하고, 이에 이어 유전 마스크(150)를 형성하기 위해 공지된 패터닝 공정에 의해 형성될 수 있다.
도 1b에서, 유전 마스크(150)는 층상 활성영역(234)을 관통하여 P-에피 층(114) 상에 트렌치들(160a ~ 160c)를 형성하기 위한 하드 마스크로서 사용될 수 있다. 구체적으로, 유전 마스크(150)는 3개의 대응하는 영역들을 정의할 수 있는데, 이들은 층상 활성영역(234)의 부분들(예를 들면, 층상 AlGaN/GaN/AlN적층의 부분들)을 제거하여 기판(110)의 하지의 P-에피 층(114)의 부분들을 노출시키기 위해 에칭될 수 있다.
도 1c에서, 트렌치들(160a ~ 160c)의 형성에 이어, 유전 마스크(150)(도 1b 참조)가 에치될 수 있고, 유전물질(165) 예를 들면 산화물이 트렌치들(160a ~ 160c)(도 1b 참조)을 채우기 위해서 그리고 층(140) 상에 피착될 수 있다.
도 1d에서, 유전 산화물 물질(165)은 트렌치(160b) 및 하지의 P-에피 층(114)의 대응하는 부분을 노출시키기 위해서 화학적으로 에칭될 수 있다. 산화물 물질(165)의 나머지 부분은 기판(110)의 P-에피층(114) 내에 P+ 확산 영역(116)을 형성하기 위한 애노드 마스크로서 사용될 수 있다. 실시예에서, P+ 확산 영역(116)은 하지의 P-에피 층(114)의 노출된 부분에 보론을 도핑함으로써 형성될 수 있다.
도 1e에서, 애노드 P+ 확산 영역(116)의 형성에 이어, 또 다른 산화물 물질(167)에 의해 트렌치(160b)가 채워질 수 있다. 산화물 물질(167)은 하드 마스크로서 사용되어, 기판(110)의 하지의 P-에피층(114) 내에 N+ 영역(118)을 형성하기 위해 트렌치들(160a, 160c)을 노출시킬 수 있다. N+ 영역들(118)은 기판(110)에 집적된 N+PP+ 다이오드의 캐소드로서 사용될 수 있다. N+ 영역들(118)은 P-에피 층(114)의 노출된 부분을 As, Sb 또는 Phos을 포함한 도펀트들로 도핑함으로써(트렌치들(160a, 160c)을 통하여) 형성될 수 있다.
캐소드 N+ 영역들(118)의 형성에 이어, 산화물 물질(167)이 제거 또는 에치되어, 트렌치들(160a ~ 160c)(도시되지 않음)을 노출시킬 수 있다. 결국, 도 1f에서, 트렌치 전극 장벽층(172)이 트렌치들(160a ~ 160c)의 표면들 상에 형성될 수 있고(예를 들면, 패터닝될 수 있고), 이어서 트렌치 전극 도전성 물질이 피착되어 트렌치 전극 장벽층(172)을 가진 트렌치들을 채움으로써 트렌치 전극들(174)이 형성될 수 있다. 실시예들에서, 부착층이 장벽층과 인접 활성영역들 사이에 형성될 수 있고, 혹은 장벽층이 부착층이 될 수 있다.
도 1g에서, 파워장치(100G)는, 예를 들면, 대응하는 트렌치 전극들(174) 상에 S/D 전극들(184/186)을 형성하고 S/D 전극들(184/186) 상에 질화물 패시베이션 층(192)을 피착하고, 금속 피착에 의해 게이트 전극(182)을 형성하고 패시베이션층(192) 내 패터닝하고; 장치의 전체 표면 상에 산화물 유전체(194)를 피착하고, 대응하는 S/D 전극(184/186) 상에 S/D 상호연결(184'/186')을 질화물 패시베이션층(192) 및 산화물 유전체(194)를 관통하여 형성하는 방법을 포함한 표준 물질들 및 방법들을 사용하여 완성될 수 있다.
어떤 실시예들에서, HEMT들과 같은 GaN 기반 능동장치들에 있어서, S/D 전극들은 접촉영역, 상에 Ti/Al/Au를 피착하고, 예를 들면 리프트 오프, 도금 및/또는 에칭 공정들에 의해 이 층상 금속을 패터닝하고, 800℃ 내지 약 900℃의 범위의 온도에서 어닐링함으로써 형성될 수 있다. 쇼트키 게이트는 Ni, Pt, 등을 포함한 쇼트키 게이트 금속을 피착함으로써 형성될 수 있다. 절연 게이트 트랜지스터들은 게이트를 피착하고 패터닝하기 전에 얇은 유전체를 피착함으로써 형성될 수 있다. 절연체는 산화물, 질화물, 옥시나이트라이드, Al2O3, HfOx, AlN, 등일 수 있다.
이렇게 하여, P+ 층(112) 상에 P-에피 층(114) 내에 N+ 영역(118)을 포함하는 N+PP+ 다이오드이 층상 활성영역(234) 밖에((예를 들면, 밑에) 그러나 기판(110) 내에 형성될 수 있고, P+ 층(112)은 기판(110) 내 형성된 다이오드의 전기적 연결을 위해 접지될 수 있다. 트렌치 전극들(174)은 기판(110) 상에 그리고 GaN-기반 활성영역(234)을 관통하여 피착될 수 있고 한 트렌치 전극(174)은 GaN-기반 HEMT의 드레인 전극(186)을 N+PP+ 다이오드의 캐소드(N+ 영역(118) 참조)에 전기적으로 연결하며, 다른 트렌치 전극(174)은 HEMT의 소스 전극(186)을 N+PP+ 다이오드의 애노드(P+ 영역(116) 참조)에 전기적으로 연결한다.
실시예들에서, 도 1g에 도시된 파워장치는 트렌치들(160a ~ 160c)의 측벽들 상에 형성된 유전 측벽들을 포함할 수 있다. 유전 측벽들은 트렌치 전극(174)과 층상 활성영역(234) 사이에 형성될 수 있다. 예를 들어, 도 2a ~ 도 2f은 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 N+PP+ 다이오드와 집적되는 또 다른 파워장치(200)를 도시한 것이다.
도 2a ~ 도 2f의 공정은 도 2a에 도시된 장치로 시작할 수 있는데, 도 2a의 장치(200A)는 도 1b에 도시된 것과 유사한 구조를 갖는다. 구체적으로, 장치(200A)는 P+ 층(212) 상에 배치된 P-에피 층(214)을 포함한 기판(210)을 포함할 수 있다. 실시예들에서, P-에피층(214)의 도핑 농도 및 두께는 요망되는 브레이크다운 전압에 기초하여 선택될 수 있다. P-에피층은 약 3 KeV 내지 약 200 KeV의 범위를 커버하기 위해서, 약 1E14 atoms/cm2 내지 약 1E17 atoms/cm2 범위로 도핑된, 약 1 마이크론 내지 약 20 마이크론 범위의 두께를 가질 수 있다. 어떤 경우들에 있어서, 더 두꺼운 P-에피층 및 더 낮게 도핑된 P-에피층은 기판 브레이크다운 전압(클램프 전압)을 약 200V보다 훨씬 더 큰 전압까지 확장시킬 수 있다. 기판(210) 상에는 예를 들면 AlGaN/GaN/AlN로 적층된 층들인 층상 활성영역(234)이 패터닝될 수 있고, 버퍼층(220) 상에 형성되는 GaN 층(230) 상에 형성된 AlGaN층(240)을 포함할 수 있다. 층상 활성영역(234) 상에는 유전 마스크(250)가 배치되고 기판(210)의 P-에피층(214)의 부분들을 노출시키기 위해 층상 활성영역(234)을 관통하여 트렌치들(260a ~ 260c)을 형성하기 위한 하드 마스크로서 사용될 수 있다.
도 2b에서, 유전 마스크(250)는 층(240)을 노출시키기 위해 제거될 수 있고, 이에 이어 각각의 트렌치(260a ~ 260c)의 측벽들 상에 유전 측벽들(265)을 형성하기 위해 예를 들면 실리콘 질화물의 유전 피착이 이어진다. 유전 측벽들(265)은 예를 들면 먼저 노출된 층(240)을 갖는 장치의 전체 표면을 덮기 위해 콘포멀 유전 피착을 수행함으로써 형성될 수 있다. 콘포멀 유전 피착에 이어, 유전 피착을 패터닝하기 위해 이방성 에칭 공정이 수행되어 각각의 트렌치(260a ~ 260c) 상에 질화물 측벽들('265' 참조)을 남길 수 있다.
도 2c에서, 트렌치(260a, 260c)을 채우고 질화물 측벽들(265b)을 갖는 트렌치(260b)을 노출시키기 위해 애노드 마스크(255)가 형성될 수 있다. 애노드 마스크(255)는 당업자에게 공지된 바와 같이 유전체층을 피착하고 패터닝함으로써 형성될 수 있다. P-에피층(214)에 예를 들면 보론을 사용하여 애노드 주입이 수행되어, P-에피층(214)에 애노드 P+ 확산 영역(216)을 형성할 수 있다.
도 2d에서, 도 2d에 캐소드 마스크(257) 예를 들면 산화물층이 층상 활성영역(234) 상에 형성되어 트렌치(260b)를 채우고 트렌치들(260a, 260c)을 노출시킬 수 있는데, 각각의 트렌치(260a/260c)는 질화물 측벽들(265a/265c)을 갖는다. 캐소드 마스크(257)는 트렌치들(260a, 260c) 밑에 캐소드 N+ 확산 영역들(218)을 형성하기 위해 P-에피층(214)의 노출된 부분을 N형 도펀트로 도핑하기 위한 주입 마스크로서 사용될 수 있다.
도 2e에서, 각각이 유전 측벽들(265)을 갖는 트렌치들(260a ~ 260c)을 노출시키기 위해 캐소드 마스크(257)가 제거될 수 있다. 유전 측벽들(265)을 가진 트렌치들(260a ~ 260c)의 각 표면 상에 트렌치 전극 장벽층(2)이 형성될 수 있다. 트렌치 전극 장벽층(272)을 가진 트렌치들을 도전성 물질들올 채우기 위해 트렌치 전극(274)이 형성될 수 있다. 예를 들어, 트렌치 전극(274)은 전극 피착 및 이에 이은 패터닝 공정에 의해 형성될 수 있다.
도 2f에서, 예를 들면, 대응하는 트렌치 전극들(274) 상에 S/D 전극들(284/286)을 형성하고, 질화물 패시베이션층(292)을 S/D 전극들(284/286) 상에 피착하고, 금속 피착에 의해 게이트 전극(282) 형성하고 패시베이션층(292) 내 패터닝하고, 산화물 유전체(294)를 장치의 전체 표면 상에 피착하고, 대응하는 S/D 전극(284/286) 상에 S/D 상호연결(284'/286')을 질화물 패시베이션층(292) 및 산화물 유전체(294)를 관통하여 형성하는 것을 포함하는 표준 물질들 및 방법들을 사용하여 파워장치(200F)가 완성될 수 있다.
실시예들에서, P+N-N+ 클램프 구조는 본 발명의 여러 실시예들에 따라 파워장치의 기판 내에 장치 활성영역 밖에 형성될 수 있다. 예를 들어, 도 3a ~ 도 3e는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 P+N-N+다이오드과 집적되는 파워장치(300)를 도시한 것이다.
도 3a ~ 도 3e의 공정은 도 3a에 도시된 구조로 시작하는데, 장치(300A)는 기판(310)이 위에 기술된 P-에피 층들에 대한 것들과 유사한 도핑 농도 및/또는 두께 특징들을 N+ 층(313) 상에 가질 수 있는 N-에피 층(315)을 포함할 수 있다는 것과, 한 트렌치, 예를 들면, 샐로우 트렌치(360shl)이 먼저 층상 활성영역(234)을 관통하여 기판(310) 상에 형성되는 것을 제외하고는, 도 1b 및 도 2a에 도시된 것과 유사한 구조를 갖는다. 도시된 바와 같이, 층상 활성영역(234)은 기판(310) 상에 패터닝될 수 있다. 층상 활성영역(234)은 버퍼층(들)(320) 상에 형성되는 GaN층(330) 상에 형성된 AlGaN층(340)을 포함할 수 있다. 층상 활성영역(234) 상에는, 유전 마스크(350) 또는 유전 마스크층들이 배치되고 기판(310)의 일부, 특히 기판의 N-에피층(315)의 부분을 노출시키기 위해서 층상 활성영역(234)을 관통하여 샐로우 트렌치(360shl)을 형성하기 위한 하드 마스크로서 사용될 수 있다.
도 3b에서, 유전 마스크(350)는 기판 N-에피층(315) 내에 애노드 P+ 층(316)을 형성하기 위해 샐로우 트렌치(360shl)를 통해 애노드 도핑 또는 주입에 대한 하드 마스크로서 사용될 수 있다.
도 3c에서, 도 3b의 유전 마스크(350)는 제거 EH는 에치되어 층상 활성영역(234), 특히 AlGaN 층(340)을 노출시키고, 예를 들면, 실리콘 질화물의 콘포멀 유전 피착이 이어질 수 있다. 질화물 콘포멀 유전 피착(355)은 샐로우 트렌치(360shl)를 채우고 층상 활성영역(234)의 표면 상에 형성될 수 있다. 피착된 유전층(355)은 샐로우 트렌치(360shl)(도 3b 참조)를 보호하고 후속 공정들 동안 층상 활성영역(234)의 활성 표면들을 보호하기 위해 사용될 수 있다.
여전히 도 3c에서, 딥 트렌치들(360dp)이 층상 활성영역(234) 및 기판(310)의 N-에피층(315)을 관통하여 형성될 수 있다. 딥 트렌치들(360dp)은 패터닝된 유전체층(355)을 하드 마스크로서 사용하여 기판(310)의 P+ 층(313) 상에 형성될 수 있다.
도 3d에서, 패터닝된 유전체층(355)이 도 3c의 장치(300C)로부터 제거되고, 이어서 트렌치 전극 장벽층(372)이 블랭킷 피착될 수 있다. 도시된 바와 같이, 트렌치 전극 장벽층(372)은 층상 활성영역(234), 샐로우 트렌치(360shl), 및 딥 트렌치들(360dp)의 표면들 상에 형성될 수 있다. 실시예들에서, 어닐링 공정은 트렌치 전극 장벽층(372)의 예를 들면, 금속 피착 형성에 이어 수행될 수 있다.
도 3e에서, 도 1f ~ 도 1g 및 도 2e ~ 도 2f에 유사하게 기술된 바와 같이, 파워장치(300E)는 샐로우 트렌치(360shl)의 트렌치 전극 장벽층(372) 상에 샐로우 트렌치 전극(374sh)과 딥 트렌치(360dp)의 트렌치 전극 장벽층(372) 상에 딥 트렌치 전극(374dp)을 형성하기 위해 트렌치 전극층 및 트렌치 전극 장벽층을 피착하고 패터닝하는 것을 포함하는 단계들에 의해 완성될 수 있다. 또한, 파워장치(300E)는, 샐로우 트렌치 전극(374shl) 상에 소스 전극(384)을 형성하고 딥 트렌치 전극(374dp) 상에 드레인 전극을 형성하는 단계; S/D 전극들(384/386) 상에 질화물 패시베이션층(392)을 피착하고, 금속 피착에 의해 게이트 전극(382)을 형성하고 패시베이션층(392) 내 패터닝하는 단계; 장치의 전체 표면 상에 산화물 유전체(394)를 피착하는 단계; 및 대응하는 S/D 전극(384/386) 상에 S/D 상호연결(384'/386')을 질화물 패시베이션층(392) 산화물 유전체(394)를 관통하여 형성하는 단계를 포함하는 단계들에 의해 완료될 수 있다.
이렇게 하여 도 3a ~ 도 3e에 도시된 바와 같이, N+ 층(313) 상에 배치된 N-에피층(315) 내에 P+ 영역(316)을 포함하는 P+N-N+ 또는 P+NN+다이오드가 층상 활성영역(234) 밖에(예를 들면, 밑에) 그러나 기판(310) 내에 형성될 수 있다. 또한, 도 3a ~ 도 3e에 도시된 파워장치는 HEMT 활성영역(234)을 관통하여 배치되고 HEMT의 소스 전극(384)을 P+N-N+다이오드의 애노드(P+ 영역(316) 참조)에 전기적으로 연결하는 샐로우 트렌치 전극(374shl); 및 활성영역(234)과 N+ 층(313)의 N-에피 층(315)을 관통하여 배치된 딥 트렌치 전극(374dp)을 포함한다. 실시예들에서, 유전 측벽들(도시되지 않음)은 트렌치 전극 장벽층(372)과 층상 활성영역(234) 사이에 형성될 수 있다.
도 4a ~ 도 4d는 본 발명의 여러 실시예들에 따라 제조의 여러 단계들에서 쇼트키 다이오드와 집적된 파워장치(400)를 도시한 것이다.
도 4a의 장치(400A)는 도 3a에 도시된 구조를 취할 수 있고, 유전 마스크(450) 또는 유전 마스크 층들이 층상 활성영역(234) 상에 형성될 수 있고(예를 들면 AlGaN/GaN/AlN의 적층될 층들을 갖는), 층상 활성영역(234)이 기판(410) 상에 형성될 수 있다. 기판(410)은 N+ 층(413) 상에 배치된 N-에피층(415)을 포함할 수 있다. 샐로우 트렌치(460shl)은 층상 활성영역(234)을 관통하여 기판(410) 상에, 구체적으로 N-에피층(415) 상에 형성될 수 있다.
여전히 도 4a에서, 샐로우 트렌치(460shl)은 쇼트키 다이오드를 형성하기 위한 측벽 스페이서들(465)을 가질 수 있다. 예를 들어, 측벽 스페이서들(465)는 P-도핑된 폴리실리콘일 수 있다. P-폴리실리콘 측벽 스페이서들(465)은 도 3a에 도시된 구조 상에 폴리실리콘을 피착하고 이어서 폴리실리콘 도핑 공정 및 당업자에게 공지된 바와 같은 폴리실리콘 스페이서 에치에 의해 형성될 수 있다. 실시예들에서, 폴리실리콘 도핑 공정은 피착된 폴리실리콘층에 예를 들면, 보론 또는 BF2의 주입을 경사 및/또는 회전하고 이어서 선택적 어닐링 단계 및 에칭공정에 의해 수행될 수 있다. 실시예들에서, 보론 또는 BF2의 경사 및 회전 주입은 5도 내지 약 45도, 예를 들면 7도 내지 약 15도 범위의 경사 각도에서 약 10keV 내지 약 100KeV 범위의 에너지의 약 5E13 atoms/cm2 내지 약 1E16 atoms/cm2 범위의 주입 도우즈를 사용할 수 있다. 어떤 경우들에 있어서, 복수의 주입들, 예를 들어, 매번 ¼ 도우즈로 약 4번의 주입들이 모든 폴리실리콘 측벽들을 커버하기 위해 회전될 수 있다. 대안적으로, 폴리실리콘이 피착동안 "인-시튜"로 도핑될 수 있다.
도 4b에서, 도 3c에 유사하게 기술된 바와 같이, 유전 마스크(455)가 샐로우 트렌치(460shl)(측벽 스페이서들(465)를 가진)을 채워 이를 보호하기 위해서 그리고 층상 활성영역(234)의 표면 상에 피착될 수 있다. 또한, 딥 트렌치들(460dp)이 유전 마스크(455)를 딥 트렌치들(460dp)를 형성하기 위한 하드 마스크로서 사용하여 N+ 영역(413) 상에 그리고 층상 활성영역(234)과 기판(410)의 N-에피 층(415)을 관통하여 형성될 수 있다.
도 4c에서, 유전체층(455)이 도 4b의 장치(400B)로부터 제거되어 층상 활성영역(234)을 노출시킬 수 있다. 이어서 쇼트키 전극층(472)이 층상 활성영역(234), 쇼트키 측벽 스페이서들(465)을 가진 샐로우 트렌치(460shl), 및 딥 트렌치들(460dp)의 표면들 상에 콘포멀하게 피착될 수 있다. 전극(예를 들면, Ti, Co, Ni, Pt 등과 같은 금속들) 피착에 이어, 어닐링 공정이 예를 들어 약 500℃ 내지 약 800℃ 범위의 온도에서 샐로우 트렌치(460shl)의 바닥에 쇼트키 전극을 형성하기 위해 수행될 수 있다. 실시예들에서, 쇼트키 다이오드는 P-도핑된 폴리실리콘 측벽 스페이서들(465)의 확산으로부터 형성되고 샐로우 트렌치(460shl) 안쪽에 형성되는 자기-정렬된 확산된 가드 링들과 함께 쇼트키 영역(470)을 포함할 수 있다.
도 4d에서, 도 3e에 유사하게 기술된 바와 같이, 파워장치(400D)는 쇼트키 전극층(472) 상에 트렌치 전극층(도시되지 않음)을 피착하는 단계, 샐로우 트렌치(460shl) 내 쇼트키 전극(472)의 부분 상에 샐로우 트렌치 전극(474shl)과, 딥 트렌치(460dp) 내 쇼트키 전극(472)의 또 다른 부분 상에 딥 트렌치 전극(474dp)을 형성하기 위해 트렌치 전극층 및 쇼트키 전극층(472)을 패터닝하는 단계를 포함하는 단계들에 의해 완성될 수 있다. 또한, 파워장치(400D)는 예를 들면, 샐로우 트렌치 전극(474shl) 상에 소스 전극(484)을 형성하고 딥 트렌치 전극(474dp) 상에 드레인 전극(486)을 형성하는 단계; S/D 전극들(484/486) 상에 질화물 패시베이션층(492)을 피착하는 단계; 패시베이션층(492) 내 금속 피착 및 패터닝에 의해 게이트 전극(482)을 형성하는 단계; 장치의 전체 표면 상에 산화물 유전체(494)를 피착하는 단계; 및 대응하는 S/D 전극(484/486) 상에 S/D 상호연결(484'/486')을 질화물 패시베이션층(492) 및 산화물 유전체(494)를 관통하여 형성하는 단계를 포함하는 단계들에 의해 완성될 수 있다.
이렇게 하여, 도 4a ~ 도 4d에 도시된 바와 같이, 쇼트키 다이오드 구조는 쇼트키 다이오드를 능동 파워장치에 전기적으로 연결하기 위해 서로 다른 깊이들을 갖는 트렌치 전극들을 사용하여 N+ 층 상에 배치된 N-에피층을 갖는 기판 상에 형성될 수 있다.
실시예들에서, 서로 다른 깊이들을 갖는 트렌치 전극들(즉, 샐로우 트렌치 전극 및 딥 트렌치 전극)을 갖추는 대신에, 도 5a ~ 도 5f는 본 발명의 여러 실시예들에 따라 캐소드 및 애노드 둘 다에 대해 동일한 깊이를 갖는 트렌치 전극들에 의해 활성영역에 전기적으로 연결된 쇼트키 다이오드를 갖는 제조의 여러 단계들에서 파워장치(500)을 도시한 것이다.
도 5a에서, 제조 공정은 기판(510), 층상 활성영역(234), 및 유전 마스크(550) 또는 유전 마스크 층들을 갖는 장치(500A)로 시작한다. 기판(510)은 N+ 영역(513) 상에 배치된 N-에피층(515)을 포함할 수 있다. 유전 마스크(550)는 층상 활성영역(234)(예를 들면 AlGaN/GaN/AlN의 적층된 층을 포함하는) 상에, 즉 기판(510) 상에 형성될 수 있다. 샐로우 트렌치들(560a ~ 560b)은 층상 활성영역(234)을 관통하여 기판(510) 상에, 특히 N-에피층(515) 상에 형성될 수 있다.
도 5b에서, 유전 마스크(550)는 층상 활성영역(234)을 노출시키기 위해서 제거될 수 있고, 트렌치들(560a ~ 560b) 중 하나, 예를 들어 트렌치(560b)를 채우기 위해 유전 트렌치 충전체(566)가 형성될 수 있다. 장치(500B)는 예를 들어 유전 마스크(550)의 제거 후에 산화물 피착과, 이에 이어 트렌치(560a)로부터 산화물을 에치하기 위한 에치 백 공정을 포함하는 공지의 기술들을 사용하여 형성될 수 있다.
도 5c에서, 쇼트키 측벽 스페이서들(565)은 트렌치(560a)의 측벽들 상에 형성될 수 있다. 도 4b에 유사하게 기술된 바와 같이, 쇼트키 측벽 스페이서들(565)는 예를 들어 P-도핑된 폴리실리콘 측벽 스페이서들을 포함할 수 있다.
도 5d에서, 유전 트렌치 충전체(566)는 기판(510)의 하지의 N-에피 층(515)의 부분을 노출시키기 위해 도 5c의 트렌치(560b)로부터 제거될 수 있다. 하지의 N-에피층(515)의 노출된 부분은 N-도핑될 수 있고, 이어서 어닐링 공정을 행하여 캐소드 N+ 영역(518)을 형성한다.
실시예들에서, 자기-정렬된 확산된 가드 링들을 가진 쇼트키 영역(570)은 P-도핑된 폴리실리콘 측벽 스페이서들(565)의 확산으로부터 형성되고 샐로우 트렌치(560a) 안쪽에 형성될 수 있다.
도 5e에서, 쇼트키 전극층(572)(도 4에서 '472' 참조)은 측벽 스페이서들(565)을 가진 샐로우 트렌치(560a), 및 샐로우 트렌치(560b)을 갖는 층상 활성영역(234) 상에 콘포멀하게 피착될 수 있다. 전극 피착에 이어, 샐로우 트렌치(560a)의 바닥에 쇼트키 전극을 형성하기 위해 어닐링 공정이 수행될 수 있다.
도 5f에서, 쇼트키 전극층(572)의 형성에 이어, 도 4d에 유사하게 기술된 바와 같이, 파워장치(500)는 예를 들면, 트렌치 전극층(도시되지 않음)을 쇼트키 전극층(572) 상에 피착하는 단계, 샐로우 트렌치(560a) 내 쇼트키 전극(572)의 표면 부분 상에 트렌치 전극(574a) 및 샐로우 트렌치(560b) 내 쇼트키 전극(572)의 또 다른 표면 부분 상에 트렌치 전극(574b)을 형성하기 위해 트렌치 전극층 및 쇼트키 전극층(572)을 패터닝하는 단계를 포함하는 단계들을 사용하여 완성될 수 있다(도시되지 않음). 또한, 파워장치(500F)는 예를 들면, 트렌치 전극(574a) 상에 소스 전극(584)을 형성하고 트렌치 전극(574b) 상에 드레인 전극(586)을 형성하는 단계; 질화물 패시베이션층(592)을 S/D 전극들(584/586) 상에 피착하고, 패시베이션층(592)에 금속 피착 및 패터닝에 의해 게이트 전극(582)을 형성하는 단계; 및 장치의 전체 표면 상에 산화물 유전체(594)를 피착하는 단계를 포함하는 단계들에 의해 완성될 수 있다.
이렇게 하여, 도 5a ~ 도 5f에 도시된 바와 같이, 쇼트키 다이오드 구조는 동일 깊이를 갖는 샐로우 트렌치 전극들을 사용하여 N+ 기판 상에 N-에피층을 갖는 기판 상에 집적될 수 있다.
도 1 ~ 도 5에 도시된 방법들 및 장치들 외에도, 도 6, 도 7a ~ 도 7b, 도 8 ~ 도 10, 도 11a ~ 도 11b, 도 12 ~ 도 13, 도 14a ~ 도 14b, 및 도 15 ~ 도 16에 도시된 바와 같이, 개시된 파워장치들의 단자들을 EOS로부터 보호하기 위해 파워장치 활성영역들 밖에 다양한 추가의 클램프 구조들이 탑재될 수 있다.
예를 들어, 도 6 ~ 도 10에 도시된 클램프 파워장치들의 기판은 P+ 층을 포함할 수 있고 접지될 수 있다. 이러한 접지된 기판은 기판 내에 형성된 클램프 구조의 애노드로서 사용될 수 있다. 클램프 구조의 캐소드는 파워장치의 드레인 영역들 사이에 형성될 수 있다.
또 다른 예에서, 도 11a에서 파워장치의 기판은 기판 드레인을 포함할 수 있고, 이것은 기판 내에 형성된 클램프 구조의 캐소드로서 사용될 수 있다. 추가의 예들에서, 도 12에 파워장치는 스트립 클램프들을 포함할 수 있고, 도 11b, 도 15a ~ 도 15b, 및 도 16에 파워장치들은 쇼트키 다이오드들을 포함할 수 있다. 실시예들에서, 스트립 클램프들 또는 쇼트키 다이오드들은 소스 영역을 따라 혹은 드레인 영역을 따라 FET(전계효과 트랜지스터) 셀의 전체 폭 상에 연속적으로 구성될 수 있다. 다른 실시예들에서, 스트립 클램프들 혹은 쇼트키 다이오드들은 소스 핑거들(finger) 사이 혹은 드레인 핑거들 사이에 FET 셀의 전체 폭을 따라 비연속적으로 구성되거나 중단될 수 있다. 쇼트키 다이오드들은 주변에 자기-정렬된 P-가드 링을 가질 수 있다. 실시예들에서, 실리콘 기판을 사용하는 것 외에도, 기판은 도 13, 도 14a ~ 도 14b, 및 도 16에 도시된 바와 같이 SOD 또는 SODOS을 포함할 수 있다.
구체적으로, 도 6은 본 발명의 여러 실시예들에 따라 PN 다이오드와 집적된 장치(600)의 단면도이다. 도시된 바와 같이, 장치(600)는 기판(610), 및 기판(610) 상에 배치된 층상 활성영역(234)을 포함할 수 있다.
층상 활성영역(234)은 여기에 개시된 바와 같이 예를 들면 AlGaN/GaN/AlN의 적층된 층들을 포함할 수 있다. 기판(610)은 캐소드 N+ 영역(616)을 갖는 P+ 기판일 수 있다. 캐소드 N+ 영역(616)은 P+ 기판(610)에도 위치하여 있는 N- 영역(617)에 형성될 수 있다. 이어서 PN 다이오드가 형성될 수 있다. 실시예들에서, N- 영역(617)은 약 1E11 atoms/cm2 내지 약 1E14 atoms/cm2 범위의 Phos 주입의 중간 내지 낮은 도우즈와 이에 이은 어닐링 공정에 의해 형성될 수 있다.
제 1 트렌치 전극(674a)은 능동장치, 예를 들면 HEMT의 드레인 전극(686)을 기판(610) 내 PN 다이오드의 캐소드 N+ 영역(616)에 전기적으로 연결하기 위해 기판(610) 상에 층상 활성영역(234)을 관통하여 형성될 수 있다. 제 2 트렌치 전극(674b)은 능동장치의 소스 전극(684)을 P+ 기판(610)에 전기적으로 연결하기 위해서 P+ 기판(610) 상에 층상 활성영역(234)을 관통하여 형성될 수 있다. 능동장치는 도 5e에 장치(500E)에 대해 유사하게 기술된 바와 같이, 패시베이션층(692) 내 금속 피착 및 패터닝에 의해 형성된 게이트 전극들(682)을 포함할 수 있다.
이에 따라 파워장치(600)는 PN 다이오드 클램프 드레인을 포함할 수 있고, P+ 기판(610)은 접지되었을 때 PN 다이오드의 애노드로서 사용될 수 있다. 또한, P+ 기판(610)은 제 2 트렌치 전극(674b)에 의해 연결된 장치 소스로서 사용될 수 있다.
도 7a ~ 도 7b는 각각의 트렌치 전극(674)와 층상 활성영역(234) 사이에 유전 측벽들(792)이 형성될 수 있는 것을 제외하고, 도 6에 도시된 바와 유사한 구조를 갖는 PN 다이오드와 집적된 파워장치(700)를 도시한 것이다. 실시예들에서, 트렌치 전극 장벽층(도시되지 않음)은 각각의 트렌치 전극(674)과 유전 측벽들(792) 사이에 혹은 각각의 트렌치 전극(674)과 유전 측벽들(792)이 없는 층상 활성영역(234)(도 6 참조) 사이에 형성될 수 있다. 도 7b에 도시된 바와 같이, PN 다이오드는 능동장치 셀들 사이에 격리 영역들(792)에 형성될 수 있다.
실시예들에서, 개시된 파워장치들용으로 다양한 기판 및 클램프 구조들가 사용될 수 있다. 예를 들어, 도 8은 기판(810)을 갖는 파워장치(800)를 도시한 것이다. 기판(810) N+NPP+ 다이오드와 집적될 수 있다. 일실시예에서, 장치(800)는 도 7에 기판(710)을 도 8에 기판(810)으로 대체함으로써 형성될 수 있다.
도시된 바와 같이, 기판(810)은 P+ 층(812) 상에 배치된 P-에피 층(814)을 포함할 수 있다. P-에피층(814)에서, 캐소드 N+ 영역(816)은 P-에피층(814)에 위치된 N- 영역(817)에 형성될 수 있다. 이에 따라, N+/N-/P-에피/P+ 다이오드가 기판(810) 내에 집적될 수 있다.
캐소드 N+ 영역(816)은 제 1 트렌치 전극(874a)을 통해 드레인 전극(886)에 전기적으로 연결될 수 있다. 제 1 트렌치 전극(874a)은 층상 활성영역(234)을 관통하여 기판(810)의 N+ 영역(816) 상에 형성될 수 있다. 장치(800)는 층상 활성영역(234)을 관통하여 기판(810)의 P-에피층 상에 형성된 제 2 트렌치 전극(874b)을 포함할 수 있다. 제 2 트렌치 전극(874b)은 파워장치(800)의 소스 전극(884)에 전기적으로 연결될 수 있다.
이렇게 하여, 파워장치(800)는 N+/N-/P-에피/P+ 다이오드 클램프 드레인을 가질 수 있고, 기판(810)의 P+ 층(812)은 장치 소스 연결로서 사용될 수 있다.
실시예들에서, 도 6 ~ 도 8에 도시된 구조에 기초하여 다양한 다른 기판들이 사용될 수 있다. 예를 들어, 도 9에 도시된 바와 같은 파워장치(900)을 형성하기 위해 도 8의 기판(810)을 대체하기 위해 기판(910)이 사용될 수 있다. 구체적으로, 기판(910)은 도 8에 기판(810)과 비교하였을 때 P-에피층에 형성되는 N- 영역('817' 참조)이 아니라 P-에피층(914)에 직접 N+ 영역(916)을 형성함으로써 N+PP+ 다이오드와 집적될 수 있다.
또한, 기판(910)은 P+ 층(912)을 포함할 수 있고, 이 위에 P-에피층(914)이 배치될 수 있다. 도 8에 유사하게 기술된 바와 같이, 캐소드 N+ 영역(916)은 제 1 트렌치 전극(974a)을 통해 드레인 전극(986)에 전기적으로 연결될 수 있다. 제 1 트렌치 전극(974a)은 층상 활성영역(234)을 관통하여 기판(910)의 N+ 영역(916) 상에 형성될 수 있다. 또한, 장치(900)는 층상 활성영역(234)을 관통하여 기판(910)의 P-에피 층 상에 형성된 제 2 트렌치 전극(974b)을 포함할 수 있다. 제 2 트렌치 전극(974b)은 파워장치(900)의 소스 전극(984)에 전기적으로 연결될 수 있다. 이렇게 하여, 파워장치(900)는 N+PP+ 다이오드 클램프 드레인를 가질 수 있고, 기판(810)의 P+ 층(912)은 장치 소스 연결로서 사용될 수 있다.
실시예들에서, 딥 트렌치 전극은 도 10에 도시된 바와 같이 장치(1000) 을 형성하기 위해 도 9에 도시된 기판의 P+ 층에 소스 전극 을 전기적으로 연결하기 위해 사용될 수 있다.
장치(1000)는 P+ 층(1012)을 포함하는 기판(1010)을 포함할 수 있고, 이 위에는 P-에피층(1014)이 배치될 수 있다. P-에피 층(1014)에서, 캐소드 N+ 영역(1016)이 형성될 수 있고 샐로우 트렌치 전극(1074shl)을 통해 드레인 전극(1086)에 전기적으로 연결될 수 있다. 샐로우 트렌치 전극(1074shl)은 층상 활성영역(234)을 관통하여 기판(1010)의 N+ 영역(1016) 상에 형성될 수 있다. 또한, 장치(1000)는 층상 활성영역(234) 및 P-에피층(1014)을 통해 기판(1010)의 P+ 층 상에 형성된 딥 트렌치 전극(1074dp)을 포함할 수 있다. 딥 트렌치 전극(1074dp)은 파워장치의 소스 전극(1084)을 기판(1010)의 P+ 층(1012)에 전기적으로 연결할 수 있다. 이렇게 하여, 파워장치(900)는 N+PP+ 다이오드 클램프 드레인을 가질 수 있고, 기판(1010)의 P+ 층(1012)은 다이오드 애노드 연결 및 능동장치 소스 연결로서 사용될 수 있다.
도 11a은 본 발명의 여러 실시예들에 따라 P+NN+ 다이오드에 집적된 파워장치(1100A)를 도시한 것이다.
도시된 바와 같이, 장치(1100A)는 N+ 층(1113) 상에 배치된 N-에피 층(1115)을 갖는 기판(1110)을 포함할 수 있다. 애노드 P+ 영역(1111)은 샐로우 트렌치 전극(1174shl)에 전기적으로 연결하기 위해 N-에피층(1115)에 형성될 수 있다. 샐로우 트렌치 전극(1174shl)은 능동장치의 소스 전극(1184)에 전기적으로 연결하기 위해 층상 활성영역(234)을 관통하여 기판(1110)의 P+ 영역(1111) 상에 형성될 수 있다.
또한, 장치(1100A)는 층상 활성영역(234) 및 N-에피층(1115)을 통해 기판(1110)의 N+ 층(1113) 상에 형성된 딥 트렌치 전극(1174dp)을 포함할 수 있다. 딥 트렌치 전극(1174dp)은 파워장치의 드레인 전극(1186)을 기판(1110)의 N+ 층(1113)에 전기적으로 연결할 수 있다. 이렇게 하여, 파워장치(1100A)는 P+NN+ 다이오드 클램프 드레인을 구비할 수 있고, 기판(1110)의 N+ 층(1113)은 다이오드 캐소드 연결 및 능동장치 드레인 연결로서 사용될 수 있다.
도 11a에 도시된 구조에 기초하여, 도 11b은 본 발명의 여러 실시예들에 따라 쇼트키 다이오드와 집적된 파워장치(1100B)를 도시한 것이다.
도 11b에 도시된 바와 같이, 쇼트키 전극(도 4d 및 도 5e 참조)은 N-에피층(1115) 상에 그리고 층상 활성영역(234)을 관통하여 샐로우 트렌치 내에 형성될 수 있다. 예를 들어, 쇼트키 전극층(1172)(도 4 ~ 도 5에 '472' 및 '572' 참조)은 샐로우 트렌치 안쪽에 형성될 수 있고, 샐로우 트렌치 전극(1174shl)은 자기-정렬된 P-가드 링들을 가진 쇼트키 다이오드(도 11b에 도시되지 않음)을 형성하기 위해 도 4d 및 도 5e에 기술된 바와 같이 샐로우 트렌치 내 쇼트키 전극층(1172)에 의해 둘러싸여질 수 있다. 도 11b에 샐로우 트렌치 전극(1174)은 능동장치의 소스 전극(1184)을 기판(1110)의 N-에피층(1115)에 연결할 수 있다. 도 11a에 유사하게 기술된 바와 같이, 딥 트렌치 전극(1174dp)은 N+ 영역(1113) 상에 배치될 수 있고, 드레인 전극(1186)을 기판(1110)의 N+ 층(1113)에 접촉시킬 수 있다. 딥 트렌치 전극(1174dp)은 캐소드 연결 및 드레인 연결로서 사용될 수 있다.
실시예들에서, 도 1 ~ 도 11에 도시된 집적된 클램프 구조는 게이트와 드레인간에 및/또는 게이트와 소스간에 보호를 제공하기 위해 파워장치의 게이트에도 연결될 수 있다. 예를 들어, 도 12는 도 9의 장치(900)의 드레인 클램프와 집적된 게이트 클램프 구조를 갖는 파워장치(1200)를 도시한 것이다. 도시된 바와 같이, 장치(1200)는 캐소드 N+ 영역(916)에 전기적으로 연결된 제 1 트렌치 전극(974a)에 게이트 전극(982)을 전기적으로 연결하는 게이트 클램프 구조(1255)을 포함할 수 있다. 캐소드 N+ 영역(916)은 P-에피층(914)에 형성될 수 있다. 파워장치(1200)는 N+PP+ 다이오드 클램프 드레인을 가질 수 있고, 기판(910)의 P+ 층(912)은 장치 소스 연결로서 사용될 수 있다. 실시예들에서, 제 1 트렌치 전극(974a) 및 제 2 트렌치 전극(974b)은 주변 반도체 영역들, 즉 층상 활성영역(234)으로부터, 층상 활성영역(234)을 관통한 대응하는 트렌치들의 측벽들 상에 형성된 유전 측벽들(992)에 의해 격리될 수 있다.
여러 실시예들에서, 도 1 ~ 도 12에 도시된 바와 같은 실리콘-기반 기판들을 갖는 파워장치들에 클램프 구조들을 집적하는 것 외에도, 파워장치들에 클램프 구조들을 탑재하기 위해 파워장치들용으로 실리콘-온-다이아몬드 기판(SOD) 혹은 실리콘-온-다이아몬드-온-실리콘 기판(SODOS)이 사용될 수 있다.
일실시예에서, SOD 또는 SODOS 기판의 다이아몬드층은 P-도핑되거나 도핑되지 않을 수 있다. 예를 들어, 다이아몬드층은 도 1 ~ 도 12에 기판들의 각각의 P-도핑된 층을 대신할 수 있다. 도 13 ~ 도 14 및 도 16은 SOD 또는 SODOS를 갖는 파워장치들의 여러 실시예들을 도시한 것이다. SODOS 기판은 SOD 기판의 다이아몬드층의 이면 상에 부착된 실리콘 핸들 웨이퍼를 구비할 수 있다.
구체적으로, 도 13의 장치(1300)는 도 1g에 도시된 P+ 층(112) 상에 배치된 P-에피 층(114)을 갖는 기판(110)을 도 13의 SOD 기판(1310)으로 대체함으로써 형성될 수 있다. SOD(1310)은 P-도핑된 다이아몬드 층(1319) 상에 P-에피 실리콘 층(1314)을 포함할 수 있다. 선택적으로, 핸들 기판(1305), 예를 들어 P+ 실리콘 기판(1305)은 P+ 다이아몬드 층(1319)의 대향 표면 상에 형성될 수 있다.
또한, 장치(1300)는 P-에피층(1314)에 P+ 영역(1316)에 소스 전극(1384)을 전기적으로 연결하는 제 1 트렌치 전극(1374a) 및 P-에피 층(1314)에 N+ 영역(1318)에 드레인 전극(1386)을 전기적으로 연결하는 제 2 트렌치 전극(1374b)을 포함할 수 있다. 제 1 및 제 2 트렌치 전극들(1374a, 1374b) 둘 다는 동일 깊이를 갖는 샐로우 트렌치 전극들일 수 있다. 실시예들에서, 트렌치 전극층(1372) 및/또는 유전 측벽들(도 13에 도시되지 않음)은 트렌치 전극들과 함께 형성될 수 있다.
이에 따라 파워장치(1300)는 N+PP+ 다이오드와 집적된 SOD 기판을 가질 수 있다. 실시예들에서, 파워장치의 접지 연결은 장치의 바닥에서, 예를 들면 핸들 웨이퍼(1305) 상에서 수행될 수 있다.
다른 실시예들에서, 다이아몬드층(1319)은 장치(1300)에 대해 도핑되지 않을 수 있다. 다이아몬드 층(1319) 및/또는 핸들 웨이퍼(1305)는 도핑되지 않기 때문에, 대안적으로는 절연된 바닥 연결이 장치(1300)에 대해 수행될 수 있다.
도 14a ~ 도 14b는 도 13에 장치(1300)와 비교했을 때 캐소드/애노드 트렌치 충전체를 위해 서로 다른 깊이들의 트렌치 전극들 갖는 파워장치들(1400A, 1400B)을 도시한 것이다.
도 14a에 도시된 바와 같이, 샐로우 트렌치 전극(1474shl)은 층상 활성영역(234)을 관통하여 P-에피층(1414) 상에 형성될 수 있다. 샐로우 트렌치 전극(1474shl)은 드레인 전극(1486)을 기판(1410)의 P-에피 층(1414)에 형성된 N+ 영역(1416)에 전기적으로 연결할 수 있다. 딥 트렌치 전극(1474dp)은 층상 활성영역(234) 및 P-에피층(1414)을 통해 P+ 다이아몬드층(1419) 상에 형성될 수 있다. 딥 트렌치 전극(1474dp)은 기판(1410)의 P+ 다이아몬드층(1419)에 소스 전극(1484)을 전기적으로 연결할 수 있다. 실시예들에서, 딥 소스 트렌치 전극은 소스 저항을 감소시킬 수 있고 장치의 조립을 단순화시킬 수 있다.
장치(1400A)와 비교하여, 도 14b에 장치(1400B)는 장치의 브레이크다운 전압을 조절하기 위해 N+ 접촉 확산영역(1416)(예를 들면 비소에 의한) 밖에 N- 확산 영역(1417)(예를 들면 인 확산에 의한)을 더 포함할 수 있다.
도 15a ~ 도 15b은 본 발명의 여러 실시예들에 따라 서로 다른 혹은 동일한 깊이의 트렌치 전극들을 가진 기판에 탑재되는 쇼트키 다이오드를 갖는 파워장치들을 도시한 것이다.
장치(1500A)는 N+ 층(1513) 상에 배치된 N-에피층(1515)을 갖는 기판(1510)을 포함할 수 있다. 층상 활성영역(234)은 기판(1510) 상에 형성될 수 있다.
딥 트렌치 전극(1574dp)은 드레인 전극(1584)에 접촉할 수 있고 기판(1510)의 층상 활성영역(234) 및 N-에피층(1515)을 통해 기판(1510)의 N+ 층(1513) 상에 형성된 대응하는 딥 트렌치의 유전 측벽들(1592)에 의해 주위 반도체 영역들로부터 격리될 수 있다.
샐로우 트렌치 전극(1574shl)은 층상 활성영역(234)을 관통하여 기판(1510)의 N-에피층(1515) 상에 형성되어 소스 전극(1586)을 N-에피층(1515)에 접촉시킬 수 있다. 쇼트키 전극층(1572)은 샐로우 트렌치 전극(1574shl)을 둘러싸는 샐로우 트렌치 안쪽에 그리고 N-에피 층(1515) 상에 형성될 수 있다. P형 폴리실리콘 측벽 스페이서들(1565)은 샐로우 트렌치 내 형성된 쇼트키 전극층(1572)의 측벽들 상에 구성될 수 있다. 이어서 쇼트키 가드 링들이 은 P형 폴리실리콘 측벽 스페이서들(1565)의 확산으로부터 형성될 수 있다.
도 15a에 도시된 바와 같이 기판(1510)의 N+ 층(1513)에 드레인 전극(1584)을 연결하기 위해 딥 트렌치를 구비하는 대신에, 도 15b에 장치(1500B)는 N-에피층(1513) 상에 형성된 제 2 샐로우 트렌치 전극(1574shl)을 포함할 수 있다. 제 2 샐로우 트렌치 전극(1574shl)은 N-에피 층(1515)에 형성된 N+ 영역(1518)에 드레인 전극(1586)을 전기적으로 연결하기 위해 제 1 트렌치 전극(1574shl)과 동일한 깊이를 가질 수 있다.
도 16은 본 발명의 여러 실시예들에 따라 SOD 또는 SODOS의 기판 내에 탑재되는 쇼트키 다이오드를 구비한 파워장치(1600)를 도시한 것이다.
이 예에서, 도 5f에 도시된 장치에 기초하여, 도 5f의 기판(510)은 도 16의 장치(1600)를 형성하기 위해 기판(1610)으로 대체될 수 있다. 구체적으로, 기판(1610)은 도핑되지 않은 다이아몬드 영역(1619) 상에 형성된 N-에피 실리콘 층(1615)을 갖는 실리콘-온-다이아몬드 기판(SOD)이거나, 혹은 N-에피 실리콘 층(1615)에 대향한 다이아몬드층(1619)의 이면 상에 부착된 선택적 실리콘 핸들 웨이퍼(1605)를 갖는 SODOS 기판일 수 있다.
본 발명의 넓은 범위를 나타내는 수치 범위들 및 파라미터들은 근사값이긴 하나 특정 예들에서 나타낸 수치값들은 가능한 한대로 정확한 것이다. 그러나, 임의의 수치값은 본질적으로 이들의 각각의 시험 측정들에서 발견되는 표준편차에 기인하여 필연적으로 어떤 오차들을 내포한다. 또한, 여기에 개시된 모든 범위들은 이에 포함된 임의의 및 모든 아-범위들을 포괄하는 것으로 이해되어야 한다. 예를 들어, "10 미만"의 범위는 최소값 0과 최대값 10 사이의(이들을 포함한다) 임의의 및 모든 아-범위들을 포함할 수 있고, 즉 임의의 및 모든 아-범위들은 0 또는 이보다 큰 최소값과 10 또는 이 미만의 최대값, 예를 들면 1 내지 5를 갖는다. 어떤 경우들에 있어서, 파라미터에 대해 언급된 수치값들은 음의 값들을 취할 수 있다. 이 경우에, "10 미만"이라고 언급된 범위의 예시적 값은 음의 값들, 예를 들면 1, -2, -3, -10, -20, -30, 등을 취할 수 있다.
본 발명이 하나 이상의 구현예들에 관하여 예시되었지만, 첨부된 청구항들의 정신 및 범위 내에서 예시된 예들에 변경들 및/또는 수정들이 행해질 수 있다. 또한, 본 발명의 특정한 특징이 몇몇 구현예들 중 단지 한 구현예에 관하여 개시되었긴 하나, 이러한 특징은 임의의 주어진 혹은 특별한 기능에 대해 요망되고 잇점이 있을 때 다른 구현예들의 하나 이상의 다른 특징들과 조합될 수 있다. 또한, 상세한 설명이나 청구항들에서 "포함하다" "구비하다" "갖는다"라는 용어들이 사용되는 범위에서 이러한 용어들은 "포함하다"라는 용어와 유사하게 포괄적인 것이다. "~ 중 적어도 하나"라는 용어는 나열된 항목들 중 하나 이상이 선택될 수 있음을 의미하기 위해 사용된다. 또한, 설명 및 청구항들에서, 다른 물질 "상에" 한 물질과 같이 두 물질들에 관하여 사용된 "~ 위에"라는 용어는 물질들 간에 적어도 일부 접촉을 의미하고, "~ 상에"는 물질들이 근접하여 있지만 아마도 접촉은 가능하나 필수는 아니게 하나 이상의 추가의 개재된 물질들이 있음을 의미한다. "~ 위에"이든 "~상에"이든 여기에서 사용되는 바와 같이 어떠한 방향성도 내포하진 않는다. "콘포멀"이라는 용어는 하지의 물질의 각도들이 콘포멀 물질에 의해 유지되는 피복물질을 나타낸다. "약"이라는 용어는 변경에 따라 공정 혹은 구조가 예시된 실시예에 따르지 않게 되는 것이 아닌 한 나열된 값이 다소 변경될 수도 있음을 나타낸다. 마지막으로, "대표적인"은 설명이 이상적인 것임을 내포하는 것이 아니라 설명이 예로서 사용된 것임을 나타낸다. 본 발명의 다른 실시예들은 여기에 개시된 본 발명의 명세 및 실시의 고찰로부터 당업자들에게 명백할 것이다. 명세 및 예들은 단지 예시적인 것으로 간주되고 본 발명의 진정한 범위 및 정신은 다음 청구항들에 나타내었다.
이 출원에서 사용되는 상대적 위치에 대한 용어들은 웨이퍼 또는 기판이 놓여진 방위에 관계없이, 웨이퍼 또는 기판의 통상적 면 또는 작업면에 수직한 면에 기초하여 정의된다. 이 출원에서 사용되는 "수평" 혹은 "횡형"이라는 용어는 웨이퍼 또는 기판이 놓여진 방위에 관계없이, 웨이퍼 또는 기판의 통상적 면 또는 작업면에 평행한 면으로서 정의된다. "수직한"이라는 용어는 수평에 수직한 방향을 말한다. "~ 위에", "측"("측벽"에서와 같이), "더 높은" "더 낮은" "상에", "~ 상에" 및 "밑에"와 같은 용어들은 웨이퍼 또는 기판이 놓여진 방위에 관계없이, 웨이퍼 또는 기판의 상면인 통상적 면 또는 작업면에 관하여 정의된다.

Claims (29)

  1. 파워장치에 있어서,
    기판;
    상기 기판 상에 배치된 활성영역, 드레인 전극, 및 소스 전극을 포함하는 능동장치;
    상기 활성영역 밖에 그리고 상기 기판 내에 배치된 클램프 구조;
    상기 능동장치의 상기 드레인 전극을 상기 클램프 구조의 캐소드에 전기적으로 연결하기 위해 상기 활성영역을 관통하여 배치된 제 1 트렌치 전극; 및
    상기 능동장치의 상기 소스 전극을 상기 클램프 구조의 애노드에 전기적으로 연결하기 위해 상기 활성영역을 관통하여 배치된 제 2 트렌치 전극을 포함하는, 파워장치.
  2. 청구항 1에 있어서, 상기 클램프 구조는 PN 다이오드들, P+N 다이오드들, PN+ 다이오드들, P+N+ 다이오드들, N+NPP+ 다이오드들, P+PN+ 다이오드들, N+PP+ 다이오드들, P+NN+ 다이오드들, 트랜지엔트 전압 억압(TVS) 다이오드들, 아발란시 다이오드들, 바이폴라 장치들, 스트립 클램프들, 및 이들의 조합들로 구성된 그룹에서 선택되는, 파워장치.
  3. 청구항 1에 있어서, 상기 능동장치는 횡형 능동장치를 포함하는, 파워장치.
  4. 청구항 3에 있어서, 상기 횡형 능동장치는 전계효과 트랜지스터(FET)를 포함하는, 파워장치.
  5. 청구항 4에 있어서, 상기 FET는 고 전자 이동도 트랜지스터(HEMT)를 포함하는, 파워장치.
  6. 청구항 1에 있어서, 상기 기판은 실리콘 기판, 실리콘-온-다이아몬드 기판, 또는 실리콘-온-다이아몬드-온-실리콘 기판을 포함하고, 상기 능동장치는 그룹 III-V 기반의 활성영역을 포함하는, 파워장치.
  7. 청구항 1에 있어서, 상기 활성영역을 관통해 배치된 상기 제 1 트렌치 전극 및 상기 제 2 트렌치 전극 각각은 트렌치 전극 장벽층, 유전 측벽, 또는 유전 측벽상에 트렌치 전극 장벽층에 의해 상기 활성영역으로부터 분리되는, 파워장치.
  8. 청구항 1에 있어서,
    상기 기판은 P+ 기판이며;
    상기 클램프 구조는 N- 영역에 형성된 N+ 영역을 갖는 PN 다이오드이며, 상기 N- 영역은 상기 P+기판에 배치되고;
    상기 제 1 트렌치 전극은 상기 P+ 기판 상에 배치되고 상기 PN 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 P+ 기판 상에 배치되는, 파워장치.
  9. 청구항 1에 있어서,
    상기 기판은 P+ 층 상에 P-도핑된 에피택셜층을 포함하고;
    상기 클램프 구조는 N- 영역에 형성된 N+ 영역을 갖는 N+NPP+ 다이오드이며, 상기 N-영역은 상기 기판의 상기 P-도핑된 에피택셜층에 배치되며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+NPP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되는, 파워장치.
  10. 청구항 1에 있어서,
    상기 기판은 P+ 층 상에 P-도핑된 에피택셜층을 포함하며;
    상기 클램프 구조는 상기 기판의 상기 P-도핑된 에피택셜층에 형성된 N+영역을 갖는 N+PP+ 다이오드이며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+PP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되는, 파워장치.
  11. 청구항 1에 있어서,
    상기 기판은 P+ 층 상에 P-도핑된 에피택셜층을 포함하며;
    상기 클램프 구조는 상기 기판의 상기 P-도핑된 에피택셜층에 형성된 N+영역을 갖는 N+PP+다이오드이며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+PP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 P-도핑된 에피택셜층을 관통하여 상기 기판의 상기 P+ 층 상에 배치된 딥 트렌치 전극인, 파워장치.
  12. 청구항 1에 있어서,
    상기 기판은 N+ 층 상에 N-도핑된 에피택셜층을 포함하며;
    상기 클램프 구조는 상기 기판의 상기 N-도핑된 에피택셜층에 배치된 P+ 영역을 갖는 P+NN+ 다이오드이며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 N-도핑된 에피택셜층 상에 배치되고 상기 P+NN+ 다이오드의 상기 P+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 N-도핑된 에피택셜층을 관통하여 상기 기판의 상기 N+ 층 상에 배치된 딥 트렌치 전극인, 파워장치.
  13. 청구항 1에 있어서, 상기 제 1 트렌치 전극을 상기 능동장치의 게이트 전극에 전기적으로 연결하거나 상기 제 2 트렌치 전극을 상기 능동장치의 게이트 전극에 전기적으로 연결하는 게이트 클램프를 더 포함하는, 파워장치.
  14. 청구항 1에 있어서,
    상기 기판은 다이아몬드층 상에 P-도핑된 에피택셜층을 포함하며, 상기 다이아몬드층은 도핑되지 않거나 P-도핑되고;
    상기 클램프 구조는 상기 기판의 상기 P-도핑된 에피택셜층에 형성된 N+영역을 갖는 N+PP+다이오드이며;
    상기 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+PP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 기판의 상기 P-도핑된 에피택셜층에 배치된 P+ 영역을 전기적으로 연결하는, 파워장치.
  15. 청구항 14에 있어서, 상기 기판의 상기 P-도핑된 에피택셜층에 대향하여 상기 P+ 다이아몬드층의 표면에 부착된 핸들 웨이퍼를 더 포함하는, 파워장치.
  16. 청구항 1에 있어서,
    상기 기판은 P+ 다이아몬드층 상에 P-도핑된 에피택셜층 을 포함하며;
    상기 클램프 구조는 상기 기판의 상기 P-도핑된 에피택셜층에 배치된 N+ 영역을 갖는 N+PP+다이오드이며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+PP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층을 관통하여 상기 기판의 상기 P+ 다이아몬드층 상에 배치된 딥 트렌치 전극인, 파워장치.
  17. 청구항 1에 있어서,
    상기 기판은 P+ 다이아몬드층 상에 P-도핑된 에피택셜층을 포함하며;
    상기 클램프 구조는 N- 영역에 배치된 N+ 영역을 갖는 N+NPP+ 다이오드이며, 상기 N- 영역은 상기 파워장치의 브레이크다운 전압을 조절하기 위해 상기 기판의 상기 P-도핑된 에피택셜층에 배치되며;
    상기 제 1 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층 상에 배치되고 상기 N+NPP+ 다이오드의 상기 N+ 영역을 전기적으로 연결하며;
    상기 제 2 트렌치 전극은 상기 기판의 상기 P-도핑된 에피택셜층을 관통하여 상기 기판의 상기 P+ 다이아몬드층 상에 배치된 딥 트렌치 전극인, 파워장치.
  18. 능동장치 제조방법에 있어서,
    하지의 층 상에 배치된 에피택셜층을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 능동장치의 활성영역을 형성하는 단계;
    각각이 상기 활성영역을 관통하여 상기 기판 상에 제 1 트렌치 및 제 2 트렌치을 형성하는 단계;
    상기 제 1 트렌치를 연결하는 상기 기판의 상기 에피택셜층에 제1 도핑된 영역을 형성하는 단계;
    상기 제 2 트렌치를 연결하는 상기 기판의 상기 에피택셜층에 제2 도핑된 영역을 형성하는 단계;
    상기 제 1 트렌치를 도전성 물질로 채워 제 1 트렌치 전극을 형성하는 단계;
    상기 제 2 트렌치를 도전성 물질로 채워 제 2 트렌치 전극을 형성하는 단계;
    상기 제 1 트렌치 전극을 전기적으로 연결하는 상기 능동장치의 소스 전극을 형성하는 단계; 및
    상기 제 2 트렌치 전극을 전기적으로 연결하는 상기 능동장치의 드레인 전극을 형성하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 도전성 물질로 채우기에 앞서 상기 제 1 트렌치 또는 상기 제 2 트렌치의 표면들 상에 유전체층 또는 트렌치 전극 장벽층을 형성하는 단계를 더 포함하는, 방법.
  20. 청구항 18에 있어서,
    상기 제 1 트렌치 및 상기 제 2 트렌치 각각의 측벽들 상에 유전체층을 형성하는 단계;
    상기 유전체층을 갖는 상기 제 1 트렌치 및 상기 유전체층을 갖는 상기 제 2 트렌치의 각 표면 상에 트렌치 전극 장벽층을 형성하는 단계;
    상기 트렌치 전극 장벽층을 갖는 상기 제 1 트렌치를 상기 도전성 물질로 채워 상기 제 1 트렌치 전극을 형성하는 단계; 및
    상기 트렌치 전극 장벽층을 갖는 상기 제 2 트렌치를 상기 도전성 물질로 채워 상기 제 2 트렌치 전극을 형성하는 단계를 더 포함하는, 방법.
  21. 고 전자 이동도 트랜지스터(HEMT) 제조 방법에 있어서,
    제2 층 상에 배치된 제1 층을 포함하는 다층 기판을 제공하는 단계;
    상기 기판 상에 HEMT 활성영역을 형성하는 단계;
    상기 기판의 상기 제1 층의 부분을 노출시키기 위해 상기 HEMT 활성영역을 관통하여 제1 트렌치를 형성하는 단계;
    상기 기판의 상기 제1 층에 제1 도핑된 영역을 형성하기 위해 상기 제1 층의 상기 노출된 부분을 도핑하는 단계;
    상기 기판의 상기 제1 또는 제2 층의 한 제2 부분을 노출시키기 위해 HEMT 활성영역을 관통하여 제2 트렌치를 형성하는 단계;
    제1 트렌치 전극을 형성하기 위해 상기 제1 트렌치를 도전성 물질로 채우는 단계;
    제2 트렌치 전극을 형성하기 위해 상기 제2 트렌치를 도전성 물질로 채우는 단계;
    상기 제1 트렌치 전극을 전기적으로 연결하기 위해 HEMT 소스 전극을 형성하는 단계; 및
    상기 제2 트렌치 전극을 전기적으로 연결하기 위해 HEMT 드레인 전극을 형성하는 단계를 포함하는, 방법.
  22. 청구항 22에 있어서, 상기 도전성 물질로 채우기에 앞서 상기 제1 트렌치 또는 상기 제2 트렌치의 표면들 상에 유전체층 또는 트렌치 전극 장벽층을 형성하는 단계를 더 포함하는, 방법.
  23. 청구항 22에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치 각각의 측벽들 상에 유전체층을 형성하는 단계;
    상기 유전체층을 갖는 상기 제1 트렌치 및 상기 유전체층을 갖는 상기 제2 트렌치의 각 표면 상에 트렌치 전극 장벽층을 형성하는 단계; 및
    상기 트렌치 전극 장벽층을 갖는 상기 샐로우 트렌치를 상기 도전성 물질로 채워 상기 샐로우 트렌치 전극을 형성하는 단계;
    상기 트렌치 전극 장벽층을 갖는 상기 제1 트렌치를 상기 도전성 물질로 채워 상기 제1 트렌치 전극을 형성하는 단계; 및
    상기 트렌치 전극 장벽층을 갖는 상기 제2 트렌치를 상기 도전성 물질로 채워 상기 제2 트렌치 전극을 형성하는 단계를 더 포함하는, 방법.
  24. 청구항 1에 있어서, 상기 활성영역의 측벽 및 상기 제1 트렌치 전극 사이에 배치되는 측벽 스페이서를 더 포함하는 파워 장치.
  25. 청구항 1에 있어서, 상기 기판은 제2 층에 배치되는 제1 층을 포함하고, 상기 제2 트렌치 전극은 상기 기판의 제1 층 및 상기 활성영역을 관통하여 배치되는 파워장치.
  26. 청구항 18에 있어서, 상기 기판 상에 능동장치의 활성영역을 형성하는 단계는 GaN 기반 활성영역을 형성하는 단계를 포함하는 방법.
  27. 청구항 18에 있어서, 제1 트렌치 및 제2 트렌치를 형성하는 단계는,
    상기 에피택셜 측 상에 상기 활성영역을 통하여 상기 제1 트렌치를 형성하는 단계; 및
    상기 하지의 층 상에 상기 활성영역을 통하여 상기 제2 트렌치를 형성하는 단계를 포함하는 방법.
  28. 청구항 22에 있어서, HEMT 활성영역을 형성하는 단계는 GaN-기반 HEMT 활성영역을 형성하는 단계를 포함하는 방법.
  29. 청구항 22에 있어서, 상기 제1 트렌치는 샐로우 트렌치이고, 상기 제2 트렌치는 딥 트렌치인 방법.
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