TWI450383B - 半導體結構、包括半導體結構之積體電路及用以製造半導體結構之方法 - Google Patents

半導體結構、包括半導體結構之積體電路及用以製造半導體結構之方法 Download PDF

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Description

半導體結構、包括半導體結構之積體電路及用以製造半導體結構之方法 發明領域
本發明關於一半導體結構、包括一半導體結構之一積體電路及用以製造一半導體結構之一方法。
 發明背景
基於III族氮化物之功率電晶體在先前技藝中已知。III族氮化物功率電晶體元件由於其高擊穿電壓及低導通電阻而被用於電力供應，例如用以提供電力。然而，已知的III族氮化物功率電晶體元件之一缺點是它們是離散裝置，必須與其他電子元件相連接來形成一電子電路。因此，產生的電路由若干個互連的晶粒構成且因此佔用面積相當大並且製造相當複雜。
美國專利申請公開案US 2006/0175633揭露了單片積體III族氮化物功率元件，其包括一異質接面III族氮化物主體，該異質接面III族氮化物主體具有一第一III族氮化物半導體層及一第二III族氮化物半導體層，該第二III族氮化物半導體層具有一能帶隙，該能帶隙不同於配置在該第一III族氮化物層上之該第一III族氮化物層之能帶隙。一第一功率電極電力地連接到該第二III族氮化物層，以及一第二功率電極也電力地連接到該第二III族氮化物層。一閘結構配置在該第一功率電極與該第二功率電極之間的該第二III族氮化物層上，且存在一肖特基電極，該肖特基電極與該第二III族氮化物層肖特基接觸。
然而，此公開案中暗示出，由於一異質接面需要該第二III族氮化物半導體層之一高電阻率，所以該第二III族氮化物半導體層未摻雜，因而具有所使用的該III族氮化物之本徵電性。然而，這樣一本徵層不適用於在正偏狀態下需要一低電流電阻之一肖特基二極體。
因此，為了獲得一恰當運作之功率元件，在US 2006/0175633中揭露之該單片積體III族氮化物功率元件必須被改進，以在該肖特基二極體之區域中提供一導電區域於該第二III族氮化物半導體層中，即藉由摻雜方式進行。
 發明概要
本發明提供了如所附申請專利範圍中描述之一半導體結構、包括一半導體結構之一積體電路及用以製造一半導體結構之一方法。
本發明之特定實施例在申請專利範圍獨立項中提出。
參考下文中描述之實施例，本發明之此等及其它層面明白易懂且被闡述。
圖式簡單說明
結合圖式，本發明之進一步細節、層面及實施例將只透過舉例方式予以描述。
第1圖示意性地顯示了一單片半導體結構之一實施例之一第一範例之一橫截面圖。
第2圖示意性地顯示了第1圖之該範例之一俯視圖。
第3圖到第6圖示意性地顯示了一單片半導體結構之一實施例之一範例在製造該單片半導體結構之一方法之一範例的連續階段中之橫截面圖。
第7圖示意性地顯示了一單片半體結構之一實施例之一第二範例之一橫截面圖。
第8圖顯示了第1圖之一半導體結構之該範例之一等效電路。
第9圖顯示了第7圖之一半導體結構之該範例之一等效電路。
 較佳實施例之詳細說明
參考第1圖，此處顯示了一單片半導體結構之一範例。該單片半導體結構包括一疊層體。顯示的該疊層體包含一基板1、由一第一半導體材料製成之一第一層3及由一第二半導體材料製成之一第二層4。該第一半導體材料及該第二半導體材料之一個或多個可包含一III族氮化物材料。該第一層3位於該基板1與該第二層4之間且更特定地在此範例中與該第一層3之一第二層體層面301處之該第二層4直接相鄰放置且與其直接連接。儘管可以使該第一層3與該第一層3之一基板層面302處之該基板1直接相鄰且直接連接，但是在顯示的此範例中該第一層3與該基板1被一個或多個中間層2、11分隔。
該結構包括一功率電晶體200。該功率電晶體200可以是任意恰當類型之功率電晶體。例如，該功率電晶體200可以是異質結構場效電晶體(HFET)，也可被稱為高電子遷移率電晶體，如下所詳細描述。例如，該HFET可作為一高功率開關實施，能夠在高壓情況下，例如在50V或更高以及/或者低於1500V的電壓下控制電流。
如第1圖所示，該功率電晶體200包括形成於該疊層體中之一主體201。該功率電晶體200之一第一功率端5存在於該第一層3之面向該第二層4的該第二層體層面301處。該功率電晶體200之一第二功率端7至少部分形成於該基板1中。該功率電晶體200進一步包含用以控制該第一功率端5與該第二功率端7之間的電信號穿過該主體之傳送之一閘結構6。
在顯示的該範例中，該閘結構6與該第一功率端5之間的距離A(遠遠)大於該閘結構6與該第二功率端7之間的距離B。例如，該閘結構6與在此範例中為該功率電晶體之汲極的該第一功率端5之間的該距離可以大於10微米，諸如15微米或更大(例如在15微米到20微米之間)且該閘結構6與在此範例中為該功率電晶體之源極的該第二功率端7之間的距離可以是10微米或者更小(諸如大約2微米或更小)。施加在該閘結構6與該第一功率端5之間的電壓差可高於該閘結構6與該第二功率端7之間的電壓差。該閘結構6與該第一功率端5之間的電壓差可以是1500V或更小(例如幾百伏或更小(諸如600V或更小))而該閘結構6與在此範例中為源極的該第二功率端7之間的電壓差可以是30V或更小(諸如10V或更小)。
該等功率端5、7及該閘結構可具有適用於該特定規格之任意形狀。在第1圖及第2圖顯示的該範例中，該第一功率端5是一環狀物，該環狀物把該閘結構6及該第二功率端7圍起來，而該閘結構是包圍該第二功率端7之一環狀物(由該第一功率端5包圍)。如第2圖所示，該等環狀物可以是封閉圓環，然而可選擇地，該等環狀物可以打開或者被阻斷，例如以便路線追蹤導線經過。而且，在第1圖及第2圖顯示的範例中，該等環狀物是矩形；然而明顯的是，其它諸如六角形、圓形或橢圓形之形狀也可以被使用。而且，在該等範例中該等環狀物及該第二功率端是同心的且該組態具有180度旋轉對稱性。然而還可能的是，該閘結構及/或該第二功率端不是與該第一功率端同心放置及該組態是不對稱的或者以另一方式對稱，例如鏡像對稱或其它。
如第1圖所示，該單片半導體結構還進一步包括一肖特基二極體，該肖特基二極體在此範例中作為一垂直肖特基二極體100實施。該垂直肖特基二極體100包括一陽極104及包括該基板之一陰極。
一肖特基障壁103存在於該陰極與該陽極104之間。該肖特基障壁103位於該基板1與該疊層體中之一陽極層之間，該陽極104形成於該陽極層中。在該範例中，該肖特基障壁103是以一橫向方向(即平行於該基板層1)，在該陽極與包括在該陰極中之一半導體層101之一部分之間延伸之一金屬半導體介面。在該範例中，該陽極是該疊層體中由金屬材料構成之一頂層且該肖特基障壁103與垂直方向(從基板向該頂層)上位於該陽極層下方之一介電層10之露出的表面等高。然而，該肖特基障壁顯然可位於該疊層體中之另一位置，例如，當該陽極層部分嵌入到該頂層下方之該等層體中時，例如在該介電層10之表面下方。
該陰極可延伸穿過該第一層3及/或該第二層4之至少一部分，且如第1圖所示可包括一凹部，該凹部穿過該等層體3、4延伸且裝滿由恰當材料組成之一個或多個二極體層101、102。如圖所示，該凹部可延伸到位於該基板1與該第二層4之間之一中間層11且與該中間層11直接接觸。該中間層11可在該凹部與該基板1之間提供一電子路徑。如該範例中所示，例如，該中間層11可以是與該基板1直接接觸之一導電層。然而，可選擇地，該凹部可延伸至該基板1，例如經過該等層體3、4與該基板1之間的任一中間層，且充滿該凹部之材料可以與該基板1直接接觸。
該陰極103包括該基板1且該肖特基障壁位於該基板與該疊層體中之陽極層之間。因此，該肖特基二極體可按照與位於該疊層體中之該電晶體200之部分相同的步驟製造。更特定地，如下詳細說明，例如，該垂直肖特基二極體100可與該第二功率端7同時製造。
從第1圖與第2圖可看到，一隔離區12可存在於該半導體區與該主體之間，其把該陰極之半導體區與該電晶體之主體電隔離。在該隔離區12中，至少該第二層4可以由一無意摻雜半導體材料構成，藉此獲得一高電阻區，而在需要一良好導電性之區域中該第二層4可被摻雜。如第7圖所示，該隔離區12可由一隔離溝道120構成，例如係藉由(在該隔離層中之一部分中)局部完全移除該層體4及部分移除層體3且利用一恰當的電介質填滿因而形成於該隔離區12中的凹室。然而，此外或者可選擇地，該功率電晶體與該肖特基二極體之間的隔離可利用其它諸如一接面隔離、一介質隔離或諸如氧離子植入之雜質植入式隔離之恰當的隔離技術實現。
參考第3圖到第6圖，該單片半導體結構可例如利用用以製造一單片半導體結構之一方法來製造，該方法包括提供一疊層體。如第3圖所示，該堆疊可包括：一基板1；由一第一半導體材料構成之一第一層3；及由一第二半導體材料構成之一第二層4。該疊層體可包括附加層，諸如中間層2、11及介電層10、一陽極層或其它恰當層體。該堆疊之該等層體可在該電晶體及/或該肖特基二極體被提供之前被提供。然而，可選擇地，該堆疊之一個或多個層體可以在提供該電晶體200及/或該肖特基二極體100期間或之後被提供。
該基板1可以是導電的且如第1圖所示，提供一電子路徑到該電晶體200之源極(或如第7圖所示到該電晶體200之汲極)或/及到該肖特基二極體100之陰極102。例如該基板1可以是電阻性的。該基板1可由包含單晶矽之一基板半導體材料或其它恰當的基板材料構成。例如，該基板1可以是被摻雜來增強該基板導電性之一半導體，例如，在一(單晶)矽層情況下，該基板1可以具有諸如砷、鄰或其它恰當類型之摻雜劑之一n型摻雜。
該第一層3與該第二層4可以以任一適用於特定實施方案之方式被實施。該第一半導體材料及該第二半導體材料之一個或多個可包含III族氮化物材料，諸如氮化鋁及/或氮化銦及/或氮化鎵(之合金、化合物或混合物)。已經發現，III族氮化物材料適用於該功率電晶體及該肖特基二極體，且如下文更詳細說明，允許在無需額外步驟的情況下製造該肖特基二極體。例如，使用的該或該等III族氮化物材料可以是由以下組成之群組中的一種或多種材料：二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN(例如，Al濃度為20%或更大或者30%或更少)、InGaN、AlInN、AlInGaN及磊晶生長III族氮化物材料。已發現由GaN構成之一第一層3及由AlGaN構成之一第二層4是適用於HEMT及肖特基二極體兩者之材料之組合。該第一層3可具有至少一微米厚度，且最多可達6微米。
例如，該第一層3與該第二層4可以以適用於形成一異質接面之一方式而實施。如第3圖所示，該第一層3與該第二層4可被提供使得在該第一層3與該第二層4相互接觸之處獲得一介面8。當該功率電晶體在工作中時，沿著該介面8，一個二維電子氣(2DEG) 9形成於該第一層3中之與該介面8直接相鄰之那部分中。將要瞭解的是，用語“二維電子氣”用在此申請案中時，包括能夠在兩個維度中移動但嚴格限定在該第三維度之一電子氣還有一類似的電洞氣。如圖式中所示，該等層體3、4及該介面8可以實質上是平的且被定向為與一晶圓之一頂面(在顯示的該等圖式中，其由該基板1之頂面構成)平行。如所示，該晶圓可以具有一單層基板。然而可選擇地，該晶圓可以具有多層基板。
例如，使用的該第一半導體材料與該第二半導體材料可選自適用於一異質接面之材料。例如，該第二半導體材料可具有不同於該第一半導體材料之一能帶隙的一能帶隙。因而，在該介面8處之該等能帶隙將會彎曲，如先前技術中普遍已知，且一勢井可獲得，該2DEG 9能夠形成於該勢井中。例如，該第一層3可由一無意摻雜半導體材料構成。藉此，該第一層3可具有一高電阻性且該HEFT在不導通狀態下之漏電流可降低。我們不期望受制於任一理論，一般認為該高電阻性把該2DEG 9之電子限制在該介面8處之該第一層3之薄板形區域內，進而阻止經過第一層3中遠離該介面8之部分洩露。此外，該2DEG可提供一高薄板載流子密度(例如高達8.1012 cm-2 或更大)且具有一高電子遷移率(例如，在103 ‧cm2 /V之範圍內或更高)。而且，該2DEG可具有一低導通電阻，例如可獲得低至3m.OhmCm2 或更小之一電阻。例如，該第一層3可具有1微米厚度或更厚(諸如2微米或更厚)及/或具有10微米厚度或更薄(諸如2-6μm之間)。例如，該第二層4可具有小於0.1微米之一厚度，諸如幾十納米(諸如20nm到30nm)。
例如，該第二層4可作為一穿隧層實施，在製造該結構之後該穿隧層把該第一功率端5與該第一層3分離開且在製造該半導體結構之後該電晶體運作時透過使電荷載子穿隧該第二層4而允許該第一功率端5與該2DEG 9之間導電。例如，該第二層4可以是該功率端5與該第一層3之間的一AlGAN層，其厚度約為300埃。該AlGaN具有的鋁成分在例如20%到30%之間。應當明白的是，其它層體可能存在。可選擇地，如該等範例中所示，該第一功率端5也可以與該2DEG 9直接接觸且例如可提供在該第二層4中，其延伸到至少該第一層3之頂面或者延伸進該第一層3中(例如，係藉由在該第二層4中局部蝕刻一凹部至一預期深度且之後沉積該(等)端層或/及藉由將一恰當材料(例如，摻雜物)熱擴散到該第二層4中)。可選擇地，該第一功率端5還可透過由該第二層4中之金屬局部熱擴散及/或殘餘摻雜形成之一導電路徑與該2DEG 9接觸，來使該第二層4在該導電路徑之區域中導電。該導電路徑還可以以另一方式被提供，諸如係藉由摻雜物植入接著在該導電路徑之區域中熱擴散，例如係藉由植入及隨後活化的方式。
應當注意的是，該2DEG 9還可利用其它機制而形成且其它材料(或材料之組合)可用來形成該異質接面。例如，該第二半導體材料可具有一晶格常數，其不同於該第一半導體材料之一晶格常數，且該第一半導體材料在自該介面到該基板的一橫向方向上表現出一壓電極化现象。藉此，由於晶格常數不同，該第一半導體材料將被施加壓力或產生應變且該第一層3將在該介面8處被充電。藉此，該介面8處之電子密度將增大。
例如，如第3圖所示，該疊層體可包括諸如一成核層11之附加層體。如所示，該成核層11可與該基板1直接相鄰及接觸且作為生長於該成核層上之磊晶層之一基礎層且例如該成核層具有允許該等磊晶層生長於其上的一晶體結構與晶格常數。此外，該成核層11可有助於補償該基板1之該晶體結構及/或該晶格常數與生長於該成核層11上之該等層體之晶體結構及/或晶格常數之間的不匹配。例如，該第一層3與該第二層4可以是利用恰當的磊晶製程生長而成的磊晶層。
例如，該成核層11可由導電材料構成或用別的方法，例如透過使電子穿隧該成核層提供到該成核層11上之導電部分(諸如，該陽極101及/或該第二功率端7)之一電連接。例如，由於在該成核層生長期間自該基板到該成核層11中之元素擴散及/或由於該成核層11之晶體之無序取向(例如，該成核層可以是多晶的)，可使該成核層11導電。生長於該成核層11上之該等層體，諸如該過渡層2或該第一半導體層3可以是單晶的或不太無序的及/或包含較少或不包含來自該基板之元素且因此具有高電阻性。
例如，該成核層11的厚度可比100nm薄，諸如例如50nm或更薄。已發現一基板(諸如一單晶基板層)上之一AlN成核層之一恰當厚度在35nm到45nm之間，諸如40nm。
如第3圖中所示之該疊層體還可包括例如提供在該第一層3與該基板1之間的一過渡層2。該過渡層2有助於逐步提高透過磊晶方式生長而成之材料之晶體品質使該第一層3能夠成為具有一低差排密度(如低至5.109 cm-2 )之一單晶體。此外，該過渡層2還可參與把該過渡層2上之該等層體與該基板1電隔離。在顯示的該範例中，該過渡層2生長於該成核層11上。例如，該過渡層2可以是一磊晶層。該過渡層2之一恰當成份被發現是GaN/AlN之交替層。而且，該過渡層可由具有一分級的Al成份之AlGaN構成，例如，在自該基板到該第二層4之一方向上從AlN(即沒有添加Ga)到GaN(即沒有添加Al)分級。該過渡層2或其一些子層可被摻雜以例如Fe、Mg或C或其組分或其合金、化合物或混合物來增強它們的電阻性或產生p型區。
一功率電晶體200可提供在該堆疊中。提供該功率電晶體之程序在某些部分可以與提供該疊層體之程序同時發生。在第3圖到第6圖說明的範例中，該功率電晶體200在該第一層3及第二層4已被提供之後被提供，但與提供其它層體，例如介電層10、陽極層104同時發生。在此範例中，該電晶體主體201由該功率端5與作為該第二功率端7之一部份的一通道70之位置界定於該疊層體中且在該電晶體主體201之一第二功率端那面與該基板1之間提供一導電路徑。在此範例中，該主體201包括一異質接面結構，其在該第一層3與該第二層4彼此接觸之處包括該介面8且當操作時該2DEG沿著該介面8形成。
如第3圖與第4圖中所示，例如，一第二功率端7可至少部分提供在該基板1中。例如，該第二功率端7可包括該通道70，例如一半導體或金屬通道。例如，該通道70可被提供係藉由例如利用電漿蝕刻局部地移除該疊層體之一部分來獲得穿過至少該第一層3及第二層4之一凹部。例如，該凹部可自該堆疊之一裸露表面延伸至該成核層11或延伸至該基板1。
如第5圖所示，該凹部可接著被填滿諸如一摻雜半導體材料之一恰當材料，以在該主體201與該基板1之間提供一導電路徑。該凹部可完全被一適當摻雜的半導體層填滿，諸如n型摻雜GaN。例如，該凹部可被填滿例如一n型摻雜物之一摻雜材料以具有高導電性，而該第二層4可無意摻雜。藉此當該閘端在例如-5V或更小之一負電壓下偏置時，漏電流可降低。
在第5圖之該範例中，該凹部部分地被填充一導電層72，在此加工階段該導電層72與裸露在該凹部中的該疊層體之一表面直接接觸，例如在此範例中為成核層11之一表面。可選擇地，當該凹部延伸穿過該成核層11或者當該成核層11不存在時，該裸露的表面可能是該基板1的。例如，該層體72可以是一摻雜半導體層，例如諸如一n型摻雜GaN之一III族氮化物材料且例如可藉由磊晶再生長而形成，例如在垂直再生長之情況下利用分子束磊晶法(MBE)或者在垂直及橫向再生長之情況下利用金屬有機物化學氣相磊晶法(MOCVD)。在生長出該第一導電層72後，該凹部可接著完全由一個或多個附加層體填充。例如，如第5圖中所示，該凹部接著可藉由生長出由一半導體材料或一金屬材料構成之另一層體71而被完全填充。在該層體71由一半導體材料構成之情況下，該層體72可由相同類型之材料構成但具有一不同的摻雜物濃度。例如，該等層體72、71都可由透過磊晶再生長獲得的n型摻雜GaN構成，該較低層72可具有比該頂層71之摻雜濃度(N-)高的一濃度(N+)。例如，該較低層可具有比該頂層之濃度高若干個數量級之一濃度。例如，已發現該較低層中之一摻雜濃度的恰當值為1019 Cm-3 而該頂層71中之一摻雜濃度的恰當值為1016 Cm-3 。
如第6圖所示，例如，在形成該第二功率端7之後，一第一功率端5在該第一層3之正對著該第二層4的那一面形成。如上所述，例如該第一功率端5與該第一層3可被該第二層4隔離或者例如透過蝕刻該第二層4且隨後在這樣形成之一凹部中生長一恰當材料而被提供為與該第一層3直接接觸。例如，該第一功率端可由一金屬或其它恰當導電材料構成，諸如為Al/Ti、Ni/Al/Ti、Mo/Al/Ti或類似物之一疊層體。例如，該第一功率端5可被提供係藉由局部地把該第二層4蝕刻到一恰當深度，例如蝕刻到該第一層3，來獲得與該2DEG 9直接接觸之一凹部。隨後，例如一金屬之一恰當材料可形成於該凹部中。可選擇地，如第6圖所示，該第一功率端5可藉由局部地在該第二層4上形成一導電材料而獲得，例如該第一功率端5經由穿過該第二層4之一穿隧路徑與該2DEG 9電接觸但不直接接觸。而且，該第一功率端5還可藉由例如局部熱擴散或在該第一層3及/或該第二層4中插入元素而獲得。此後，該半導體結構之中間產物可經受一快速熱退火來產生具有低接觸電阻之歐姆端。
在形成該第一功率端之前、期間或之後，一閘結構6可形成，該閘結構6可控制電信號穿過該主體在該第一功率端5與該第二功率端7之間的傳送。
該閘結構6可以以適用於該特定實施方案之任一方式被實施。如所示，該閘結構可提供在該第二層4之一面，該面與該第二層4與該第一層3接觸處之一接面相反。在該等範例中，該閘結構6包括一圖案化閘層60，該圖案化閘層與該第二層4被一介電層10分離開。例如，該閘層可由包括例如一金屬之一導電材料或由諸如多晶矽之一半導體材料構成，該導電材料有諸如包括Au、Ti、Ag、Cr、W、Pt、Ni、Pa或In之化合物或合金而該半導體材料可取捨地具有一恰當摻雜。例如，該介電層10可由氮化矽或氧化矽或氧化钽構成，例如由Si3 N4 、SiO2 或Ta2 O5 或其它恰當類型之絕緣體構成。
該閘層60可與該第二層4及/或該第一層3電容性接觸。可選擇地，該閘層60可與該第二層4或該第一層3直接接觸以形成以肖特基類型位障。在此情況下，該閘層60可是一多層結構。例如，該多層結構可包括兩個或更多個金屬層，諸如Ti/Au、Ti/Al或Ni/Au、Ni/Al或Pt/Ti/Au、Pt/Al、Ir/Au、Ir/Al或者Pt/Au、Pt/Al多層。
例如，該閘結構6可被提供係藉由把一介電層10沉積在該疊層體之裸露的表面上且局部地把該介電層10蝕刻到某一深度，例如在一直接接觸閘結構之情況下蝕刻到該第二層4或者在一電容性接觸之情況下蝕刻到比該介電層10之厚度小之一深度。如所示，該閘層60可沉積在該如此獲得的凹部中。如所示，該閘層60的厚度可超過該凹部的深度。例如，該介電層可包括一鈍化層及/或其它元素或層體。
一垂直肖特基二極體100可與該功率電晶體200同時被提供。如下更詳細說明，該垂直肖特基二極體之形成可包括以下步驟：形成延伸穿過該第一層及/或該第二層之至少一部分之一陽極；形成包括該基板之一陰極，及在該陰極與陽極之間形成一肖特基障壁。
如第3圖與第4圖所示，例如，該垂直肖特基二極體可被提供係藉由利用例如電漿蝕刻來局部移除該疊層體之一部分以獲得穿過至少該第一層3及該第二層4之一凹部而，同時形成用於該第二功率端7之一凹部。例如，該凹部可自該堆疊之一頂面延伸至該成核層11或延伸至該基板1。如第5圖中所示，接著該凹部可被填充一恰當的陽極半導體材料來形成該肖特基二極體100之(一部分)陰極，該陽極半導體材料與形成該第二功率端7處之該凹部之陽極半導體材料相同且同時被填充，諸如一摻雜半導體材料。例如，該凹部可完全填滿一恰當的陽極半導體材料，諸如一摻雜半導體層(諸如一n型摻雜GaN)使該陰極延伸入該凹部。該半導體層之頂面可被形成該陽極104之一金屬層覆蓋，在此情況下該肖特基障壁可位於該半導體層與該金屬層之間。
在第5圖中，該凹部部份填充一半導體層102，該半導體層102與裸露在該凹部中的該疊層體之一表面直接接觸，例如在此範例中為成核層11之一表面。可選擇地，當該凹部延伸穿過該成核層時或者當該成核層不存在時，在此情況下該裸露的表面可能為該基板1的表面。例如，該半導體層導電層102可以是諸如n型摻雜GaN之一摻雜半導體層，且例如透過利用分子束磊晶法(垂直再生長)或金屬有機物化學氣相磊晶法(橫向與垂直再生長)來進行磊晶再生長而形成。
生長出該半導體層102之後，該凹室可接著由一個或多個附加層完全填滿。例如，如第5圖中所示，該凹部可接著透過生長出由一半導體材料(例如一III族氮化物材料(諸如摻雜GaN))或一金屬材料構成之另一層101而被完全填滿。在該層體101為金屬之情況下，該肖特基障壁將位於該等層體101、102之間且該層體101是該陽極之一部分。如第6圖所示，在該層體101是一半導體層之情況下，該肖特基障壁能夠透過在該層體101之裸露面上沉積具有適於形成該陽極之一形狀及尺寸之一金屬層而獲得。例如，該金屬層可與該閘層60相同且按照該凹部上之該陽極104圖案化。
在該層體101由一半導體材料構成之情況下，該層體102可由相同類型之材料構成但具有一不同的摻雜物濃度。例如，該導電層101與該半導體層102可都由透過例如磊晶再生長獲得的n型摻雜GaN構成，該導電層102具有比該半導體層101(表示為N-)高之一濃度(N+)。例如，該較低層具有比該較高層101中之濃度高若干數量級之一濃度。例如，已發現該較低層102中的摻雜濃度之恰當的值為1019 Cm-3 而該較高層101中的摻雜濃度為1016 Cm-3 。該等層體102與101之摻雜濃度決定該肖特基二極體之垂直擊穿電壓及電流電阻。例如，可獲得600V或更大(例如達1500V)之一擊穿電壓及幾毫歐姆或更小之電流電阻。
參考第8圖，顯示了一半導體結構之範例之一等效電路。如所示，該等效電路包括與一個二極體100串聯之一功率電晶體200。更特定地，該二極體之陰極連接到該功率電晶體之源極。例如，該功率電晶體100之汲極接地或接一正電位，而該源極可(例如)接一負電位或接地。如第7圖中所示，一電感L1可與該二極體並聯到該功率電晶體之源極。則該二極體100可被用作反馳二極體，當該功率電晶體關閉時，即流過該功率電晶體200之電流被中斷時，其抑制由該電感產生之返馳電流。將明白的是，該半導體結構也可用在其它應用中且該顯示的電路只是一範例。例如，該電路可作為一積體電路而實施，例如係藉由在同一積體電路包中提供該電感L1與該半導體結構或者係藉由在同一晶粒上提供該電感L1與該半導體結構。
在第3圖到第6圖之該等範例中，該第二功率端可以是該電晶體之源極而該第一功率端為汲極，且如上所述該第二功率端7與該閘極6之間的距離比該第一功率端5與該閘極6之間的距離小。
參考第7圖與第9圖，可選擇地，該第一功率端5可以是源極，而該第二功率端7可以是汲極。該第一功率端5與該閘極6之間的距離A則可比該第二功率端7與該閘極6之間的距離B小。該閘結構6與該第一功率端5之間的距離可以是例如10微米或更小(諸如大約2微米或更小)及該閘結構6與在此範例中為該功率電晶體之源極的該第二功率端7之間的距離可以大於10微米(諸如15微米或更大)。該閘結構6與該第一功率端5之間的電壓差則可以是30V或更小(諸如10V或更小)，而該閘結構6與該第二功率端7之間的電壓差可以是幾百伏，諸如1500V或更小(諸如600V或更小)。
如所示，在該第二功率端形成該汲極之情況下，該肖特基二極體100之陽極可電連接到該源極，即該第一功率端5。藉此，該肖特基二極體100可被用作一箝位二極體，其定位該電晶體200之汲極與源極。例如，一導電路徑(例如一金屬導線)可被提供，其可將該陽極層連接到該第一功率端5。例如，該導電路徑可被提供為沉積在該介電層10上之一圖案化層50，其在該第一功率端5與該陽極104之間延伸且與之直接接觸。
參考第9圖，顯示了第7圖之該範例之一等效電路。如所示，該等效電路包括與一個二極體100並聯之一功率電晶體200。更特定地，該二極體之陰極連接到該功率電晶體之汲極且該陽極連接到該源極。例如，該功率電晶體100之汲極可連接到一正電位，而例如該源極接地。則該二極體100可被用作一箝位二極體，當該功率電晶體200關閉時，即流過該功率電晶體200之電流被中斷時，其消除任何電壓/電流突波。
在上述說明書中，本發明已結合本發明之實施例的特定範例予以描述。然而要明白的是，可做各種修改及改變而不背離所附申請專利範圍提出的本發明之廣泛精神及範圍。例如，該電晶體可以是包括一個或多個電晶體之一積體電路之一部分。而且，在該等圖式中顯示了橫截面圖，要明白的是該電晶體可具有例如圓形、六邊形或矩形形狀。而且，例如，該基板隔離也可利用一pn結隔離而實施。
例如，本文中描述的該半導體結構可以是任意半導體材料或材料之組合，諸如碳化矽、砷化鎵、矽鍺、絕緣層上覆矽(SOI)、矽、單晶矽、類似之物或者上述之組合。
此外，該描述及該等申請專利範圍中之用語“前面”、“後面”、“頂部”、“底部”、“上面”、“下面”及類似用語(如果有的話)是出於描述目的而使用而未必是用於描述永久的相對位置。應當理解，如此使用之該等用語在恰當的情況下是可互換的使得在此描述之本發明之該等實施例能夠在除本文說明或者描述之外的其它方向中操作。
本文中討論的該等連接可以是適於，例如藉由中間裝置自各個節點、單元或裝置傳遞信號或者把信號傳送至各個節點、單元或裝置之任意類型之連接。因此，除非另外暗示或說明，否則該等連接可以是例如直接連接或間接連接。
儘管該等範例中已描述了特定導電類型或電位極性，但要明白的是，該等導電類型及電位極性可被反轉。
然而，其它修改、改變及可選擇方式也是可能的。因此，該等說明及圖式應當被以一說明方式而非一限制方式看待。在該等申請專利範圍中，位於圓括號之間的參考標記不應當被理解為限制該申請專利範圍。詞語“包含”不排除那些接著列在一項申請專利範圍中之其它元件或步驟之存在。而且，詞語“一”不應當被理解為“只有一個”，而用來指“至少一個”且不排除多數個。某些措施列舉於彼此不同的申請專利範圍中這一事實並不指示此等措施之一組合不能用於得益。
1．．．基板、基板層
2．．．中間層、過渡層
3．．．第一半導體層、第一層、層體
4．．．第二層、層體
5．．．第一功率端
6．．．閘結構、閘極
7．．．第二功率端
8．．．介面
9．．．二維電子氣(2DEG)
10．．．介電層
11．．．中間層、成核層
12．．．隔離區
50．．．圖案化層
60．．．圖案化閘層
70．．．通道
71．．．頂層、層體
72．．．第一導電層、較低層、層體
100．．．垂直肖特基二極體、功率電晶體
101．．．半導體層、二極體層、陽極、導電層、層體、較高層
102．．．二極體層、陰極、半導體層、半導體層導電層、層體、較低層
103．．．肖特基障壁、陰極
104．．．陽極、陽極層
120．．．隔離溝道
200．．．功率電晶體
201．．．主體、電晶體主體
301．．．第二層體層面
302．．．基板層面
A、B．．．距離
第1圖示意性地顯示了一單片半導體結構之一實施例之一第一範例之一橫截面圖。
第2圖示意性地顯示了第1圖之該範例之一俯視圖。
第3圖到第6圖示意性地顯示了一單片半導體結構之一實施例之一範例在製造該單片半導體結構之一方法之一範例的連續階段中之橫截面圖。
第7圖示意性地顯示了一單片半體結構之一實施例之一第二範例之一橫截面圖。
第8圖顯示了第1圖之一半導體結構之該範例之一等效電路。
第9圖顯示了第7圖之一半導體結構之該範例之一等效電路。
1．．．基板
2．．．中間層
3．．．第一層
4．．．第二層
5．．．第一功率端
6．．．閘結構
7．．．第二功率端
8．．．介面
9．．．二維電子氣(2DEG)
10．．．介電層
11．．．中間層
12．．．隔離區
70．．．通道
71．．．層體
72．．．層體
100．．．垂直肖特基二極體
102．．．二極體層
103．．．肖特基障壁
104．．．陽極
200．．．功率電晶體
201．．．主體
301．．．第二層體層面
302．．．基板層面
A、B．．．距離

Claims (18)

  1. 一種單片半導體結構，其包括：一疊層體，其包括：一基板；一第一層，其由一第一半導體材料構成；一第二層，其由一第二半導體材料構成，該第一層位於該基板與該第二層之間，且該第一半導體材料及該第二半導體材料之至少一個包含一III族氮化物材料；該結構包括一功率電晶體，其包括：一主體，其形成於該疊層體中；一第一功率端子，其位於該第一層之面對該第二層之那一面；一第二功率端子，其至少部分形成於該基板中；一閘結構，用以控制電信號穿過該主體在該第一功率端子與該第二功率端子之間的傳送；該結構還包括一肖特基二極體，其包括：一陽極；一陰極，其包括該基板，及在該陰極與該陽極之間的一肖特基障壁，該肖特基障壁位於該基板與該疊層體中之一陽極層之間。
  2. 如申請專利範圍第1項所述之單片半導體結構，其包括該陽極與該第一功率源極之間的一導電路徑。
  3. 如申請專利範圍第1項或第2項所述之單片半導體結 構，其包括穿過該第一層及/或該第二層之一凹部且其中該陰極至少部分由充滿一陰極半導體材料之該凹部之一部分構成。
  4. 如申請專利範圍第3項所述之單片半導體結構，其中該第一半導體材料是一磊晶材料且該凹部被一磊晶再生長材料填滿。
  5. 如申請專利範圍第3項所述之單片半導體結構，其中該凹部自該第一層之一基板層面延伸穿過該第一層與該第二層，且其中該凹部被一陰極III族氮化物材料填滿。
  6. 如申請專利範圍第5項所述之單片半導體結構，其中該陰極III族氮化物材料是一摻雜GaN。
  7. 如申請專利範圍第5項所述之單片半導體結構，其中該陰極III族氮化物材料在該凹部之相鄰於該基板層面之那一部分中具有的摻雜濃度比在該凹部之相鄰於該陽極之那一部分中具有的摻雜濃度高。
  8. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其包括在該肖特基二極體與該主體之間之一隔離區，該隔離區把該肖特基二極體所處之一區域與該主體電隔離開。
  9. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該基板是電阻性的。
  10. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該場效電晶體是一異質結構場效電晶體，且該主體包括在該第一功率端子與該第二功率端子 之間的一異質接面結構，該異質接面結構包括一介面，該第一層與該第二層在該介面處互相接觸且在工作中時一二維電子氣沿著該介面形成。
  11. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該第一半導體材料具有不同於該第二半導體材料之一能帶隙。
  12. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其在該第一層與該基板之間包括至少一中間層，諸如一過渡層及/或一成核層。
  13. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該第一半導體及/或該第二半導體材料是選自由III族氮化物材料、二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN、InGaN、AlInN組成之群組之一III族氮化物材料。
  14. 如申請專利範圍第13項所述之單片半導體結構，其中該第一半導體材料是無意摻雜GaN，及該第二半導體材料是包含AlGaN之一材料。
  15. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該第一層具有至少5微米之一厚度，諸如6微米。
  16. 如申請專利範圍第1項到第2項中任一項所述之單片半導體結構，其中該基板半導體材料包括由SiC、摻雜或未摻雜Si、磊晶生長材料、結晶材料、多晶材料組成之群組中之一個或多個材料。
  17. 一種積體電路，其包括如上述申請專利範圍之任一項所述之至少一個單片半導體結構及連接到該單片半導體結構以形成一電子電路之附加電子元件。
  18. 一種用以製造單片半導體結構之方法，其包括以下步驟：提供一疊層體，該疊層體包括：一基板；一第一層，其由一第一半導體材料構成；一第二層，其由一第二半導體材料構成，該第一層位於該基板與該第二層之間，且該第一半導體材料與該第二半導體材料之至少一個包含一III族氮化物材料；提供一功率電晶體，其包括以下步驟：在該疊層體中形成一主體；在該第一層之面對該第二層之那一面形成一第一功率端子；在該基板中形成一第二功率端子；形成用以控制電信號穿過該主體在該第一功率端子與該第二功率端子之間的傳送之一閘結構；提供一垂直肖特基二極體，其包括以下步驟：形成一陽極；形成包括該基板之一陰極，及在該陰極與該陽極之間形成一肖特基障壁，該肖特基障壁位於該基板與該疊層體中之一陽極層之間。
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