JP2015056556A - 半導体装置 - Google Patents

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Abstract

【課題】反転層、蓄積層、および転位に起因するリーク電流の流れを抑制して、耐圧を向上させることが可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成された第１の膜２とを備える。さらに、装置は、第１の膜２上に形成された第１導電型またはイントリンシック型の第１半導体層３と、第１半導体層３上に形成された第１導電型またはイントリンシック型の第２半導体層４とを備える。さらに、装置は、第１半導体層３に接する第１の上部Ｓ３と、第１の膜に接する第２の上部Ｓ４と、第１の上部Ｓ３と第２の上部Ｓ４との間に位置する第１の側部Ｓ５と、第２の上部Ｓ４と半導体基板の下部Ｓ２との間に位置する第２の側部Ｓ６と、を有する第２導電型の第３半導体層１１、１２を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＧａＮ（窒化ガリウム）系材料を利用したＨＥＭＴ（高電子移動度トランジスタ）は、ＧａＮ層とＡｌＧａＮ（窒化アルミニウムガリウム）層とのヘテロ界面に自然に発生する２ＤＥＧ（２次元電子ガス）層により、ＧａＮ系材料の特性を最大限に活用でき、次世代の増幅器やスイッチング素子などに用いられるデバイスとして注目されている。ＨＥＭＴに求められる性能の１つとして、絶縁破壊耐圧がある。絶縁破壊耐圧は、ＨＥＭＴのソース電極とドレイン電極との間に印加できる最大電圧である。
ＨＥＭＴのＧａＮ層とＡｌＧａＮ層は、半導体基板上にバッファ層（緩衝層）を介して積層されている。しかしながら、半導体基板とＧａＮ層の格子定数や熱膨張係数が互いに異なることから、バッファ層、ＧａＮ層、ＡｌＧａＮ層は、結晶欠陥の一種である転位を含んでいる。これらの転位は、ＨＥＭＴに高電圧が印加された際に、リーク電流が生じる原因となる。また、ＨＥＭＴの耐圧を大きくすると、半導体基板とバッファ層との間にキャリアが生じ、反転層または蓄積層が形成される。その結果、ソース電極とドレイン電極がショートチャネル化された状態となり、リーク電流が発生してしまう。これらのリーク電流は、ＨＥＭＴの耐圧向上の障壁となっている。
特開２０１２−４４１１３号公報
反転層、蓄積層、および転位に起因するリーク電流の流れを抑制して、耐圧を向上させることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された第１の膜とを備える。さらに、前記装置は、前記第１の膜上に形成された第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型またはイントリンシック型の第２半導体層とを備える。さらに、前記装置は、前記第１半導体層に接する第１の上部と、前記第１の膜に接する第２の上部と、前記第１の上部と前記第２の上部との間に位置する第１の側部と、前記第２の上部と前記半導体基板の下部との間に位置する第２の側部と、を有する第２導電型の第３半導体層を備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の詳細を説明するための断面図である。 第１実施形態の第１変形例の半導体装置の構造を示す断面図である。 第１実施形態の第２変形例の半導体装置の構造を示す断面図である。 第１実施形態の第３変形例の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の第１変形例の半導体装置の構造を示す断面図である。 第２実施形態の第２変形例の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、電力用トランジスタとしてＨＥＭＴを備えている。
図１の半導体装置は、ｎ型またはｐ型の半導体基板１と、第１の膜の例であるバッファ層２と、第１半導体層の例であるｎ型またはｉ型（イントリンシック型）の電子走行層３と、第２半導体層の例であるｎ型またはｉ型の電子供給層４と、ゲート電極５と、ソース電極６と、ドレイン電極７と、絶縁膜８と、第３半導体層の例である第１および第２のｐ型半導体層１１、１２と、第１および第２の絶縁膜１３、１４とを備えている。
図１の第１、第２のｐ型半導体層１１、１２はそれぞれ、第３半導体層の第１、第２の層の例である。また、ｎ型、ｐ型はそれぞれ、第１、第２導電型の例である。なお、ｉ型の半導体層とは、ｎ型不純物およびｐ型不純物が意図的に含まれていない半導体層を意味する。ｉ型の半導体層は、アンドープの半導体層とも呼ばれる。
半導体基板１は、上部Ｓ1と下部Ｓ2とを有している。半導体基板１は、例えばシリコン基板である。図１は、半導体基板１の上部Ｓ1、下部Ｓ2に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１の上部Ｓ1、下部Ｓ2に垂直なＺ方向とを示している。
本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１の上部Ｓ1、下部Ｓ2の位置関係は、半導体基板１の上部Ｓ1が半導体基板１の下部Ｓ2の上方に位置していると表現される。
バッファ層２は、半導体基板１の上部Ｓ1上に形成されている。バッファ層２は例えば、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。バッファ層２は、炭素原子がドープされていてもよい。
電子走行層３は、バッファ層２上に形成されている。電子走行層３は例えば、ｎ型またはｉ型のＧａＮ層である。符号Ｒは、電子走行層３の上端に２ＤＥＧ層が生じる領域を示す。
電子供給層４は、電子走行層３上に形成されている。電子供給層４は例えば、ｎ型またはｉ型のＡｌＧａＮ層である。
ゲート電極（制御電極）５は、電子供給層４上に絶縁膜８を介して形成されている。一方、ソース電極（第１の主電極）６とドレイン電極（第２の主電極）７は、電子供給層４上に直接形成されており、電子供給層４と電気的にされてオーミックコンタクトを形成している。ゲート電極５は、一組の第１および第２のｐ型半導体層１１、１２の真上に配置されている。また、ソース電極６は、二組の第１および第２のｐ型半導体層１１、１２の間に挟まれる位置に配置されている。同様に、ドレイン電極７は、二組の第１および第２のｐ型半導体層１１、１２の間に挟まれる位置に配置されている。ゲート電極５、ソース電極６、およびドレイン電極７は、Ｙ方向に延びる形状を有している。また、絶縁膜８は例えば、シリコン酸化膜またはシリコン窒化膜である。
第１、第２のｐ型半導体層１１、１２は、電子走行層３に接する第１の上部Ｓ3と、バッファ層２に接する第２の上部Ｓ4と、第１の上部Ｓ3と第２の上部Ｓ4との間に位置する第１の側部Ｓ5と、第２の上部Ｓ4と半導体基板１の下部Ｓ2との間に位置する第２の側部Ｓ6とを有している。
第１の上部Ｓ3は、電子走行層３の上端とバッファ層２の上端との間の高さに位置している。ただし、第１の上部Ｓ3は、電子走行層３と第１のｐ型半導体層１１との間のｐｎ接合（またはｐｉ接合）による空乏層が、２ＤＥＧの生じる領域Ｒに接しない高さに設けられている。また、第２の上部Ｓ4は、半導体基板１の上部Ｓ1とほぼ同じ高さに位置している。符号Ｋは、第２の上部Ｓ4と第１の側部Ｓ5との間に位置する角部を示している。第１、第２の上部Ｓ3、Ｓ4は、ゲート電極５、ソース電極６、ドレイン電極７と同様に、Ｙ方向に延びる形状を有している。
符号Ａ1は、第２の上部Ｓ4近傍における第１の側部Ｓ5で囲まれた領域の面積を示す。また、符号Ａ2は、第２の上部Ｓ4近傍における第２の側部Ｓ6で囲まれた領域の面積を示す。本実施形態において、面積Ａ2は、面積Ａ1よりも大きく設定されており（Ａ2＞Ａ1）、具体的には、面積Ａ1の２倍以上に設定されている（Ａ2≧２Ａ1）。
第１のｐ型半導体層１１は、第１の上部Ｓ3と第１の側部Ｓ5とを有している。第１のｐ型半導体層１１は、Ｇａ（ガリウム）およびＮ（窒素）を含有する化合物半導体層であり、例えば、ホモエピタキシャル成長により形成されたｐ型のＧａＮ層である。ホモエピタキシャル層は、含まれる転位が少ないという利点がある。
第２のｐ型半導体層１２は、第２の上部Ｓ4と第２の側部Ｓ6とを有し、第１のｐ型半導体層１１と異なる半導体材料で形成されている。第２のｐ型半導体層１２は、Ａｌ（アルミニウム）、Ｇａ、およびＮを含有する化合物半導体層であり、例えば、ｐ型のＡｌＧａＮ層である。第２のｐ型半導体層１２は、第１の上部Ｓ3と半導体基板１の上部Ｓ1との間に位置する第１の部分１２ａと、半導体基板１の上部Ｓ1と下部Ｓ2との間に位置する第２の部分１２ｂとを含んでいる。
第１の絶縁膜１３は、第２の上部Ｓ4と半導体基板１の下部Ｓ2との間に、第２のｐ型半導体層１２に接するように形成されている。第２の絶縁膜１４は、半導体基板１の下部Ｓ2に、第２のｐ型半導体層１２と第１の絶縁膜１３とを覆うように形成されている。第１の絶縁膜１３と第２の絶縁膜１４は、例えば、ＳｉＯ2膜（シリコン酸化膜）またはＡｌ2Ｏ3膜（アルミニウム酸化膜）である。
第１、第２のｐ型半導体層１１、１２と第１、第２の絶縁膜１３、１４は、例えば、半導体基板１の下部Ｓ2に溝（トレンチ）を形成し、溝の内部に第１のｐ型半導体層１１、第２のｐ型半導体層１２、第１の絶縁膜１３を順に形成し、第２のｐ型半導体層１２および第１の絶縁膜１３を覆うように第２の絶縁膜１４を形成することで形成可能である。ただし、第１、第２のｐ型半導体層１１、１２と第１、第２の絶縁膜１３、１４は、その他の方法で形成してもよい。
図２は、第１実施形態の半導体装置の詳細を説明するための断面図である。
図２に示すように、バッファ層２や電子走行層３は、多くの転位αを含んでいる。バッファ層２、電子走行層３、電子供給層４の転位αの密度は、バッファ層２が最も大きく、電子供給層４が最も小さい。ＨＥＭＴの耐圧を大きくすると、矢印βで示すように、転位αに沿ってリーク電流が流れてしまう。このリーク電流は、半導体装置のチップ端面に向かって流れることとなる。
また、ＨＥＭＴの耐圧を大きくすると、半導体基板１とバッファ層２との間にキャリアが生じ、反転層（または蓄積層。以下同様）γが形成される。その結果、ソース電極６とドレイン電極７がショートチャネル化された状態となり、リーク電流が発生してしまう。このリーク電流も、半導体装置のチップ端面に向かって流れることとなる。
しかしながら、本実施形態においては、電子走行層３と第１のｐ型半導体層１１との間や、半導体基板１と第２のｐ型半導体層１２との間に、ｐｎ接合（またはｐｉ接合。以下同様）が形成されている。これらのｐｎ接合部には、電子や正孔が不足する空乏層が発生する。そのため、これらのｐｎ接合によるポテンシャル障壁によりリーク電流の流れが制限される、すなわち、リークパスが遮断される。よって、本実施形態によれば、反転層γや転位αに起因するリーク電流の流れを抑制して、ＨＥＭＴの耐圧を向上させることが可能となる。
また、本実施形態の第１および第２のｐ型半導体層１１、１２は、第１の側部Ｓ5と第２の側部Ｓ6との間に、バッファ層２に接する第２の上部Ｓ4を有している。そのため、反転層γによるリーク電流がチップ端面まで流れるためには、この第２の上部Ｓ4に沿った長いｐ型層（第２のｐ型半導体層１２）を通過する必要がある。よって、本実施形態によれば、このような長いｐ型層により、反転層γによるリーク電流がチップ端面まで流れることを抑制することが可能となる。
このｐ型層のＸ方向の長さは、なるべく長いことが望ましい。しかしながら、第２の上部Ｓ4と第１の側部Ｓ5との間に位置する角部Ｋは、エッチング加工やエッチバック加工などにより丸められる場合がある。そのため、ｐ型層のＸ方向の長さは、角部Ｋが丸み部を有している場合も考慮に入れて、十分に長く設定することが望ましい。
よって、本実施形態においては、面積Ａ2を面積Ａ1の２倍以上に設定している。これにより、本実施形態によれば、このｐ型層のＸ方向の長さを十分に長く設定することが可能となる。
（第１実施形態の変形例の半導体装置）
図３は、第１実施形態の第１変形例の半導体装置の構造を示す断面図である。
図１の第２のｐ型半導体層１２は、第１の上部Ｓ3と半導体基板１の上部Ｓ1との間に位置する第１の部分１２ａと、半導体基板１の上部Ｓ1と下部Ｓ2との間に位置する第２の部分１２ｂとを含んでいる。
一方、図３の第２のｐ型半導体層１２は、半導体基板１の上部Ｓ1と下部Ｓ2との間に位置する第２の部分１２ｂは含んでいるが、第１の上部Ｓ3と半導体基板１の上部Ｓ1との間に位置する第１の部分１２ａは含んでいない。
図４は、第１実施形態の第２変形例の半導体装置の構造を示す断面図である。
図４の半導体装置は、図１の半導体装置の第１、第２のｐ型半導体層１１、１２を第３のｐ型半導体層１５で置き換えた構造を有している。よって、図４の第１の上部Ｓ3、第２の上部Ｓ4、第１の側部Ｓ5、および第２の側部Ｓ6は、同じ半導体材料（第３のｐ型半導体層１５の材料）で形成されている。第３のｐ型半導体層１５は、ＧａおよびＮを含有する化合物半導体層であり、例えば、ホモエピタキシャル成長により形成されたｐ型のＧａＮ層である。第３のｐ型半導体層１５は、第３半導体層の例である。
図５は、第１実施形態の第３変形例の半導体装置の構造を示す断面図である。
図１のゲート電極５の真下の第１の上部Ｓ3は、ソース電極６やドレイン電極７の真下の第１の上部Ｓ3と同じ高さに設けられている。図１に示す形状の第１の上部Ｓ3は、例えば、製造が容易という利点がある。
一方、図５のゲート電極５の真下の第１の上部Ｓ3は、ソース電極６やドレイン電極７の真下の第１の上部Ｓ3よりも低い高さに設けられている。図５のゲート電極５の真下の第１の上部Ｓ3は、例えば、バッファ層２の上端の高さに近い高さに設けることが望ましい。図５に示す形状の第１の上部Ｓ3は、例えば、電子の通り道である２ＤＥＧ層の電子移動度を低下させないという利点がある。なお、図５に示す形状の第１の上部Ｓ3は、図３や図４の半導体装置や、後述する図６〜図８の半導体装置にも適用可能である。
本実施形態においては、図１に示す構造の代わりに、図３、図４、または図５に示す構造を採用してもよい。
以下、図１、図３、図４、および図５の半導体装置を比較する。
図１、図３、図５の半導体装置においては、ＧａＮ層である第１のｐ型半導体層１１だけでなく、ＡｌＧａＮ層である第２のｐ型半導体層１２も使用する。ＡｌＧａＮ層は、例えば、ＧａＮ層よりもバンドギャップが大きく、ＨＥＭＴの耐圧をより向上できるという利点がある。
一方、図４の半導体装置においては、第１および第２のｐ型半導体層１１、１２の代わりに、ＧａＮ層である第３のｐ型半導体層１５のみを使用する。この場合、ＡｌＧａＮ層を使用せずにＧａＮ層のみを使用するため、ＧａＮ層およびＡｌＧａＮ層を使用する場合に比べて、半導体装置の製造工程を単純化できるという利点が得られる。また、第３のｐ型半導体層１５は、ＧａＮ層の代わりにＡｌＧａＮ層としてもよい。
以上のように、本実施形態の半導体装置は、電子走行層３に接する第１の上部Ｓ3と、バッファ層２に接する第２の上部Ｓ4と、第１の上部Ｓ3と第２の上部Ｓ4との間に位置する第１の側部Ｓ5と、第２の上部Ｓ4と半導体基板１の下部Ｓ2との間に位置する第２の側部Ｓ6とを有するｐ型半導体層１１、１２（または１５）を備えている。よって、本実施形態によれば、反転層、蓄積層、転位に起因するリーク電流の流れを抑制して、ＨＥＭＴの耐圧を向上させることが可能となる。
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
図６の半導体装置は、図４に示す構成要素に加えて、第４のｐ型半導体層１６を備えている。図６の第３および第４のｐ型半導体層１５、１６は、第３半導体層の例である。また、図６の第３および第４のｐ型半導体層１５、１６はそれぞれ、第３半導体層の第１、第２の層の例である。
第３のｐ型半導体層１５は、第１の上部Ｓ3、第１の側部Ｓ5、および第２の側部Ｓ6を有している。一方、第４のｐ型半導体層１６は、第２の上部Ｓ4を有している。第４のｐ型半導体層１６は、例えば、ｐ型不純物を含有するシリコン層である。
第４のｐ型半導体層１６は、例えば、半導体基板１の下部Ｓ2に、半導体基板１の上部Ｓ1と下部Ｓ2との間に底部を有する第１の溝を形成し、第１の溝の底部の半導体基板１にｐ型不純物を注入し、その後、第１の溝の底部に第２の溝を形成することで形成可能である。この場合、第４のｐ型半導体層１６は、半導体基板１内に形成されたｐ型半導体領域である。
なお、半導体基板１がｎ型基板の場合には、第４のｐ型半導体層１６の不純物濃度が、ｐｎ接合によりポテンシャル障壁が形成される濃度となるように、上記のｐ型不純物の注入が行われる。一方、半導体基板１がｐ型基板の場合には、ｐ型の半導体基板１の結晶性に影響が出ない程度に、第４のｐ型半導体層１６の不純物濃度をｐ型の半導体基板１の不純物濃度よりも高く設定することが好ましい。これらの場合、第３のｐ型半導体層１６の厚さは、ｐ型不純物を注入できる厚さに設定することが好ましく、例えば１μｍ以上（より詳細には３μｍ以上）とすることが望ましい。
また、第３のｐ型半導体層１５と第１、第２の絶縁膜１３、１４は、例えば、第１および第２の溝の内部に第３のｐ型半導体層１５、第１の絶縁膜１３を順に形成し、第３のｐ型半導体層１５および第１の絶縁膜１３を覆うように第２の絶縁膜１４を形成することで形成可能である。ただし、第３のｐ型半導体層１５と第１、第２の絶縁膜１３、１４は、その他の方法で形成してもよい。
次に、引き続き図６を参照し、第２実施形態の半導体装置の詳細を説明する。符号α、β、γの意味については、図２と同様である。
図２の第１および第２のｐ型半導体層１１、１２は、第１の側部Ｓ5と第２の側部Ｓ6との間に、バッファ層２に接する第２の上部Ｓ4を有している。そのため、反転層（または蓄積層。以下同様）γによるリーク電流がチップ端面まで流れるためには、この第２の上部Ｓ4に沿った長いｐ型層（第２のｐ型半導体層１２）を通過する必要がある。
同様に、図６の第３および第４のｐ型半導体層１５、１６も、第１の側部Ｓ5と第２の側部Ｓ6との間に、バッファ層２に接する第２の上部Ｓ4を有している。そのため、反転層γによるリーク電流がチップ端面まで流れるためには、この第２の上部Ｓ4に沿った長いｐ型層（第４のｐ型半導体層１６）を通過する必要がある。
よって、本実施形態によれば、このような第４のｐ型半導体層１６により、反転層γによるリーク電流がチップ端面まで流れることを抑制することが可能となる。
（第２実施形態の変形例の半導体装置）
図７は、第２実施形態の第１変形例の半導体装置の構造を示す断面図である。
図７の半導体装置は、図６の半導体装置の第３のｐ型半導体層１５を第１、第２のｐ型半導体層１１、１２で置き換えた構造を有している。図７の第１、第２、第４のｐ型半導体層１１、１２、１６は、第３半導体層の例である。また、図７の第１、第２、第４のｐ型半導体層１１、１２、１６はそれぞれ、第３半導体層の第１、第２、第３の層の例である。
第１のｐ型半導体層１１は、第１の上部Ｓ3と第１の側部Ｓ5とを有している。第２のｐ型半導体層１２は、第２の側部Ｓ6を有している。第１、第２、第４のｐ型半導体層１１、１２、１６は、互いに異なる半導体材料で形成されている。
図８は、第２実施形態の第２変形例の半導体装置の構造を示す断面図である。
図７の第２のｐ型半導体層１２は、半導体基板１の上部Ｓ1と下部Ｓ2との間に位置する第２の部分１２ｂは含んでいるが、第１の上部Ｓ3と半導体基板１の上部Ｓ1との間に位置する第１の部分１２ａは含んでいない。
一方、図８の第２のｐ型半導体層１２は、第１の上部Ｓ3と半導体基板１の上部Ｓ1との間に位置する第１の部分１２ａと、半導体基板１の上部Ｓ1と下部Ｓ2との間に位置する第２の部分１２ｂとを含んでいる。
本実施形態においては、図６に示す構造の代わりに、図７や図８に示す構造を採用してもよい。
以上のように、本実施形態の半導体装置は、電子走行層３に接する第１の上部Ｓ3と、バッファ層２に接する第２の上部Ｓ4と、第１の上部Ｓ3と第２の上部Ｓ4との間に位置する第１の側部Ｓ5と、第２の上部Ｓ4と半導体基板１の下部Ｓ2との間に位置する第２の側部Ｓ6とを有するｐ型半導体層１５、１６（または１１、１２、１６）を備えている。よって、本実施形態によれば、反転層、蓄積層、および転位に起因するリーク電流の流れを抑制して、ＨＥＭＴの耐圧を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体基板、２：バッファ層、３：電子走行層、４：電子供給層、
５：ゲート電極、６：ソース電極、７：ドレイン電極、８：絶縁膜、
１１：第１のｐ型半導体層、１２：第２のｐ型半導体層、
１２ａ：第１の部分、１２ｂ：第２の部分、
１３：第１の絶縁膜、１４：第２の絶縁膜、
１５：第３のｐ型半導体層、１６：第４のｐ型半導体層

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に形成された第１の膜と、
    前記第１の膜上に形成された第１導電型またはイントリンシック型の第１半導体層と、
    前記第１半導体層上に形成された前記第１導電型またはイントリンシック型の第２半導体層と、
    前記第１半導体層に接する第１の上部と、前記第１の膜に接する第２の上部と、前記第１の上部と前記第２の上部との間に位置する第１の側部と、前記第２の上部と前記半導体基板の下部との間に位置する第２の側部と、を有する第２導電型の第３半導体層と、
    を備える半導体装置。
  2. 前記第３半導体層は、
    前記第１の上部と前記第１の側部とを有する第１の層と、
    前記第２の上部と前記第２の側部とを有し、前記第１の層と異なる材料で形成された第２の層と、
    を備える請求項１に記載の半導体装置。
  3. 前記第３半導体層の前記第１の上部、前記第２の上部、前記第１の側部、および前記第２の側部は、同じ材料で形成されている、請求項１に記載の半導体装置。
  4. 前記第３半導体層は、
    前記第１の上部、前記第１の側部、および前記第２の側部を有する第１の層と、
    前記第２の上部を有し、前記第１の層と異なる材料で形成された第２の層と、
    を備える請求項１に記載の半導体装置。
  5. 前記第３半導体層は、
    前記第１の上部と前記第１の側部とを有する第１の層と、
    前記第２の側部を有し、前記第１の層と異なる材料で形成された第２の層と、
    前記第２の上部を有し、前記第１および第２の層と異なる材料で形成された第３の層と、
    を備える請求項１に記載の半導体装置。
  6. 前記第２の層は、
    前記第１の上部と前記半導体基板の上部との間に位置する第１の部分と、
    前記半導体基板の上部と前記半導体基板の下部との間に位置する第２の部分と、
    を含む請求項２または５に記載の半導体装置。
  7. さらに、前記第２の上部と前記半導体基板の下部との間に、前記第３半導体層に接するように形成された絶縁膜を備える、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第２の上部近傍における前記第２の側部で囲まれた領域の面積は、前記第２の上部近傍における前記第１の側部で囲まれた領域の面積の２倍以上である、請求項１から７のいずれか１項に記載の半導体装置。
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