CN111146286A - 半导体装置 - Google Patents

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Abstract

本发明提供了一种半导体装置，其包含半导体层，设置于基底上方；掺杂区，设置于半导体层中；元件区，设置于掺杂区上，包含源极、漏极和栅极；第一隔离结构，设置于半导体层中且环绕掺杂区；第二隔离结构，环绕第一隔离结构且与第一隔离结构隔开；以及端子，设置于第一隔离结构和第二隔离结构之间，且与源极等电位。本发明可以消除在隔离结构外部施加的电压对隔离结构内部元件的干扰，进而提升可靠度和安全操作区间。

Description

半导体装置
技术领域
本发明是关于半导体制造技术，特别是有关于绝缘体上覆半导体装置。
背景技术
半导体装置包含基底以及设置于基底上方的电路组件，并且已经广泛地用于各种电子产品，例如个人电脑、行动电话、数位相机及其他电子设备。半导体装置的演进持续影响及改善人类的生活方式。
半导体装置通常包含隔离结构，以电性隔离形成于半导体基底上的装置。隔离结构的设置可以藉由在半导体装置中蚀刻出沟槽，然后在沟槽中形成绝缘材料。依照沟槽的深度，隔离结构可以分为浅沟槽隔离结构(Shallow Trench Isolation，STI)与深沟槽隔离结构(Deep Trench Isolation，DTI)。深度较浅的浅沟槽隔离结构常用于降低寄生电容，并在装置之间提供较低水平的电压隔离。另一方面，深沟槽隔离结构则具有较深的深度，以在共用同一半导体基底的不同类型积体电路之间提供隔离。
然而，这些隔离结构虽大致符合需求，但仍无法在每个方面皆令人满意，可能在某些情况下限制半导体装置的效能，因此需要进一步改良半导体装置和隔离结构，以使得半导体装置能有更广泛的应用。
发明内容
根据本发明的一些实施例，提供半导体装置，用以解决现有半导体装置采用的隔离结构在某些情况下限制半导体装置效能的问题。此半导体装置包含半导体层，设置于基底上方；掺杂区，设置于半导体层中；元件区，设置于掺杂区上，包含源极、漏极和栅极；第一隔离结构，设置于半导体层中且环绕掺杂区；第二隔离结构，环绕第一隔离结构且与第一隔离结构隔开；以及端子，设置于第一隔离结构和第二隔离结构之间，且与源极等电位。
在一些实施例中，第一隔离结构和第二隔离结构被半导体层的一部分隔开。
在一些实施例中，掺杂区包含邻近端子的第一导电类型掺杂区与远离端子的第二导电类型掺杂区，其中第一导电类型掺杂区与第二导电类型掺杂区具有不同导电类型。
在一些实施例中，源极设置于第一导电类型掺杂区上方，且漏极设置于第二导电类型掺杂区上方。
在一些实施例中，半导体装置还包含多个第一元件区，设置于多个第一掺杂区上；多个第一隔离结构，设置于半导体层中，其中这些第一隔离结构的每一个各自环绕这些第一掺杂区的每一个。
在一些实施例中，第二隔离结构环绕这些第一隔离结构，且与这些第一隔离结构的每一个隔开。
在一些实施例中，半导体装置还包含额外的第二隔离结构，与第二隔离结构并置。
在一些实施例中，半导体装置还包含多个第二元件区，设置于多个第二掺杂区上且被额外的第二隔离结构环绕，其中这些第二元件区与这些第一元件区具有不同导电类型。
在一些实施例中，半导体装置还包含多个端子，分别设置于额外的第二隔离结构和该第二隔离结构中。
在一些实施例中，半导体装置还包含绝缘层，设置于基底与半导体层之间，且第一隔离结构和第二隔离结构的底部与该绝缘层接触。
本发明实施例，在半导体装置设置两隔离结构，并于两隔离结构之间设置与源极等电位的端子，以消除在隔离结构外部施加的电压对隔离结构内部元件的干扰，进而提升可靠度和安全操作区间。
附图说明
以下将结合所附附图详述本揭露的实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本揭露的特征。
图1A～图1D是根据一些实施例绘示在制造半导体装置的各个阶段的剖面示意图。
图1E是根据一些实施例绘示半导体装置的俯视图。
图2A～图2C是根据一些其他实施例绘示在制造半导体装置的各个阶段的剖面示意图。
图2D是根据一些其他实施例绘示半导体装置的俯视图。
图3～图5是根据另一些其他实施例绘示半导体装置的俯视图。
附图标号：
100、200、300、400、500～半导体装置；
102～基底；
104～绝缘层；
106～半导体层；
108、108A、108B、108C、108D～第一导电类型掺杂区；
109、109A、109B、109C、109D～掺杂区；
110、110A、110B、110C、110D～第二导电类型掺杂区；
112～场氧化层；
114～漏极；
116～源极；
118～体接触件；
120～栅极介电层；
122～栅极电极层；
124、124A、124B、124C、124D～元件区；
126、126A、126B～端子；
130、130A、130B、130C、130D～第一隔离结构；
140～第二隔离结构；
D1～第一间距；
D2～第二间距；
D3～第三间距；
W1～第一宽度；
W2～第二宽度；
A、B、C～箭号。
具体实施方式
以下概述一些实施例，以使得本领域技术人员可以更容易理解本发明。然而，这些实施例只是范例，并非用于限制本发明。可以理解的是，本领域技术人员可以根据需求调整以下描述的实施例，例如改变步骤顺序及/或包含比在此描述的更多或更少步骤。
此外，可以在以下叙述的实施例的基础上添加其他元件。举例来说，「在第一元件上形成第二元件」的描述可能包含第一元件与第二元件直接接触的实施例，也可能包含第一元件与第二元件之间具有其他元件，使得第一元件与第二元件不直接接触的实施例，并且第一元件与第二元件的上下关系可能随着装置在不同方位操作或使用而改变。
以下根据本发明的一些实施例，描述半导体装置及其制造方法，且特别适用于具有对基底施加背部偏压的应用的半导体装置。本发明在半导体装置设置两隔离结构，并于两隔离结构之间设置与源极等电位的端子，以消除在隔离结构外部施加的电压对隔离结构内部元件的干扰，进而提升可靠度和安全操作区间。
为了方便说明，下文将以具有绝缘体上覆半导体(Semiconductor on Insulator，SOI)基底的横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)装置描述本发明，但本发明不限于此。本发明也可应用于其他类型的金属氧化物半导体装置，例如垂直扩散金属氧化物半导体(Vertically Diffused MetalOxide Semiconductor，VDMOS)装置、增强型扩散金属氧化物半导体(Extended-DrainMetal Oxide Semiconductor，EDMOS)装置或类似的金属氧化物半导体装置。此外，本发明也可应用于其他类型的半导体装置，例如二极体(diode)、绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor，IGBT)、双极性结型晶体管(Bipolar JunctionTransistor，BJT)或类似的半导体装置。
图1A～图1D是根据一些实施例绘示在制造半导体装置100的各个阶段的剖面示意图。如图1A所示，半导体装置100包含基底102。可以使用任何适用于半导体装置100的基底材料。举例来说，基底102可以是块体(bulk)半导体基底或包含由不同材料形成的复合基底，并且可以将基底102掺杂(例如使用p型或n型掺质)或不掺杂。在一些实施例中，基底102可以包含元素半导体基底、化合物半导体基底或合金半导体基底。举例来说，基底102可以包含硅基底、锗基底、硅锗基底、碳化硅(Silicon Carbide，SiC)基底、氮化铝(AluminiumNitride，AlN)基底、氮化镓(Gallium Nitride，GaN)基底、类似的材料或前述的组合。
然后根据一些实施例，在基底102上方设置绝缘层104，并且在绝缘层104上方设置半导体层106。在一些实施例中，基底102、绝缘层104和半导体层106的形成可以藉由氧离子注入隔离(Separation by Ion Implantation of Oxygen，SIMOX)工艺、氧电浆注入隔离(Separation by Plasma Implantation of Oxygen，SPIMOX)工艺、晶片接合(waferbonding)工艺、外延层转移(Epitaxial Layer Transfer，ELTRAN)工艺、类似的工艺或前述的组合。
在使用氧离子注入隔离(SIMOX)工艺的一些实施例中，使用具有高能量的氧离子束将氧离子注入晶片，使氧离子与晶片反应，并且藉由高温退火(anneal)工艺在晶片中形成氧化层，即绝缘层104，其中在绝缘层104下方和在绝缘层104上方的晶片的部分分别形成基底102和半导体层106。在使用氧电浆注入隔离(SPIMOX)工艺的一些实施例中，可以使用类似于氧离子注入隔离工艺的方式，但使用电浆取代氧离子束，以提升产量并降低成本。
在使用晶片接合工艺的一些实施例中，直接将绝缘层104接合至半导体层106，再将两者接合至基底102，并且可以在接合至基底102之前，将半导体层106薄化。
在使用外延层转移(ELTRAN)工艺的一些实施例中，在晶种层(seed layer，未绘示)上外延成长半导体层106，再将半导体层106氧化以形成绝缘层104。在将绝缘层104接合至基底102之后，移除晶种层。
在一些实施例中，绝缘层104可以包含埋藏介电层，例如埋藏氧化物(Buriedoxide，BOX)、埋藏氧化硅(Silicon Oxide，SiO2)、埋藏氮化硅(Silicon Nitride，SiN)、类似的材料或前述的组合。
在一些实施例中，可以使用p型或n型掺质对半导体层106进行掺杂。举例来说，p型掺质可以是硼、铝、镓、BF2、类似的材料或前述的组合，且n型掺质可以是氮、磷、砷、锑、类似的材料或前述的组合。在一些实施例中，半导体层106的掺杂可以藉由在外延成长期间原位(in-situ)掺杂及/或藉由在外延成长之后使用p型或n型掺质注入(implanting)。
然后如图1B所示，在半导体层106中设置掺杂区109，其中掺杂区109包含第一导电类型掺杂区108和第二导电类型掺杂区110，且第一导电类型掺杂区108和第二导电类型掺杂区110具有不同导电类型。在一些实施例中，横向扩散金属氧化物半导体装置为p型(LDPMOS)，其中第一导电类型掺杂区108为n型且第二导电类型掺杂区110为p型。在另一些实施例中，横向扩散金属氧化物半导体装置为n型(LDNMOS)，其中第一导电类型掺杂区108为p型且第二导电类型掺杂区110为n型。
在一些实施例中，可以在掺杂第一导电类型掺杂区108和第二导电类型掺杂区110之前，形成遮罩层(未绘示)并将其图案化，以覆盖半导体装置100的欲保护避免注入的区域，并达到对第一导电类型掺杂区108和第二导电类型掺杂区110的不同注入工艺。在一些实施例中，遮罩层可以是光刻胶，例如正型光刻胶或负型光刻胶。在另一些实施例中，遮罩层可以是硬遮罩，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅(silicon carbonnitride)、类似的材料或前述的组合。在一些实施例中，遮罩层的形成可以包含旋转涂布(spin-on coating)、物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)、类似的沉积工艺或前述的组合，并且可以使用合适的光刻(lithography)技术将遮罩层图案化。
然后对半导体层106的未被遮罩层覆盖的部分进行注入，以分别形成第一导电类型掺杂区108和第二导电类型掺杂区110。第一导电类型掺杂区108和第二导电类型掺杂区110的位置是根据预定设置元件区的位置调整。第一导电类型掺杂区108和第二导电类型掺杂区110的掺杂浓度高于半导体层106的掺杂浓度。接着移除遮罩层。
然后如图1C所示，在第一导电类型掺杂区108设置源极116和体接触件(bodycontact)118，并且在第二导电类型掺杂区110设置场氧化层112和漏极114。在一些实施例中，源极116、漏极114和体接触件118的形成可以使用离子注入工艺配合遮罩层(未绘示)。遮罩层的材料和形成方式可以如前所述，但也可以使用其他材料和形成方式。在一些实施例中，可以藉由一道离子注入工艺同时形成源极116和漏极114，并且可以藉由另一道离子注入工艺形成体接触件118。在另一些实施例中，可以藉由不同离子注入工艺分别形成源极116、漏极114和体接触件118。
源极116和漏极114具有相同的导电类型，而体接触件118具有另一导电类型。在横向扩散金属氧化物半导体装置为p型(LDPMOS)的实施例中，源极116和漏极114为p型且体接触件118为n型。在横向扩散金属氧化物半导体装置为n型(LDNMOS)的实施例中，源极116和漏极114为n型且体接触件118为p型。
源极116、漏极114和体接触件118的掺杂浓度大于第一导电类型掺杂区108和第二导电类型掺杂区110的掺杂浓度。
接着在第二导电类型掺杂区110上设置场氧化(field oxide)层112。在一些实施例中，场氧化层112的形成可以使用热氧化法(Thermal Oxidation)或类似的工艺。在另一些实施例中，场氧化层112的形成也可以使用浅沟槽隔离(Shallow Trench Isolation，STI)工艺或类似的工艺。在一些实施例中，场氧化层112抵接源极116，但场氧化层112也可以与源极116之间具有间隙。另外，在一些实施例中，场氧化层112的深度小于源极116的深度，但场氧化层112的深度也可以大于或等于源极116的深度。
然后在场氧化层112和源极116之间设置栅极介电层120，并且在场氧化层112和栅极介电层120上方设置栅极电极层122。在一些实施例中，栅极介电层120的材料可以包含氧化硅、氮化硅、氮氧化硅、类似的材料或前述的组合。在一些实施例中，栅极介电层120的形成可以使用氧化工艺、沉积工艺、类似的工艺或前述的组合。举例来说，氧化工艺包含干式氧化工艺或湿式氧化工艺，且沉积工艺包含化学沉积工艺。在一些实施例中，栅极介电层120的形成可以使用热氧化法或类似的工艺。
在一些实施例中，栅极介电层120的材料可以包含高介电常数(high-k)介电材料，亦即介电常数高于3.9的介电材料。举例来说，栅极介电层120的材料可以包含HfO2、LaO2、TiO2、ZrO2、Al2O3、Ta2O3、HfZrO、ZrSiO2、HfSiO4、类似的高介电常数材料或前述的组合。栅极介电层120的形成可以藉由物理气相沉积、化学气相沉积、原子层沉积、类似的沉积工艺或前述的组合。
然后在场氧化层112和栅极介电层120上方沉积导电材料，并对沉积的导电材料和栅极介电层120执行图案化工艺，以在预期的位置形成具有共同侧壁的栅极介电层120和栅极电极层122。
在一些实施例中，导电材料的沉积工艺可以包含物理气相沉积、化学气相沉积、原子层沉积、分子束外延(Molecular Beam Epitaxy，MBE)、液相外延(Liquid PhaseEpitaxy，LPE)、气相外延(Vapor Phase Epitaxy，VPE)、类似的工艺或前述的组合。在一些实施例中，导电材料可以包含金属、金属硅化物、半导体材料、类似的材料或前述的组合。举例来说，金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、类似的材料、前述的合金、前述的多层结构或前述的组合，并且半导体材料可以包含多晶硅(poly-Si)或多晶锗(poly-Ge)。
虽然场氧化层112、源极116、漏极114、体接触件118、栅极介电层120和栅极电极层122的形成顺序描述如上，但本发明不限于此，这些元件也可以采用其他形成顺序。此外，源极116、漏极114、体接触件118、栅极介电层120和栅极电极层122的形状不限于图式中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌的侧壁。栅极电极层122的上表面不限于图式中的阶梯状，也可以是大致上平坦的上表面或具有其他形貌的上表面。
然后如图1D所示，设置第一隔离结构130。在一些实施例中，第一隔离结构130可以包含深沟槽隔离(Deep Trench Isolation，DTI)结构。在一些实施例中，设置遮罩层(未绘示)以露出第一隔离结构130的预定位置，并且藉由蚀刻工艺将半导体层106蚀刻出沟槽(未绘示)，然后藉由沉积工艺在沟槽中沉积绝缘材料，以形成第一隔离结构130。在一些实施例中，沟槽可以穿过半导体层106且露出绝缘层104，使得第一隔离结构130的底部接触绝缘层104或深入绝缘层104中。
遮罩层的材料和形成方式可以如前所述，但也可以使用其他材料和形成方式。在一些实施例中，蚀刻工艺可以使用干式蚀刻工艺、湿式蚀刻工艺或前述的组合，例如反应性离子蚀刻(Reactive Ion Etch，RIE)、感应耦合式电浆(Inductively-Coupled Plasma，ICP)蚀刻、中子束蚀刻(Neutral Beam Etch，NBE)、电子回旋共振式(Electron CyclotronResonance，ERC)蚀刻、类似的蚀刻工艺或前述的组合。在一些实施例中，沉积工艺可以包含金属有机化学气相沉积(Metal-Organic CVD，MOCVD)、原子层沉积、分子束外延、液相外延、类似的工艺或前述的组合。在一些实施例中，绝缘材料可以包含例如氧化硅的氧化物、例如氮化硅的氮化物、类似的材料或前述的组合。此外，第一隔离结构130不限于垂直侧壁，也可以具有倾斜侧壁或其他形貌的侧壁。
在一些实施例中，第一隔离结构130与元件区124(如图1E所示)之间的最小间距为第一间距D1。在一些实施例中，如图1D所示，第一间距D1可以是第一隔离结构130与漏极114之间的距离。但本发明不限于此，第一间距D1也可以是第一隔离结构130与其他元件之间的距离。举例来说，第一间距D1可以是第一隔离结构130与体接触件118之间的距离。若第一间距D1太小，可能会使在第一隔离结构130外侧施加的电压影响第一隔离结构130内部的元件区124。若第一间距D1太大，则会造成不必要的空间浪费。可以调整第一间距D1的范围，以降低元件区124受到的干扰，同时使半导体装置100具有较小的体积。
图1E是根据一些实施例绘示半导体装置100的俯视图。如图1E所示，半导体装置100包含元件区124，其中元件区124包含如图1C～图1D所示的场氧化层112、源极116、漏极114、体接触件118、栅极介电层120和栅极电极层122。此外，第一隔离结构130环绕包含第一导电类型掺杂区108和第二导电类型掺杂区110的掺杂区109，并且与元件区124以一部分的半导体层106隔开。
虽然从第一隔离结构130在上视图显示为长方形，但本发明不限于此，第一隔离结构130也可以是其他形状，例如圆形、椭圆形或其他的环绕(loop)形状。
在半导体装置100用于例如超音波医疗应用等用途时，需给予基底102背部偏压，然而，此偏压会在第一隔离结构130两侧的绝缘层104的表面耦合出额外电荷，造成半导体装置100电场分布改变，亦即背侧偏压效应(back side bias effect)，如箭号A和B所示。此外，第一隔离结构130也有水平方向的耦合效应(lateral coupling)，如箭号C所示，造成漏电流数量级升高、热载子注入恶化等问题，进而限缩半导体装置100的安全操作区间。因此，本发明进一步提供以下的实施例，以改善上述问题。
图2A～图2C是根据一些其他实施例绘示半导体装置200的剖面示意图。图2A接续图1C的工艺步骤，为简化起见，以下以相同符号描述相同元件。这些元件的形成方式和材料如前所述，故不再赘述。相较于图1A～图1E的实施例而言，以下的实施例将增设额外的元件，以提升半导体装置的可靠度。
如图2A所示，在半导体装置200的半导体层106中设置端子126。在一些实施例中，端子126的形成可以使用离子注入工艺配合遮罩层(未绘示)。遮罩层的材料和形成方式可以如前所述，但也可以使用其他材料和形成方式。
在一些实施例中，可以在设置源极116、漏极114和体接触件118时设置端子126。举例来说，在一些实施例中，可以藉由一道离子注入工艺形成端子126、源极116和漏极114，并且藉由另一道离子注入工艺形成体接触件118。在另一些实施例中，可以藉由一道离子注入工艺形成源极116和漏极114，并且藉由另一道离子注入工艺形成端子126和体接触件118。但本发明不限于此，也可以藉由多道离子注入工艺分别形成源极116、漏极114、体接触件118和端子126。在又另一些实施例中，可以在形成源极116、漏极114、体接触件118、场氧化层112、栅极介电层120和栅极电极层122之后，使用额外的遮罩层和离子注入工艺形成端子126。也可以采用其他的形成顺序。
端子126的掺杂浓度大于第一导电类型掺杂区108和第二导电类型掺杂区110的掺杂浓度，且端子126的掺杂浓度可以相同或不同于源极116、漏极114和体接触件118的掺杂浓度。可以调整端子126的掺杂浓度，使端子126在具有良好导电性能的同时，其内的掺质对周围元件的影响保持较小。可以调整端子126的宽度，使端子126可以良好接合于端子126的外接导电结构的同时，不造成半导体装置200体积增加。
如图2A所示，在一些实施例中，端子126邻近第一导电类型掺杂区108且远离第二导电类型掺杂区110。但本发明不限于此，在另一些实施例中，端子126也可以设置成邻近第二导电类型掺杂区110且远离第一导电类型掺杂区108或设置于其他位置。
然后如图2B所示，在半导体层106中设置第一隔离结构130和第二隔离结构140。在一些实施例中，第一隔离结构130和第二隔离结构140可以各自独立地包含深沟槽隔离结构。如图2B所示，第一隔离结构130和第二隔离结构140被半导体层106的一部分隔开，且端子126位于第一隔离结构130和第二隔离结构140之间的半导体层106上。
第二隔离结构140的材料和形成方式可以选用如前所述的第一隔离结构130的材料和形成方式，但第一隔离结构130和第二隔离结构140可以各自独立地使用相同或不同材料和形成方式。第一隔离结构130的宽度W1和第二隔离结构140的宽度W2可以相同或不同。在一些实施例中，可以同时形成第一隔离结构130和第二隔离结构140，且第一隔离结构130和第二隔离结构140具有相同材料。但本发明不限于此，可以在形成第一隔离结构130之前或之后形成第二隔离结构140。此外，第一隔离结构130和第二隔离结构140不限于图式中的垂直侧壁，也可以具有倾斜侧壁或其他形貌的侧壁，且第一隔离结构130和第二隔离结构140可以具有相同或不同形貌的侧壁。
如前所述，在一些实施例中，用于形成第一隔离结构130和第二隔离结构140的沟槽可以穿过半导体层106且露出绝缘层104，使得第一隔离结构130和第二隔离结构140的底部可以各自独立地接触绝缘层104或深入绝缘层104内。
在一些实施例中，第一隔离结构130和第二隔离结构140可以在不同位置具有相同或不同的间距。第一隔离结构130和第二隔离结构140之间的最小间距为第二间距D2。
在一些实施例中，第一隔离结构130与元件区124(如图2D所示)之间的最小间距为第三间距D3。在一些实施例中，如图2B所示，第三间距D3可以是第一隔离结构130与漏极114之间的距离。但本发明不限于此，第三间距D3也可以是第一隔离结构130与其他元件之间的距离。举例来说，第三间距D3可以是第一隔离结构130与体接触件118之间的距离。
如图2C所示，将端子126和源极116共接，使两者等电位。由于端子126和源极116分别设置于第一隔离结构130的内外两侧，将端子126和源极116设置成等电位可以使第一隔离结构130的内外两侧等电位，藉此可以消除在第一隔离结构130外侧施加的电压对第一隔离结构130内侧的元件区124造成的干扰。因此，可以降低漏电流并且改善热载子注入效应，提升半导体装置200的可靠度和安全操作区间。
此外，在只有第一隔离结构130的半导体装置100中，为了减少元件区124受到的干扰，会使第一隔离结构130与元件区124隔开。但在半导体装置200中，由于增设第二隔离结构140和与源极共接的端子126可以降低元件区124受到的干扰，可以缩短第一隔离结构130与元件区124之间的最小间距(亦即第三间距D3)。换句话说，相较于仅设置第一隔离结构130的半导体装置100，半导体装置200因为具有第二隔离结构140和端子126，半导体装置200的第三间距D3可以小于半导体装置200的第一间距D1。
在一些实施例中，在基底102施加-180伏特(V)的偏压下，相较于未接地，在将第一隔离结构130外侧的基底102接地的条件下，栅极电流(Ig)的最大值可以降低约37％，显示热载子注入效应获得明显改善。另外，在一些实施例中，在将第一隔离结构130外侧之基底102接地条件下，开启状态的崩溃电压可以提升约10～30V，显示半导体装置200的安全操作区间亦获得改善。
图2D是根据一些实施例绘示半导体装置200的俯视图。如图2D所示，第一隔离结构130环绕包含第一导电类型掺杂区108和第二导电类型掺杂区110的掺杂区109以及元件区124，且第二隔离结构140环绕第一隔离结构130，其中第二隔离结构140与第一隔离结构130被半导体层106的一部分隔开。虽然从第一隔离结构130和第二隔离结构140从俯视图观之为长方形，但本发明不限于此，第一隔离结构130和第二隔离结构140也可以是其他形状，例如圆形、椭圆形或其他的环绕形状，且第一隔离结构130和第二隔离结构140可以具有相同或不同的形状。
此外，图1A～图2D的描述是在形成元件之后设置隔离结构，亦即半导体装置100和200的形成顺序是提供基底102、绝缘层104和半导体层106，然后依序形成掺杂区109、元件区124以及两隔离结构(第一隔离结构130和第二隔离结构140)，但本发明不限于此。举例来说，也可以在形成隔离结构之后设置元件，亦即提供基底102、绝缘层104和半导体层106，然后依序形成两隔离结构(第一隔离结构130和第二隔离结构140)、掺杂区109和元件区124。
本发明的第一隔离结构130和第二隔离结构140亦可应用于具有多个元件区的半导体装置。以下根据一些实施例描述具有多个元件区的半导体装置的范例配置。为简化起见，将以相同符号描述相同元件，并在部分元件符号添加A、B、C和D的标示以区别。这些元件的形成方式和材料如前所述，故不再赘述。
图3是根据一些实施例绘示半导体装置300的俯视图。图3描述包含具有相同导电类型的元件区的范例配置。在一些实施例中，如图3所示，半导体装置300包含具有相同导电类型的元件区124A和124B。元件区124A和124B可以具有如前所述的元件区124的配置，举例来说，元件区124A和124B可以包含场氧化层112、源极116、漏极114、体接触件118、栅极介电层120和栅极电极层122，但元件区124A和124B可以具有相同或不同的元件配置。
在一些实施例中，半导体装置300包含掺杂区109A和109B，其中掺杂区109A包含第一导电类型掺杂区108A和第二导电类型掺杂区130A，以及掺杂区109B包含第一导电类型掺杂区108B和第二导电类型掺杂区130B。在一些实施例中，元件区124A和124B分别设置于掺杂区109A和109B上方。在一些实施例中，半导体装置300包含第一隔离结构130A和130B，以分别环绕掺杂区109A和109B。
如前所述，在一些实施例中，元件区124A和124B具有相同导电类型，因此可以设置一个端点126同时连接元件区124A和124B中的源极，并且设置一个第二隔离结构140同时环绕第一隔离结构130A和130B，以减少工艺步骤并且降低成本。但本发明不限于此，也可以设置两个端子126以分别连接元件区124A和124B中的源极，并且设置两个第二隔离结构140以分别环绕第一隔离结构130A和130B。
根据一些实施例，如图3所示，端子126邻近第一隔离结构130A，但本发明不限于此，举例来说，端子126也可以设置于第一隔离结构130A和130B之间或设置成邻近第一隔离结构130B。此外，掺杂区109A和109B也可以具有相同或不同配置，举例来说，第一导电类型108A和108B位于第一隔离结构130A和130B的不同侧。
图4是根据一些实施例绘示半导体装置400的俯视图。图4描述包含具有不同导电类型的元件区的范例配置。图4与图3的配置相似，但图4中的元件区124A和124B具有不同导电类型，其他元件可以参考图3及相关的描述。半导体装置400包含两个端子126A和126B以分别连接元件区124A和124B中的源极，且半导体装置400包含并置的两个第二隔离结构140，其中两个端子126A和126B分别位于两个第二隔离结构140中。
根据一些实施例，如图4所示，端子126A和126B分别位于第一隔离结构130A和130B的同侧，但本发明不限于此，举例来说，可以将端子126A和126B设置于第一隔离结构130A和130B之间或分别设置于第一隔离结构130A和130B的相反侧。此外，两个第二隔离结构140不限于并置，也可以具有间隙，且可以具有相同或不同的形貌。
图5是根据一些实施例绘示半导体装置500的俯视图。图5描述包含具有相同和不同导电类型的元件区的范例配置。在一些实施例中，半导体装置500包含具有相同导电类型的第一元件区(又可称为元件区)124A和124B以及具有不同导电类型的第二元件区(又可称为元件区)124C和124D，并且包含两个端子126A和126B以分别连接第一元件区124A和124B中的源极以及第二元件区124C和124D中的源极。此外，半导体装置500包含并置的两个第二隔离结构140，其中两个端子126A和126B分别位于两个第二隔离结构140中。
如上所述，元件区124A、124B、124C和124D、端子126A和126B、掺杂区109A、109B、109C和109D、第一导电类型掺杂区108A、108B、108C和108D、第二导电类型掺杂区110A、110B、110C和110D、第一隔离结构130A、130B、130C和130D的配置不限于半导体装置500的范例形状和配置，这些元件也可以具有不同位置和形状，并且可以设置额外的元件。举例来说，在一些实施例中，可以使用四个第二隔离结构140以隔开元件区124A、124B、124C和124D，并且可以设置四个端子以分别连接元件区124A、124B、124C和124D。
根据本发明的一些实施例，在半导体装置设置第一隔离结构和第二隔离结构，并且在两者之间设置与源极共接的端子，可以使第一隔离结构的内外两侧等电位，藉此消除在第一隔离结构外部施加的电压对第一隔离结构内部的元件造成的干扰，因此可以降低漏电流并且改善热载子注入效应，进而提升半导体装置的可靠度并且拥有更大的安全操作区间。
虽然本发明已以多个实施例描述如上，但这些实施例并非用于限定本发明。本领域技术人员应可理解，他们能以本发明实施例为基础，做各式各样的改变、取代和替换，以达到与在此描述的多个实施例相同的目的及/或优点。本领域技术人员也可理解，此类修改或设计并未悖离本发明的精神和范围。因此，本发明的保护范围当视前附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一半导体层，设置于一基底上方；
一掺杂区，设置于该半导体层中；
一元件区，设置于该掺杂区上，包括一源极、一漏极和一栅极；
一第一隔离结构，设置于该半导体层中且环绕该掺杂区；
一第二隔离结构，环绕该第一隔离结构且与该第一隔离结构隔开；以及
一端子，设置于该第一隔离结构和该第二隔离结构之间，且与该源极等电位。
2.如权利要求1所述的半导体装置，其特征在于，该第一隔离结构和该第二隔离结构被该半导体层的一部分隔开。
3.如权利要求1所述的半导体装置，其特征在于，该掺杂区包括邻近该端子的一第一导电类型掺杂区与远离该端子的一第二导电类型掺杂区，其中该第一导电类型掺杂区与该第二导电类型掺杂区具有不同导电类型。
4.如权利要求3所述的半导体装置，其特征在于，该源极设置于该第一导电类型掺杂区上方，且该漏极设置于该第二导电类型掺杂区上方。
5.如权利要求1所述的半导体装置，其特征在于，该半导体装置还包括：
多个第一元件区，设置于多个第一掺杂区上；
多个第一隔离结构，设置于该半导体层中，其中所述多个第一隔离结构的每一个各自环绕所述多个第一掺杂区的每一个。
6.如权利要求5所述的半导体装置，其特征在于，该第二隔离结构环绕所述多个第一隔离结构，且与所述多个第一隔离结构的每一个隔开。
7.如权利要求6所述的半导体装置，其特征在于，还包括一额外的第二隔离结构，与该第二隔离结构并置。
8.如权利要求7所述的半导体装置，其特征在于，还包括多个第二元件区，设置于多个第二掺杂区上且被该额外的第二隔离结构环绕，其中所述多个第二元件区与所述多个第一元件区具有不同导电类型。
9.如权利要求7所述的半导体装置，其特征在于，该半导体装置还包括多个端子，分别设置于该额外的第二隔离结构和该第二隔离结构中。
10.如权利要求1所述的半导体装置，其特征在于，还包括一绝缘层，设置于该基底与该半导体层之间，且该第一隔离结构和该第二隔离结构的底部与该绝缘层接触。
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