CN109494245B - 晶体管 - Google Patents

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Abstract

本发明实施例提供用于有源装置的隔离结构。在一些实施例中，隔离结构用于晶体管中。晶体管包含基板，其具有第一掺杂型态。晶体管还包含通道层于基板上，且通道层包含第一部分与第二部分。晶体管还包含有源层于通道层上。隔离结构包含水平部分、第一垂直部分、与第二垂直部分。水平部分配置于通道层的第二部分下，且连续地延伸于第一垂直部分与第二垂直部分之间。隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。

Description

晶体管
技术领域
本发明实施例涉及晶体管，更特别涉及晶体管的隔离结构。
背景技术
硅为主的半导体装置如晶体管与光二极管，已成为过去三十年的标准。然而其他材料为主的半导体装置受到的关注日增。举例来说，氮化镓为主的半导体装置可泛用于高功率应用。这是因为氮化镓的高电子移动率与低温度数，使其可承载大电流并承受高电压。
发明内容
本发明一实施例提供的晶体管，包括：基板，具有第一掺杂型态；通道层，位于基板上且包含第一部分与第二部分；有源层，位于通道层上；以及隔离结构，包含水平部分、第一垂直部分、与第二垂直部分，其中水平部分配置于通道区的第二部分下，且连续地延伸于第一垂直部分与该第二垂直部分之间，其中隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。
附图说明
图1为一些实施例中，用于有源装置的隔离结构其剖视图。
图2为其他实施例中，埋置于基板中的隔离结构其剖视图。
图3为实施例中，埋置于多层基板中的隔离结构其剖视图。
图4至图12为一些实施例中，具有隔离结构的半导体结构在多种工艺阶段中的系列剖视图。
图13为一些实施例中，图4-图12中用于有源装置的隔离结构的形成方法其流程图。
其中，附图标记说明如下：
100、200、300、400、500、600、700、800、900、1000、1100、1200 剖视图
101 外延堆叠
102、202、402 基板
104、204、304 隔离结构
104a、204a 水平部分
104b、204b 第一垂直部分
104c、204c 第二垂直部分
106 通道层
106a 第一部分
106b 第二部分
108 有源层
110a 第一接点
110b 第二接点
112 介电层
114 第一装置
116 第二装置
118 第一源极
120 第一栅极
122 第一漏极
124 第二源极
126 第二栅极
128 第二漏极
130 第一本体接点
132 第二本体接点
134 第一隔离注入区
136 第二隔离注入区
138 内连线结构
138a 第一通孔层
138b 第一线路层
138c 第二通孔层
138d 第二线路层
302 多层基板
302a、402a 第一基板层
302b、402b 第二基板层
502a 最下侧边界
502b 第一上侧边界
504 第一部分侧壁
506 第二部分侧壁
802 第一沟槽
804 第二沟槽
806、810 第一侧壁
808、812 第二侧壁
1300 方法
1302、1304、1306、1308、1310、1312、1314、1316、1318 步骤
具体实施方式
下述公开内容提供许多不同实施例或实例以实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多个实例可采用重复标号及/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在附图中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件还可转动90或其他角度，因此方向性用语仅用以说明附图中的方向。
多个装置可共用半导体基板。举例来说，电源半导体装置可作为电源电子元件中的开关或整流器。然而具有高端与低端开关于共用的半导体基板上的电源半导体装置通常不实用，因为一装置的状态会影响另一装置的开启态电阻。特别的是，装置可能遇到串音的问题，其可能阻碍每一装置的功能。如此一来，共用基板会造成不稳定的装置效能。
借由蚀刻沟槽于半导体基板中以围绕装置，可形成物理间隙于装置之间，使装置彼此隔离。然而蚀刻意味着切割沟槽以完全穿过基板，直到绝缘材料的表面。形成足以电性隔离装置的尺寸的间隙于基板中，为可能损伤装置或晶片的挑战性工艺。
本发明实施例属于结构配置，其中不同特性的装置可单片地整合至采用隔离结构的相同半导体基板上。半导体基板具有第一掺杂型态。举例来说，半导体基板可具有p型掺杂。半导体基板具有隔离结构。隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。举例来说，隔离结构可为n型埋置层。装置经配置后，第一装置位于不具有隔离结构的p型基板的第一部分上，而第二装置位于隔离结构上的p型基板的第二部分上。
如前所述，假设半导体基板为p型且隔离结构提供电性隔离。在一些实施例中，隔离影响IIIA族-VA族材料的上方层。举例来说，氮化镓晶体管包含配置于基板上的外延堆叠，除了基板与隔离结构，外延堆叠还包含依序堆叠的氮化镓通道层与氮化铝镓有源层。氮化镓通道层与氮化铝镓有源层定义异质结，其中二维电子气形成于氮化镓通道层中。在外延成长氮化镓通道层时，可在注入隔离结构后进行高温回火工艺。用于装置的电极可形成于有源层上。在这些实施例中，蚀刻沟槽如穿过氮化镓通孔有利于形成隔离结构，但不必蚀穿基板。
基板与隔离结构的不同掺杂型态可隔离装置。由于隔离结构成长于基板中，因此不需蚀刻基板。如此一来，可降低蚀刻损伤基板的风险，但仍电性隔离装置。
图1为一些实施例中，用于有源装置的隔离结构其剖视图100。外延堆叠101形成于基板102上。基板102具有第一掺杂型态。举例来说，基板102可包含p型材料。在一些实施例中，基板102为多层基板，其具有第一掺杂型态的第一基板层与第二基板层。
隔离结构104埋置于基板102中。隔离结构104具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。在一些实施例中，隔离结构104为n型埋置层。第一掺杂型态与第二掺杂型态不同，可形成抑制电性载子移动的结，因此电性隔离部分基板102与下方的外延堆叠101。如下述的图5至图9，隔离结构104的形成方法可为外延成长与注入。
通道层106具有外延堆叠101配置于基板102上。通道层106包含二维电子气，其可选择性地形成导电通道。二维电子气具有高迁移性的电子，其未受限于任何原子且可自由移动于二维电子气中。通道层106为一般未掺杂的氮化镓，但还可采用其他IIIA族-VA族材料。举例来说，通道层106可为氮化铟镓。举例来说，通道层106的厚度可介于约0.2微米至0.6微米之间。
通道层106具有横向分隔的第一部分106a与第二部分106b。隔离结构104具有水平部分104a，其配置于通道层106的第二部分106b下。此外，水平部分104a水平地连续穿过基板，并位于第一垂直部分104b与第二垂直部分104c的外侧壁之间。第一垂直部分104b分隔通道层106的第一部分106a与第二部分106b。在一些实施例中，基板102配置于隔离结构104的水平部分104a之上与之下。
有源层108配置于通道层106上。在一些实施例中，有源层108包含多层。在一些实施例中，有源层108的厚度介于5纳米至30纳米之间。有源层108包含的材料一般为IIIA族-VA族材料，其能隙不同于通道层106的能隙。举例来说，当通道层106为氮化镓时，有源层108可为氮化镓铝。氮化镓铝的能隙为约4电子伏特，而氮化镓的能隙为约3.4电子伏特。
第一接点110a与第二接点110b位于通道层106与有源层108中。第一接点110a配置于第一垂直部分104b上，而第二接点110b配置于第二垂直部分104c上。在一些实施例中，第一接点110a接触第一垂直部分104b，而第二接点110b接触第二垂直部分104c。
介电层112配置于有源层108上。举例来说，介电层112可为氧化物如氧化硅，或氮化物如氮化硅。对应第一装置114与第二装置116的多个装置电极，可配置于介电层112中。第一装置114包含第一源极118、第一栅极120、与第一漏极122。第一源极118与第一漏极122配置于第一栅极120的相对两侧上。第二装置116包含第二源极124、第二栅极126、与第二漏极128。第二源极124与第二漏极128配置于第二栅极126的相对两侧上。
第一源极118、第一栅极120、第一漏极122、第二源极124、第二栅极126、与第二漏极128一起称作电极，以方便说明。电极延伸穿过介电层112以达有源层108。电极可为导电材料如金属或掺杂多晶硅。第一装置114的电极与第二装置116的电极之间，隔有第一本体接点130。第二本体接点132与第一本体接点130之间，隔有第二装置116。第一本体接点130形成于第一接点110a上，而第二本体接点132形成于第二接点110b上。第一本体接点130及/或第二本体接点132设置以连接第一装置114至基体(如基板102中的隔离结构104)。举例来说，第一本体接点130可连接第一装置114的第一源极118至基体，以施加反向偏压至隔离结构104与基板102之间的p-n结，并提供用于第一装置114的结隔离。在一些实施例中，第一本体接点130可经由一或多个上方的内连线层耦接基体至第二装置116的第二源极124。
在一些实施例中，隔离注入区可配置于通道层106与有源层108中。第一隔离注入区134与第二隔离注入区136之间可隔有第一装置114。第一隔离注入区134与第二隔离注入区136包含掺杂区，以提供第一装置114与第一接点110a之间的横向隔离。在一些实施例中，通道层106与有源层108的掺杂型态可不同于第一隔离注入区134与第二隔离注入区136的掺杂型态。
隔离结构104电性隔离第一装置114与第二装置116。由于第一装置114位于不具有隔离结构104的部分基板102上，且第二装置116位于具有隔离结构104的基板102上，因此可电性隔离第一装置114与第二装置116。综上所述，一实施例中的第一装置114为低端电源切换器，而第二装置116为高端电源切换器，即使第一装置114与第二装置116共用未蚀刻的基板102。
图2为其他实施例中，延伸至基板最下侧的表面的隔离结构204其剖视图200。隔离结构204与图1的隔离结构104类似。举例来说，隔离结构204的掺杂型态与基板102的掺杂型态不同。
与图1的隔离结构104类似，隔离结构204具有水平部分204a水平地连续延伸于第一垂直部分204b与第二垂直部分204c之间。此处的基板202配置于隔离结构204的水平部分204a上，但基板202未配置于水平部分204a下。综上所述，隔离结构204延伸至基板202的底部。
图3为其他实施例中，埋置于多层基板中的隔离结构304的剖视图300。隔离结构304与图1所述的隔离结构104类似。举例来说，隔离结构304的掺杂型态与多层基板302的掺杂型态不同。多层基板302包含第一基板层302a与第二基板层302b。第一基板层302a与第二基板层302b共用第一掺杂型态。在一实施例中，第一基板层302a与第二基板层302b可包含相同或不同的p型材料。举例来说，多层基板302的p型材料可为碳化硅、硅、或蓝宝石。
此处的隔离结构304其最下侧表面，对准第一基板层302a与第二基板层302b之间的边界。在其他实施例中，隔离结构304其最下侧表面，可埋置于第一基板层302a或第二基板层302b中。同样地，水平部分304a的最上侧表面可埋置于第一基板层302a或第二基板层302b中。在一些实施例中，第二基板层302b的高度hs与水平部分304a的高度hh实质上相同。隔离结构还包含第一垂直部分304b与第二垂直部分304c。
图4至图12为一些实施例中，用于有源装置的隔离结构于工艺的多种阶段中的剖视图。
如图4的剖视图400所示，提供第一基板层402a。在一些实施例中，第一基板层402a具有第一掺杂型态。在一些实施例中，第一掺杂型态为p型。此外，第一基板层402a可为碳化硅基板、硅基板、或蓝宝石基板，及/或其厚度介于约800纳米至2000纳米之间。
如图5的剖视图500所示，形成水平部分104a于第一基板层402a中。在一些实施例中，水平部分104a为成长于第一基板层402a上的外延层。举例来说，水平部分104a的成长方法可为有机金属化学气相沉积。沉积可降低注入隔离结构至第一基板层402a的需求，而上述注入可能损伤基板并减缓后续层状物的成长。在其他实施例中，可选择性地蚀刻第一基板层402a以形成凹陷，接着填入水平部分104a。在另一实施例中，水平部分140a形成于第一基板层402a中的方法，可为注入掺质至第一基板层402a中。
水平部分104a具有最下侧边界502a与第一上侧边界502b。水平部分104a具有第一部分侧壁504与第二部分侧壁506。水平部分104a具有第二掺杂型态，且第二掺杂型态不同于第一基板层402a的第一掺杂型态。在上述例子中，第一基板层402a为p型材料。综上所述，水平部分104a为n型材料。相反地，若第一基板层402a为n型材料，则水平部分104a可为p型材料。
掺杂型态的不同可让隔离结构电性隔离隔离结构上的装置，与不位在隔离结构上的任何装置。如此一来，可让装置共用相同基板以达高等级的装置整合，以利单芯片上的智能电源平台应用。
如图6的剖视图600所示，形成第二基板层402b于第一基板层402a上。第二基板层402b的掺杂型态与第一基板层402a的掺杂型态相同。在上述例子中，第一基板层402a为p型材料。如上所述，第二基板层402b也为p型材料。若第一基板层402a为n型材料，则第二基板层402b也为n型材料。第一基板层402a与第二基板层402b一起形成基板402。
如图7的剖视图700所示，形成通道层106与有源层108于基板402上。通道层106形成于基板402上。通道层106具有第一部分106a与第二部分106b。水平部分104a配置于通道层106的第二部分106b下。通道层106通常为未掺杂的IIIA族-VA族层，比如未掺杂的氮化镓层。然而一些实施例中的通道层106还可包含掺杂的IIIA族-VA族层。通道层106的形成方法可采用任何合适沉积技术，比如有机金属化学气相沉积、分子束外延、或氢化物气相外延，其形成温度通常介于约950℃至1050℃之间，且其形成压力通常介于100mbar至650mbar之间。在一些实施例中，形成至少一注入区之后，在成长通道层时进行高温回火。此外，通道层106的厚度通常介于约0.2微米至0.6微米之间。
有源层108形成于通道层106上。在一些实施例中，形成有源层108的工艺包含形成IIIA-VA族层于通道层106上。举例来说，IIIA族-VA族层可为氮化铝镓或氮化铟铝镓层，其厚度通常介于约5纳米至30纳米之间。IIIA族-VA族层的形成方法可为任何合适的沉积技术，比如有机金属化学气相沉积、分子束外延、或氢化物气相外延，其形成温度通常介于约1000℃至1100℃之间，而其形成压力通常介于50mbar至100mbar之间。举例来说，有源层108可为氮化铝镓层。
如图8的剖视图800所示，选择性地移除部分通道层106与有源层108，以形成一或多个沟槽延伸穿过通道层106与有源层108。举例来说，形成第一沟槽802与第二沟槽804于通道层106及有源层108中。形成第一沟槽802与第二沟槽804的方法，可包含对通道层106与有源层108进行一或多道蚀刻步骤。
在一些实施例中，形成第一沟槽802与第二沟槽804于水平部分104a的末端上。第一沟槽802由第一侧壁806与第二侧壁808所定义。第二沟槽804由第一侧壁810与第二侧壁812所定义。在一些实施例中，水平部分104a的第一部分侧壁504，与第一沟槽802的第一侧壁806可对准。同样地，水平部分104a的第二部分侧壁506，与第二沟槽804的第二侧壁812可对准。
第一沟槽802的宽度对应第一侧壁806与第二侧壁808之间的距离。同样地，第二沟槽804的宽度对应第一侧壁810与第二侧壁812之间的距离。第一沟槽802与第二沟槽804的宽度可分别取决于(至少部分取决于)第一接点110a与第二接点110b所需的宽度，或第一本体接点130或第二本体接点132所需的宽度。
假设基板402包含硅，通道层106包含氮化镓，而有源层108包含氮化铝镓如前述。蚀穿氮化镓具有挑战性，且氮化镓与硅之间的蚀刻选择性低。然而，此处的第一沟槽802与第二沟槽804实质上未延伸至基板402中，且未蚀刻基板402。
如图9的剖视图900所示，形成第一垂直部分104b与第二垂直部分104c于第二基板层402b中。第一垂直部分104b与第二垂直部分104c的形成方法，可为注入掺质至第二基板层402b中，且自基板402的最上侧表面延伸至水平部分104a。在一些实施例中，可在注入掺质后进行高温回火。在一些实施例中，可在形成通道层106的前进行注入，并在形成通道层106时进行高温回火。
在一些实施例中，第一垂直部分104b的宽度对应第一侧壁806与第二侧壁808之间的距离。同样地，第二垂直部分104c的宽度可对应第一侧壁810与第二侧壁812之间的距离。在其他实施例中，由于注入掺质扩散(比如高温回火时的掺质扩散)，第一垂直部分104b(及第二垂直部分104c)的宽度，可大于第一侧壁806与第二侧壁808(及第一侧壁810与第二侧壁812)之间的距离。
第一垂直部分104b、第二垂直部分104c、与水平部分104a具有相同的掺杂型态。举例来说，若水平部分104a为n型掺杂，则第一垂直部分104b与第二垂直部分104c也为n型掺杂。综上所述，水平部分104a、第一垂直部分104b、与第二垂直部分104c一起形成隔离结构104。综上所述，隔离结构104的形成方法为外延成长与注入。
如图10的剖视图1000所示，形成第一接点110a于第一垂直部分104b上，并形成第二接点110b于第二垂直部分104c上。第一接点110a与第二接点110b可为导电材料，比如氮化钛、氮化钽、金属如钛或钽、或类似物。在一些实施例中，可平坦化第一接点110a与第二接点110b，使其与有源层108的最上侧表面共平面。在一些实施例中，平坦化工艺可采用化学机械研磨工艺。
此外，第一隔离注入区134与第二隔离注入区136的形成方法可为注入通道层106与有源层108的区域。第一隔离注入区134与第二隔离注入区136的掺杂型态，不同于通道层106与有源层108的掺杂型态。
如图11的剖视图1100所示，在前段工艺中形成第一装置114与第二装置116。形成于前段工艺中的结构可包含源极区、漏极区、与栅极。
如图12的剖视图1200所示，采用后段工艺形成内连线结构以耦接装置至另一装置或另一晶片、芯片、或板材，其将详述如下。虽然一起描述前段工艺与后段工艺，但执行前段工艺以形成某一结构时，则不需在后段工艺形成某一结构，反之亦然。
如图11所示，在前段工艺中形成电极。形成于介电层112中的电极为导电材料。举例来说，第一接点110a及/或第二接点110b以及第一装置114的第一源极118、第一栅极120、与第一漏极122之间具有欧姆接触。在一实施例的开启状态中，正电压施加至第第一漏极122，使电子自第一源极118经有源层108流至第一漏极122。在关闭状态中，施加负电压至第一栅极120以排斥电子，可产生中断于有源层108中。
第一装置114形成于通道层106的第一部分106a上，而第二装置116形成于通道层106的第二部分106b上。如前所述，基板402与隔离结构104的掺杂型态不同，可隔离第一装置114与第二装置116。第一隔离注入区134与第二隔离注入区136之间可隔离第一装置114。掺杂可提供装置与接点之间的横向隔离。举例来说，第二隔离注入区136可隔离第一装置114与第一接点110a。
如图12的剖视图1200所示，形成内连线结构138。内连线结构138包含多个金属化层于层间介电层中。特别的是，金属化层堆叠于层间介电层之间。金属化层经由通孔电性耦接至另一金属化层。举例来说，金属化层包含第一线路层138b，其与电极之间隔有第一通孔层138a。第二线路层138d与第一线路层138b之间隔有第二通孔层138c。当内连线结构138电性连接至第一装置114与第二装置116时，第一装置114与第二装置116以隔离结构104电性隔离彼此。如此一来，第一装置114与第二装置116之间的电性隔离不需蚀刻基板402。
图13一些实施例中，图4至图12的方法的流程图。图13一些实施例中，形成隔离结构以用于有源装置的方法1300其流程图。虽然方法1300搭配图4至图12说明，但应理解方法1300不限于图4至图12所示的结构，而可独立存在于图4至图12所示的结构之外。同样地，应理解图4至图12所示的结构并不限于由方法1300形成，而可独立于方法1300形成的结构之外。此外，公开的方法(如方法1300)在下述内容中为一系列的步骤或事件，但应理解这些步骤或事件不局限于下述顺序。举例来说，可采用不同顺序进行一些步骤，或同时进行一些步骤与其他步骤。此外，并非所有的步骤均必需实施于本发明的一或多个实施例中。另一方面，可在一或多个分开的步骤及/或阶段中，进行下述的一或多个步骤。
在步骤1302中，接收第一基板层402a。举例来说，可参考图4。
在步骤1304中，形成水平部分104a于第一基板层402a之中或之上。水平部分104a的掺杂型态与第一基板层402a的掺杂型态不同。举例来说，若第一基板层402a为p型，则水平部分104a为n型。举例来说，可参考图5。
在步骤1306中，形成第二基板层402b于第一基板层402a上。第二基板层402b的掺杂型态与第一基板层402a的掺杂型态相同。举例来说，若第一基板层402a为p型，则第二基板层402b为p型。举例来说，可参考图6。
在步骤1308中，形成通道层106与有源层108于第二基板层402b上。在一些实施例中，可在形成至少一注入区之后成长通道层106时，进行高温回火。举例来说，可参考图7。
在步骤1310中，形成第一沟槽802与第二沟槽804延伸穿过通道层106与有源曾108。举例来说，可参考图8。
在步骤1312中，形成第一垂直部分104b及第二垂直部分104c于第一沟槽802及第二沟槽804下的第二基板层402b中。举例来说，可参考图9。
在步骤1314中，分别形成第一接点110a与第二接点110b于第一沟槽802与第二沟槽804中。举例来说，可参考图10。
在步骤1316中，借由沉积导电材料，可形成第一装置114与第二装置116于有源层108上以形成电极。举例来说，可参考图11。
在步骤1318中，形成并图案化内连线结构138于第一装置114与第二装置116上。举例来说，可参考图12。
图13中流程图在上述内容中为一系列的步骤或事件，但应理解这些步骤或事件不局限于上述顺序。举例来说，可采用不同顺序进行一些步骤，或同时进行一些步骤与其他步骤。此外，并非所有的步骤均必需实施于本发明的一或多个实施例中，还可在一或多个分开的步骤及/或阶段中，进行上述的一或多个步骤。
如此一来，由上述可知本发明实施例提供的晶体管包括基板，其具有第一掺杂型态；以及通道层，位于基板上且包含第一部分与第二部分。晶体管还包括有源层，位于通道层上；晶体管包含隔离结构，其包含水平部分、第一垂直部分、与第二垂直部分。水平部分配置于通道区的第二部分下，且连续地延伸于第一垂直部分与第二垂直部分之间。隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。
在一些实施例中，上述晶体管的部分基板延伸至低于隔离结构。
在一些实施例中，上述晶体管的部分基板延伸于隔离结构其水平部分上的第一垂直部分与第二垂直部分之间。
在一些实施例中，上述晶体管的隔离结构的第一垂直部分分隔通道区的第一部分与第二部分。
在一些实施例中，上述晶体管的第一接点与第二接点位于通道层与有源层中，其中第一接点配置于隔离结构的第一垂直部分上，而第二接点配置于隔离结构的第二垂直部分上。
在一些实施例中，上述晶体管的通道层包含未掺杂的氮化镓，且有源层包含氮化铝镓。
在一些实施例中，上述晶体管的第一掺杂型态为p型，而第二掺杂型态为n型。
本发明实施例还提供晶体管，其包括多层基板，具有第一基板层与配置于第一基板层上的第二基板层。多层基板具有第一掺杂型态。通道层位于第二基板层上，且具有第一部分与第二部分。通道层包含氮化镓。有源层位于通道层上。有源层包含氮化铝镓。隔离结构包含水平部分、第一垂直部分、与第二垂直部分。水平部分配置于通道层的第二部分下的第一基板层中。此外，水平部分连续地延伸于第一垂直部分与第二垂直部分之间。隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。
在一实施例中，上述晶体管的部分基板延伸于水平部分上的第一垂直部分与第二垂直部分之间。
在一些实施例中，上述晶体管的第一垂直部分分隔通道层的第一部分与通道层的第二部分。
在一些实施例中，上述晶体管的第一接点与第二接点位于通道层与有源层中，其中第一接点配置于第一垂直部分上，且第二接点配置于第二垂直部分上。
在一些实施例中，上述晶体管的第一掺杂型态为p型，而第二掺杂型态为n型。
在一些实施例中，上述晶体管的第一掺杂型态的p型材料为碳化硅、硅、或蓝宝石。
在一些实施例中，晶体管的形成方法包括：形成第一基板层，其具有第一掺杂型态。形成水平部分于第一基板层中。水平部分具有第二掺杂型态。形成第二基板层于第一基板层上。第二基板层具有第一掺杂型态。方法包括形成通道层于第二基板层上，以及形成有源层于通道层上。方法还蚀刻至少一沟槽延伸穿过通道层与有源层。至少一垂直部分形成于至少一沟槽下的第二基板层中。水平部分与至少一垂直部分形成隔离结构。方法还形成至少一接点于至少一沟槽中。方法还形成第一装置与第二装置于第一基板层上，其中第二装置形成于隔离结构上。
在一些实施例中，上述方法还包括形成内连线结构于第一装置与第二装置上。
在一些实施例中，第一掺杂型态为p型，而第二掺杂型态为n型。
在一些实施例中，上述方法的通道层为未掺杂的氮化镓，且有源层为氮化铝镓。
在一些实施例中，上述方法还包括在形成至少一垂直部分后，在成长通道层时进行高温回火。
在一些实施例中，形成第一装置的步骤包括：形成第一源极；形成第一栅极；以及形成第一漏极，其中第一漏极与第一源极之间横向地隔有第一栅极。
本发明已以数个实施例公开如上，以利本领域技术人员理解本发明。本领域技术人员可采用本发明为基础，设计或调整其他工艺与结构，用以实施实施例的相同目的，及/或达到实施例的相同优点。本领域技术人员应理解上述等效置换并未偏离本发明的精神与范畴，并可在未偏离本发明的精神与范畴下进行这些不同的改变、置换、与调整。

Claims (59)

1.一种晶体管，包括：
一基板，具有第一掺杂型态；
一通道层，位于该基板上且包含一第一部分与一第二部分，其中该通道层包括一第一材料；
一有源层，位于该通道层上，其中该有源层包括一第二材料，且该第二材料与该第一材料不同；以及
一隔离结构，包含一水平部分、一第一垂直部分、与一第二垂直部分，其中该水平部分配置于该通道层的该第二部分下，且连续地延伸于该第一垂直部分与该第二垂直部分之间，其中该隔离结构具有第二掺杂型态，且第二掺杂型态不同于第一掺杂型态。
2.如权利要求1所述的晶体管，其中一第一接点与一第二接点延伸穿过该通道层与该有源层，以分别接触该第一垂直部分与该第二垂直部分。
3.如权利要求1所述的晶体管，其中该通道层的最顶部的表面接触该有源层的最底部的表面。
4.如权利要求1所述的晶体管，其中该隔离结构的第一垂直部分分隔该通道层的第一部分与第二部分。
5.如权利要求1所述的晶体管，其中一第一接点与一第二接点位于该通道层与该有源层中，其中该第一接点配置于该隔离结构的第一垂直部分上，而该第二接点配置于该隔离结构的第二垂直部分上。
6.如权利要求1所述的晶体管，其中该第二材料包括IIIA族-VA族材料，且该第一材料与该第二材料的能带隙不同。
7.如权利要求1所述的晶体管，其中该隔离结构的上表面低于该通道层的上表面。
8.一种晶体管，包括：
一多层基板，具有一第一基板层与配置于该第一基板层上的一第二基板层，其中该多层基板具有一第一掺杂型态；
一通道层，位于该第二基板层上，且具有第一部分与第二部分，其中该通道层包含氮化镓；
一有源层，位于该通道层上，其中该有源层包含氮化铝镓；以及
一隔离结构，包含一水平部分、一第一垂直部分、与一第二垂直部分，其中该水平部分配置于该通道层的第二部分下的该第一基板层中，其中该水平部分连续地延伸于该第一垂直部分与该第二垂直部分之间，该隔离结构具有一第二掺杂型态，且该第二掺杂型态不同于该第一掺杂型态。
9.如权利要求8所述的晶体管，其中该多层基板的一部分延伸于该水平部分上的该第一垂直部分与该第二垂直部分之间。
10.如权利要求8所述的晶体管，其中该第一垂直部分分隔该通道层的第一部分与第二部分。
11.如权利要求8所述的晶体管，其中一第一接点与一第二接点位于该通道层与该有源层中，其中该第一接点配置于该第一垂直部分上，且该第二接点配置于该第二垂直部分上。
12.如权利要求8所述的晶体管，其中该第一掺杂型态为p型，而该第二掺杂型态为n型。
13.如权利要求12所述的晶体管，其中该第一掺杂型态的p型材料为碳化硅、硅、或蓝宝石。
14.如权利要求11所述的晶体管，其中该第一接点的侧壁对准该第一垂直部分的侧壁，而该第二接点的侧壁对准该第二垂直部分的侧壁。
15.一种晶体管，包括：
一基板，包括一第一掺杂型态的一第一半导体材料；
一第一层，配置于该基板上并包括一第二半导体材料，且包括横向分开的一第一部分与一第二部分，其中该第一层的最顶部表面垂直地高于该基板的上表面；
一第二层，配置于该第一层上，且包括横向分开的一第三部分与一第四部分，其中该第二层的最底部表面接触该第一层的最顶部表面；
一高端电源切换器，配置于该第二层的该第三部分中；
一低端电源切换器，配置于该第二层的第四部分中；以及
一隔离结构，配置于该基板中并具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同，其中该隔离结构具有一水平部分、一第一垂直部分、与一第二垂直部分，并横向地位于该第一部分与该第二部分之间。
16.如权利要求15所述的晶体管，其中一第一接点与一第二接点沿着实质上对准该基板的上表面的界面接触该隔离结构。
17.如权利要求15所述的晶体管，其中该第二层包括的材料不同于该第一半导体材料与该第二半导体材料。
18.如权利要求15所述的晶体管，还包括：
一第一接点与一第二接点，位于该第一层与该第二层中，其中该第一接点与该第二接点自该基板的上表面延伸至该第二层的上表面，其中该第一接点配置于该第一垂直部分上，且其中该第二接点配置于该第二垂直部分上。
19.如权利要求18所述的晶体管，其中该第一接点的侧壁对准该第一垂直部分的侧壁，且其中该第二接点的侧壁对准该第二垂直部分的侧壁。
20.如权利要求19所述的晶体管，还包括：
一介电层，位于该第二层上，其中一源极、一栅极、与一漏极位于该介电层中，
其中该源极、该栅极、与该漏极的最外侧侧壁在该第一接点与该第二接点的内侧侧壁内。
21.一种晶体管的制造方法，包括：
形成一第二掺杂型态的一水平延伸的隔离结构部分于一第一掺杂型态的一基板中，其中第一掺杂型态与第二掺杂型态不同；
成长一半导体层于该基板上；
成长一通道层于该半导体层上；
成长一有源层于该通道层上；
蚀刻该通道层与该有源层，以定义一沟槽延伸穿过该通道层与该有源层；
注入一或多个掺质至该半导体层中，以形成一第二掺杂型态的一垂直延伸隔离结构部分直接位于该沟槽下；
形成一导电材料于该沟槽中；以及
形成多个源极与漏极接点于该通道层上，以定义一第一装置位于该水平延伸的隔离结构部分上，以及一第二装置横向地位于该水平延伸的隔离结构部分之外。
22.如权利要求21所述的晶体管的制造方法，其中在成长该半导体层、该通道层、与该有源层的任一者之前，形成该水平延伸的隔离结构部分。
23.如权利要求21所述的晶体管的制造方法，其中该水平延伸的隔离结构部分的形成方法为化学气相沉积制程。
24.如权利要求21所述的晶体管的制造方法，其中该半导体层与该基板为相同的半导体材料。
25.如权利要求21所述的晶体管的制造方法，其中该半导体层接触该水平延伸的隔离结构部分的顶部。
26.如权利要求21所述的晶体管的制造方法，其中该垂直延伸的隔离结构部分横向地位于该第一装置与该第二装置之间。
27.如权利要求21所述的晶体管的制造方法，其中该第一装置由位于一第一源极接点与一第一漏极接点之间的一第一栅极结构所定义；以及
其中该第二装置由位于一第二源极接点与一第二漏极接点之间的一第二栅极结构所定义。
28.如权利要求27所述的晶体管的制造方法，其中该通道层与该有源层自直接位于该第二栅极结构之下处连续延伸至一垂直线路，且该垂直线路沿着该垂直延伸的部分的侧壁延伸。
29.一种集成芯片的制作方法，包括：
形成具有一第二掺杂型态的一水平延伸的隔离结构部分于具有一第一掺杂型态的一基板的一第一区中，其中该第一掺杂型态与该第二掺杂型态不同；
形成一通道层于该基板与该水平延伸的隔离结构部分上；
形成一有源层于该通道层上，其中该通道层与该有源层的材料不同；
形成一导电通孔，其垂直延伸穿过该通道层与该有源层，以电性接触该水平延伸的隔离结构部分；以及
形成多个源极接点、多个漏极接点、与多个栅极结构于该有源层上，以定义该第一区中的一第一装置与该基板的一第二区中的一第二装置。
30.如权利要求29所述的集成芯片的制作方法，其中该通道层与该基板的材料不同。
31.如权利要求29所述的集成芯片的制作方法，其中形成该导电通孔的步骤包括：
形成一开口，其直接位于该水平延伸的隔离结构部分上，其中该开口延伸穿过该通道层与该有源层；以及
形成一导电材料于该开口中。
32.如权利要求31所述的集成芯片的制作方法，还包括：
在形成该水平延伸的隔离结构部分之后，形成一半导体层于该基板上；以及
注入一或多个掺质至该半导体层中，以形成一垂直延伸的隔离结构部分于直接位于该开口之下处，且该垂直延伸的隔离结构部分具有该第二掺杂型态。
33.如权利要求32所述的集成芯片的制作方法，其中该半导体层与该基板为硅。
34.如权利要求32所述的集成芯片的制作方法，其中直接位于该开口之下的该半导体层具有一第一浓度的该第二掺杂型态，横向地位于该开口之外的该半导体层具有一第二浓度的该第二掺杂型态，且该第一浓度大于该第二浓度。
35.如权利要求29所述的集成芯片的制作方法，其中该通道层为氮化镓，且该有源层为氮化铝镓。
36.如权利要求29所述的集成芯片的制作方法，其中该导电通孔包括一金属。
37.一种集成芯片的制作方法，包括：
形成一第一掺杂型态的一水平延伸的隔离结构部分于一基板的一第一区中，且该第一区具有一第二掺杂型态的一半导体材料，其中该第一掺杂型态与该第二掺杂型态不同；
形成该半导体材料的一外延层于该基板上；
形成两个或更多IIIA族-VA族半导体材料于该外延层上，其中该些IIIA族-VA族半导体材料定义一异质结；
形成一导电路径，其垂直延伸穿过该些IIIA族-VA族半导体材料与该外延层，以电性接触该水平延伸的隔离结构部分；以及
形成多个源极接点、多个漏极接点、与多个栅极结构于所述两个或更多IIIA族-VA族半导体材料上，以定义该第一区中的一第一装置与该基板的一第二区中的一第二装置。
38.如权利要求37所述的集成芯片的制作方法，其中该些IIIA族-VA族半导体材料包括：
一通道层；以及
一有源层，位于该通道层的上表面上并接触该通道层的上表面。
39.如权利要求37所述的集成芯片的制作方法，其中形成该导电路径的步骤包括：
形成一开口，其由直接位于该水平延伸的隔离结构部分之上的该些IIIA族-VA族半导体材料的侧壁所定义；
注入一掺质至该开口所露出的该外延层的多个部分中；以及
形成一导电材料于该开口中。
40.一种集成芯片，包括：
一通道层，位于具有一第一掺杂型态的一基板上并包含一第一材料；
一有源层，位于该通道层上并包含一第二材料，且该第一材料与该第二材料不同；
具有一第二掺杂型态的一隔离结构，包括一水平延伸的部分位于该通道层下，以及一或多个垂直延伸的部分直接位于该水平延伸的部分上，其中该水平延伸的部分连续地延伸于该些垂直延伸的部分之间，其中该第一掺杂型态与该第二掺杂型态不同；以及
一或多个接点，延伸穿过该通道层与该有源层，以接触所述一或多个垂直延伸的部分。
41.如权利要求40所述的集成芯片，其中所述一或多个接点包括一金属。
42.如权利要求40所述的集成芯片，其中该隔离结构包括一掺杂区。
43.如权利要求40所述的集成芯片，还包括：
一栅极结构，位于该有源层上；
一介电层，位于该有源层上并横向围绕该栅极结构；以及
一或多个额外接点，垂直接触所述一或多个接点，且该介电层横向围绕所述一或多个额外接点。
44.如权利要求40所述的集成芯片，其中所述一或多个接点自该有源层的顶部垂直延伸至该通道层的下表面。
45.如权利要求40所述的集成芯片，还包括：
一栅极结构，位于该有源层与该隔离结构的该水平延伸的部分上；
一源极，沿着该栅极结构的一第一侧位于该有源层上；
一漏极，沿着该栅极结构的一第二侧位于该有源层上，且该第一侧与该第二侧相对；以及
一或多个内连线层，位于该有源层上的一介电结构中，其中所述一或多个内连线层电性耦接该源极至所述一或多个接点。
46.如权利要求40所述的集成芯片，其中该有源层包括该有源层的第一侧壁所定义的一第一区，以及该有源层的第二侧壁所定义的一第二区，且该第一区与该第二区隔有所述一或多个接点。
47.如权利要求46所述的集成芯片，还包括：
一第一栅极结构，位于一第一源极与一第一漏极之间，以定义一高端电源切换器于该第一区中；以及
一第二栅极结构，位于一第二源极与一第二漏极之间，以定义一低端电源切换器于该第二区中。
48.如权利要求40所述的集成芯片，其中该第一材料为第一IIIA族-VA族半导体材料，且该第二材料为第二IIIA族-VA族半导体材料。
49.如权利要求40所述的集成芯片，其中该水平延伸的部分的顶部低于该第一材料的底部。
50.一种集成芯片，包括：
一第一半导体材料，位于具有一第一掺杂型态的一基板上；
一第二半导体材料，位于该第一半导体材料上，其中该第二半导体材料与该第一半导体材料不同；以及
具有一第二掺杂型态的一掺杂区，包括一水平延伸的部分与自该水平延伸的部分的顶部向外凸出的一或多个垂直延伸的部分，其中该水平延伸的部分直接配置于该第一半导体材料之下，其中该水平延伸的部分连续地延伸于该些垂直延伸的部分之间，且其中所述一或多个垂直延伸的部分的顶部低于该第一半导体材料的顶部的距离非零，其中该第一掺杂型态与该第二掺杂型态不同。
51.如权利要求50所述的集成芯片，其中该第一半导体材料与该第二半导体材料的侧壁直接位于该基板的最上侧表面之上。
52.如权利要求50所述的集成芯片，还包括：
一金属，横向且直接地位于该第一半导体材料的第一侧壁与该第二半导体材料的第二侧壁之间。
53.如权利要求50所述的集成芯片，其中该第一半导体材料直接位于该水平延伸的部分之上，且一或多个垂直延伸的部分横向围绕该第一半导体材料。
54.如权利要求50所述的集成芯片，其中所述一或多个垂直延伸的部分的顶部低于该第一半导体材料的下表面或该第二半导体材料的下表面。
55.如权利要求50所述的集成芯片，其中所述一或多个垂直延伸的部分的顶部低于该第二半导体材料的上表面的距离非零。
56.一种集成芯片，包括：
具有一第一掺杂型态的一基板；
一第一半导体材料，位于该基板上；
一第二半导体材料，位于该第一半导体材料上，其中该第二半导体材料系与该第一半导体材料的化合物不同的半导体化合物材料；
具有一第二掺杂型态的一隔离结构，包括一水平延伸部分位于该第一半导体材料下及多个垂直延伸部分，其中该水平延伸部分连续地延伸于该多个垂直延伸部分之间，其中该第一掺杂型态与该第二掺杂型态不同；以及
一导电路径，垂直延伸穿过该第一半导体材料与该第二半导体材料，以电性接触该水平延伸部分；以及
一介电层，位于该第二半导体材料上，并横向围绕垂直接触该导电路径的一或多个导电接点。
57.如权利要求56所述的集成芯片，其中该基板垂直地分隔该水平延伸部分与该第一半导体材料。
58.如权利要求56所述的集成芯片，其中该导电路径包括金属。
59.如权利要求56所述的集成芯片，其中该第一半导体材料与该第二半导体材料的侧壁横向围绕该导电路径的两侧。
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