CN112103335A - 半导体器件和用于制备晶片的方法 - Google Patents

半导体器件和用于制备晶片的方法 Download PDF

Info

Publication number
CN112103335A
CN112103335A CN202010552514.3A CN202010552514A CN112103335A CN 112103335 A CN112103335 A CN 112103335A CN 202010552514 A CN202010552514 A CN 202010552514A CN 112103335 A CN112103335 A CN 112103335A
Authority
CN
China
Prior art keywords
mesa
layer
group iii
wafer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010552514.3A
Other languages
English (en)
Inventor
H.布雷希
A.比尔纳
J.特怀南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN112103335A publication Critical patent/CN112103335A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

公开了半导体器件和用于制备晶片的方法。在实施例中，半导体器件包括具有能够支承至少一种III族氮化物的外延生长的第一表面的支承层、位于支承层的第一表面上的外延的基于III族氮化物的多层结构、以及位于支承层的第一表面处的寄生沟道抑制区。

Description

半导体器件和用于制备晶片的方法
背景技术
迄今，在功率电子应用中使用的晶体管已经典型地是利用硅(Si)半导体材料来制备的。用于功率应用的常见的晶体管器件包括Si CoolMOS®、Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。最近以来，已经考虑了碳化硅(SiC)功率器件。诸如氮化镓(GaN)器件的III族氮化合物(Group III-N)半导体器件现在正显现为用以承载大电流、支持高电压并且提供非常低的导通电阻和快速的切换时间的有吸引力的候选。然而，进一步的改进是合期望的。
发明内容
在一些实施例中，半导体器件包括：支承层，其具有能够支承至少一种III族氮化物的外延生长的第一表面；外延的基于III族氮化物的多层结构，其位于支承层的第一表面上；以及寄生沟道抑制区，其位于支承层的第一表面上。
在一些实施例中，寄生沟道抑制区包括非晶层或多晶层或高缺陷密度区。
在一些实施例中，寄生沟道抑制区形成支承层的第一表面。在一些实施例中，寄生抑制区被形成在支承层内并且被通过支承层的材料的一部分在距支承层的第一表面一定距离处与支承层的第一表面分隔开。
在一些实施例中，寄生沟道抑制区进一步包括注入物质，其中该物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。
在一些实施例中，半导体器件进一步包括非晶SiN层，其被布置在外延的基于III族氮化物的多层结构与支承衬底的第一表面之间。
在一些实施例中，寄生沟道抑制层具有与支承层的横向延伸对应的横向延伸。
在一些实施例中，寄生沟道抑制层具有与支承层的横向延伸对应的横向延伸，并且寄生沟道抑制层和支承层在半导体器件的整个区域和横向延伸上延伸。
在一些实施例中，半导体器件包括被布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构。
在一些实施例中，寄生沟道抑制区进一步位于至少一个台面的侧面处或侧面上或侧面中。
在一些实施例中，支承层的第一表面和外延的基于III族氮化物的多层结构之间的边界位于台面内并且跨台面的宽度延伸。
寄生沟道抑制层可以具有与台面的横向延伸对应的横向延伸，并且可以与台面的侧面相交。
在一些实施例中，半导体器件进一步包括绝缘材料，其中台面的侧面嵌入在绝缘材料中。
在一些实施例中，半导体器件包括与外延的基于III族氮化物的多层结构相对的第二表面。
在一些实施例中，第二表面包括支承层的第二表面和绝缘材料。在一些实施例中，支承层的第二表面在横向上由绝缘材料界定。支承层的第二表面可以实质上与绝缘材料的第二表面共面，并且台面的第一表面实质上与绝缘材料的第一表面共面，支承层的第二表面与台面的第一表面相对，并且绝缘材料的第二表面与绝缘材料的第一表面相对。
在一些实施例中，半导体器件的第二表面包括支承层的第二表面，并且支承层的第二表面在台面下方和绝缘材料下方延伸。
在实施例中，支承层具有厚度t，并且多层III族氮化物结构具有厚度tn，并且t≤tn。
在一些实施例中，支承层具有厚度t，并且处在0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm的范围内。
在实施例中，提供了一种制备半导体晶片的方法。方法包括将物质注入到晶片的第一表面中，该第一表面能够支承至少一个III族氮化物层的外延生长，并且形成包括寄生沟道抑制区的经处理的第一表面。方法进一步包括在经处理的第一表面上外延生长多层III族氮化物结构。
在实施例中，提供了一种制备半导体晶片的方法，其中方法包括：在晶片的第一表面上外延生长多层III族氮化物结构，该第一表面能够支承至少一个III族氮化物层的外延生长；以及将物质注入到晶片的第二表面中，该第二表面与第一表面相对，并且在第一表面和多层III族氮化物结构之间的边界处或者在第一表面和多层III族氮化物结构之间的界面处形成寄生沟道抑制区。
物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种的离子。
在实施例中，对物质进行诸如包括以两种或更多种不同的能量对物质进行注入，例如以在20keV至250keV的范围内的两种或更多种不同的能量对物质进行。
在实施例中，在1e13cm-2至5e15cm-2或1e14cm-2至5e15cm-2的离子注入剂量下以在20keV至250keV的范围内的能量对物质进行注入。
在实施例中，方法进一步包括移除晶片的第二表面的部分并且将晶片的厚度减小到厚度t，多层III族氮化物结构具有厚度tn，其中t≤tn并且0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm。
在一些实施例中，方法进一步包括移除多层III族氮化物结构的部分以形成布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构并且被通过晶片的部分与相邻的一个或多个台面在横向上分隔开。在实施例中，将物质注入到至少一个台面的侧面中，并且对寄生沟道抑制区进行形成被定位在至少一个台面的侧面处。
在实施例中，方法进一步包括移除晶片的第一表面的部分以使得晶片的第一表面和外延的基于III族氮化物的多层结构之间的边界或者晶片的第一表面和外延的基于III族氮化物的多层结构之间的界面位于台面内并且跨台面的宽度延伸，以及施加绝缘材料，从而台面的侧面被嵌入在绝缘材料中。
台面被嵌入在形成绝缘矩阵的绝缘材料中，该绝缘矩阵在台面之间延伸并且可以完全填充台面之间的区。台面的侧面被绝缘材料覆盖。台面的上表面和绝缘材料的上表面可以是实质上共面的。
在一些实施例中，方法进一步包括在多层III族氮化物结构上形成金属化结构，金属化结构提供用于晶体管结构的源极、栅极和漏极。
在一些实施例中，金属化结构被形成以便包括被布置在每个台面的顶表面上的源极指形部、栅极指形部以及漏极指形部。源极指形部、栅极指形部以及漏极指形部的每个可以包括一个或多个金属层并且每个可以具有细长形状，例如条形。源极指形部、栅极指形部以及漏极指形部可以实质上彼此平行地延伸。
在一些实施例中，每个台面提供分离的晶体管器件。在一些实施例中，分离的晶体管器件包括两个或更多个台面。
在一些实施例中，金属化结构被形成以便进一步包括：源极总线，其将布置在第一台面上的第一源极指形部与布置在第二台面上的第二源极指形部电耦合；漏极总线，其将布置在第一台面上的第一漏极指形部与布置在第二台面上的第二漏极指形部电耦合；以及栅极总线或栅极流道，其将布置在第一台面上的第一栅极指形部与布置在第二台面上的第二栅极指形部电耦合。
源极总线和/或漏极总线可以被布置在绝缘材料上，绝缘材料在台面之间延伸并且其在横向上围绕台面的侧面。
多个台面中的两个或更多个被通过源极总线、漏极总线和栅极总线电耦合在一起以形成单个晶体管器件。在一些实施例中，源极总线、漏极总线和栅极总线被至少部分地布置在绝缘材料上。
在一些实施例中，多于一个的源极指形部和/或多于一个的漏极指形部和/或多于一个的栅极指形部可以被布置在每个台面上。例如，在单独的台面上的指形部可以具有源极、栅极、漏极、栅极、源极或漏极、栅极、源极、栅极、漏极的镜像对称布置。
在一些实施例中，金属化结构包括：被布置在每个台面上的栅极指形部和漏极指形部；漏极总线，其将布置在第一台面上的第一漏极指形部与布置在第二台面上的第二漏极指形部电耦合，漏极总线被布置为在横向上相邻于第一台面和第二台面并且至少部分地在绝缘材料上；以及栅极总线，其将布置在第一台面上的第一栅极指形部与布置在第二台面上的第二栅极指形部电耦合，栅极总线被布置为在横向上相邻于第一台面和第二台面，至少部分地在绝缘材料上。
在一些实施例中，漏极总线被布置为在横向上相邻于第一台面和第二台面的第一侧，并且栅极总线被布置为在横向上相邻于第一台面和第二台面的第二侧，第二侧与第一侧相对。
在一些实施例中，金属化结构进一步包括位于第一台面和第二台面之间的绝缘材料中的至少一个源极通孔。
至少一个源极通孔可以被电耦合到布置于在第一台面和第二台面之间延伸的绝缘层上的源极区并且可以被电耦合到位于晶片的第二表面上的金属层。
源极区可以在台面的垂直于漏极总线和栅极总线被定位为相邻于其的第一侧和第二侧延伸的各侧之间延伸。
在一些实施例中，第二表面上的金属层可以连续地并且无中断地在整个第二表面上延伸。在一些实施例中，金属层包括被布置在第二表面上的多个分立的区。被定位在成对的台面之间的一个或多个源极通孔可以被耦合到单个的一个区或被耦合到各分立的区。
在一些实施例中，晶片是单晶硅。
根据本发明，提供了一种半导体器件，其包括多个台面以及具有上表面和下表面的绝缘矩阵，其中台面的侧面被嵌入在绝缘矩阵中并且台面的顶表面实质上与绝缘矩阵的上表面共面。每个台面包括：支承层，具有能够支承至少一种III族氮化物的外延生长的第一表面；位于支承层的第一表面上的外延的基于III族氮化物的多层结构；以及根据在此描述的任何一个实施例的寄生沟道抑制区。寄生沟道抑制区位于支承层的第一表面处。半导体器件进一步包括金属化结构。金属化结构包括：栅极指形部和漏极指形部，其被布置在每个台面的顶表面上；漏极总线，其将布置在第一台面上的第一漏极指形部与布置在第二台面上的第二漏极指形部电耦合；以及栅极总线，其将布置在第一台面上的第一栅极指形部与布置在第二台面上的第二栅极指形部电耦合。
在一些实施例中，III-V半导体包括外延的基于III族氮化物的多层结构。在一些实施例中，漏极总线和栅极总线被至少部分地布置在绝缘矩阵的上表面上。
在一些实施例中，金属化结构进一步包括被布置在绝缘矩阵上并且在第一台面和第二台面之间延伸的源极区。源极区可以是由诸如金属层的导电层形成的。
在一些实施例中，金属化结构进一步包括延伸通过绝缘矩阵的源极通孔，源极通孔被电耦合到源极区以及在绝缘矩阵的下表面上的金属层。
在一些实施例中，金属层完全覆盖半导体器件的背表面，或者金属层包括被布置在半导体器件的背表面上的多个分立的区。
在一些实施例中，漏极总线被布置为在横向上相邻于第一台面和第二台面的第一侧并且栅极总线被布置为在横向上相邻于第一台面和第二台面的第二侧，第二侧与第一侧相对。
源极总线可以在台面的垂直于漏极总线和栅极总线被定位为相邻于其的第一侧和第二侧延伸的各侧之间延伸。
在一些实施例中，金属化结构包括源极总线，并且源极总线、漏极总线和栅极总线被布置为在横向上相邻于台面的侧面并且在绝缘矩阵的上表面上。
在一些实施例中，金属化结构包括被布置在每个台面的顶表面上的源极指形部，并且源极指形部、栅极指形部和漏极指形部被定位在台面的顶表面上以及在绝缘矩阵的上表面上，并且延伸到相应的源极总线、栅极总线和漏极总线中。
台面可以例如被布置成一行或多行或者可以被布置成行和列的阵列。
在一些实施例中，支承层具有与第一表面相对的第二表面。台面被布置在第一表面上并且第二表面与绝缘矩阵的下表面共面。半导体器件的下表面包括支承层的在横向上被由绝缘矩阵围绕的材料的岛状部。
在一些实施例中，支承层在台面的多层III族氮化物结构和绝缘矩阵这两者的下方延伸，从而半导体器件的下表面是由支承层提供的。
在一些实施例中，台面的下表面实质上与绝缘矩阵的下表面共面。在这些实施例中，台面可以已经被外延生长在随后已被完全移除并且不形成最终的半导体器件的一部分的支承层上。
本领域技术人员在阅读以下的详细描述并且在查看随附附图时将认识到附加的特征和优点。
附图说明
附图的元素未必相对于彼此成比例。同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥。在附图中描绘了示例性实施例，并且在随后的描述中详细描述示例性实施例。
包括图1a至图1c的图1图示根据各种实施例的半导体器件。
包括图2a和图2b的图2图示根据实施例的制备半导体晶片的方法。
包括图3a和图3b的图3图示根据实施例的制备半导体晶片的方法。
包括图4a和图4b的图4图示根据实施例的制备半导体晶片的方法。
包括图5a和图5b的进行图示的图5图示根据实施例的制备半导体晶片的方法。
图6图示根据实施例的半导体器件。
包括图7a和图7b的图7图示根据实施例的制备半导体晶片的方法。
图8图示根据实施例的半导体器件的顶视图。
图9A图示根据实施例的半导体器件顶视图。
图9B图示沿着图9A的线A-A的横截面视图。
图10图示根据实施例的半导体器件的顶视图。
具体实施方式
在以下的详细描述中，参照随附附图，附图附图形成在此的一部分，并且在随附附图中通过图示的方式示出其中可以实践本发明的具体实施例。在这方面，参考正被描述的(多个)图的定向使用诸如"顶部"、"底部"、"前面"、"后面"、"头部"、"尾部"等的方向术语。因为实施例的组件可以是以许多不同的定向定位的，所以方向术语被用于图示的目的而绝不是进行限制。要理解可以利用其它实施例并且可以在不脱离本发明的范围的情况下作出结构或逻辑上的改变。下面的对本发明的详细描述不是在限制的意义上取得的，并且本发明的范围由所附权利要求限定。
下面将解释许多示例性实施例。在这种情况下，在各图中相同的结构特征被由相同或相似的参考标号标识。在本描述的上下文中，"横向"或"横向方向"应当被理解为意指一般地平行于半导体材料或半导体载体的横向延伸而行进的方向或延伸。因此横向方向一般地平行于这些表面或这些侧延伸。与此相对，术语"竖向"或"竖向方向"被理解为意指一般地垂直于这些表面或这些侧并且因此垂直于横向方向而行进的方向。因此竖向方向在半导体材料或半导体载体的厚度方向上行进。
如在本说明书中采用的那样，当诸如层、区或衬底的元素被称为在另一元素"上"或延伸到另一元素"上"时，其可以直接在其它元素上或直接延伸到其它元素上，或者还可以存在中间元素。相反，当元素被称为"直接在另一元素上"或"直接延伸到"另一元素上时，不存在中间元素。
如在本说明书中采用的那样，当元素被称为"连接"或"耦合"到另一元素时，其可以被直接连接或耦合到其它元素，或者可以存在中间元素。相反，当元素被称为"直接连接"或"直接耦合"到另一元素时，不存在中间元素。
如在此使用的那样，用语"III族氮化物"指代化合物半导体，其例如包括氮(N)和至少一种III族元素(包括铝(Al)、镓(Ga)、铟(In)和硼(B)，并且包括但是不限制于其合金中的任何一种)，诸如氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、氮化铝铟镓(AlxInyGa(1-x-y)N)、氮化镓砷磷(GaAsaPbN(1-a-b))和氮化铝铟镓砷磷(AlxInyGa(1-x-y)AsaPbN(1-a-b))。氮化铝镓和AlGaN指代由表达式AlxGa(1-x)N描述的合金，其中0＜x＜1。
在异质衬底(诸如硅)上形成的III-V半导体器件(诸如基于GaAs或基于GaN的器件)中，在衬底和III-V半导体器件之间的界面处可以形成寄生导电沟道。在器件的电极(诸如在晶体管器件的情况的漏极电极)和这些寄生电子或空穴沟道之间的耦合可能导致损耗并且限制性能。
在一些III-V半导体器件中，III-V半导体多层结构被外延生长在包括不同的材料的支承衬底上，并且III-V半导体多层结构被图案化以形成被通过支承衬底的各区彼此分隔开的多个分立的台面。支承衬底的这些区可以被填充有绝缘材料，例如氧化物或氮化物，其可以形成与台面的上表面实质上共面的表面。诸如晶体管器件的一个或多个器件被形成在支承衬底上的台面中的一些或全部中。绝缘材料还可以被用于减少衬底或晶片弯曲，所述弯曲可能是由产生自III-V半导体和支承衬底之间的晶格参数上的差异的压缩或拉伸应力引起的。在这些类型的器件中，寄生电子或空穴沟道可以形成在III-V半导体和绝缘材料之间的界面处以及在III-V半导体和支承衬底之间的界面处。
本公开目的在于通过提供寄生沟道抑制区来降低这些寄生电荷沟道的影响，该寄生沟道抑制区阻碍或抑制在III-V半导体与异质衬底之间的边界处或界面处的电荷的移动性，并且阻碍或抑制——如果存在的话——在绝缘材料与支承衬底之间的界面处和/或在绝缘材料与III-V半导体之间的界面处(例如在由III-V半导体层的多层堆叠形成的台面的侧面与绝缘材料之间形成的界面处)的电荷的移动性。
在一些实施例中，提供高阻抗的寄生沟道抑制区，从而防止或阻碍自由电荷移动。在这些实施例中，寄生沟道抑制提供电荷移动性降低区。电荷移动性降低区可以包括非晶层或区、多晶层或区或者高缺陷层或区。电荷移动性降低区还可以包括非晶部分和/或多晶部分的组合。
在一些实施例中，提供寄生沟道抑制区，该寄生沟道抑制区通过在III-V半导体与异质衬底之间的边界处或界面处以及如果存在的话在台面的侧壁之间的界面处和/或在绝缘材料与衬底之间的界面处提供电荷密度降低区来降低电荷密度。电荷密度降低区可以包括用于俘获自由电荷的陷阱，因此降低电荷密度并且防止形成寄生导电电子或空穴沟道。
在一些实施例中，使用电荷陷阱和高阻抗区的组合来抑制寄生沟道，电荷陷阱用以降低自由电荷的密度，高阻抗区用以防止自由电荷的移动。
外延的基于III族氮化物的多层结构(诸如用于HEMT的上面描述的那些)具有大的极化电荷并且是在高温下外延生长的。因此，包括寄生沟道抑制区对于基于III族氮化物的多层结构而言可以是特别有益的。
在形成在包括不同的材料(诸如硅)的支承衬底上的基于III族氮化物的晶体管中，寄生导电电子或空穴沟道可以形成在衬底与III族氮化物结构之间的界面处。该寄生电子或空穴沟道可以是由III族氮化物层的极化引起的，以形成电荷和晶体管的漏极电极对电荷的静电吸引。漏极电极和这些寄生电子或空穴沟道之间的耦合可能导致RF损耗。
在其中III族氮化物晶体管器件被形成在嵌入在绝缘体中的台面中的实施例中，寄生电子或空穴沟道也可以形成在III族氮化物层和绝缘体之间的界面处以及在III族氮化物和支承衬底之间的界面处。
在一些实施例中，出现于直接在器件下方的III族氮化物/衬底界面处的任何移动电荷寄生沟道被直接物理地中断，并且通过调节位于该界面的区域上(即界面上方和下方)的层的组分来补偿电荷。
在一些实施例中，本公开目的在于通过将这些寄生电荷沟道与衬底去耦来降低存在于台面间的区中的移动电荷载流子的移动性，以便实现效率上的改进。
在不受理论约束的情况下，本公开的各方面基于如下的认识：体正电荷和界面正电荷也可以存在于围绕包括III族氮化物层和有源晶体管器件结构的台面的绝缘区中。这些固定的正电荷在相邻的半导体区中感应出移动的负电荷，所述半导体区可以具有在硅衬底中以及在与绝缘层间的边界附近的III族结构中(即在台面的侧壁处)的电子沟道的形式。这些寄生电子沟道以电容方式耦合到漏极电极和在衬底的背侧上的导电电极(其典型地耦合到地电位)。由于RF电流通过这些寄生电子沟道在漏极电极和衬底之间流动，因而RF损耗上升。
为了减少RF损耗并且改进器件的效率，在第一方面中，本公开寻求通过禁止电子在寄生沟道中的移动来抑制在这些寄生沟道中的电流流动。在一些实施例中，这是通过在III族氮化物材料和衬底之间的边界处提供电荷移动性降低区来实现的。在其中III族氮化物材料被形成为衬底上的具有嵌入在绝缘材料(诸如氧化硅)中的侧面的一个或多个台面的实施例中，电荷移动性降低区也可以被提供在台面的侧壁处和/或在绝缘材料和衬底之间的界面处，并且因此，寄生电子沟道被认为仍然存在并且被以电容方式耦合到漏极电极和在衬底的背表面上的电极。然而，电荷移动性降低区防止通过寄生电子沟道的电流流动，从而不出现RF损耗。
电荷移动性降低区可以是高阻抗区，该高阻抗区可以是通过如下来形成的：在其中形成有寄生电子沟道的位置处、例如在III族氮化物层与衬底之间的边界处、以及如果III族氮化物层具有台面的形式则可选地进一步在台面的III族氮化物层的侧壁处和/或在绝缘材料与衬底之间的界面处(例如在衬底表面处)形成非晶的或多晶的或高缺陷密度的区。电荷移动性降低区可以是通过注入并且局部地扰乱衬底和外延的III族氮化物层的结晶性来形成的。可以实现至少4到5个百分点的在漏极效率上的增加。漏极效率是(传递到负载的RF输出功率)/(供给到晶体管漏极端子的DC功率)的比率。
在第二方面中，本公开寻求通过减小在其中形成有寄生沟道的区处的电荷密度来抑制在这些寄生沟道中的电流流动。这是通过如下来实现的：在III族氮化物层和衬底之间的边界处以及如果III族氮化物层具有台面的形式则可选地进一步在台面的侧壁处和/或在绝缘材料和衬底之间的界面处提供电荷密度降低区。电荷密度降低区可以包括用于俘获电荷的陷阱，因此防止形成寄生导电电子或空穴沟道。
电荷密度降低区可以是在其中形成有寄生电子沟道的位置处、例如在III族氮化物层与衬底之间的边界处、以及如果III族氮化物层具有台面的形式则可选地进一步在台面的III族氮化物层的侧壁处和/或在绝缘材料与衬底之间的界面处形成的非晶的或多晶的或高缺陷密度的区。电荷密度降低区可以是通过注入并且局部地扰乱衬底和外延的III族氮化物层的结晶性并且在这些区中形成电荷陷阱来形成的。
在一些实施例中，寄生沟道抑制区可以包括用于降低电荷密度的高陷阱密度和用于降低电荷移动性的局部增加的电阻率的组合。
这些原理也可以应用于除了III族氮化物之外的半导体材料，例如诸如GaAs的III-V半导体材料。
包括图1a至图1c的图1图示根据各种实施例的半导体器件。每个半导体器件包括至少一个寄生沟道抑制区。在下文中，半导体器件被图示为基于III族氮化物的半导体器件，特别是基于GaN的半导体器件。
图1a图示半导体器件10，其包括具有第一表面12的支承层11，该第一表面12能够支承至少一种III族氮化物的外延生长。半导体器件10进一步包括位于支承衬底11的第一表面12上的外延的基于III族氮化物的多层结构13。半导体器件10包括位于支承层11的第一表面12处的寄生沟道抑制区14。
支承层11提供用于支承基于III族氮化物的多层结构13的外延生长的衬底，并且可以包括单晶异质衬底，诸如硅<111>或<110>晶片或蓝宝石晶片或SiC晶片或外延单晶硅层。支承衬底11可以是具有体电阻率的高电阻率硅衬底，体电阻率为大于100 Ohm.cm或大于500 Ohm.cm或大于约1000 Ohm.cm的体电阻率。
外延的基于III族氮化物的多层结构13可以包括：缓冲结构，特别是布置在支承衬底11的第一表面12上的III族氮化物缓冲结构15；布置在基于III族氮化物的缓冲结构15上的基于III族氮化物的沟道层16；以及布置在基于III族氮化物的沟道层16上的基于III族氮化物的阻挡层17。基于III族氮化物的阻挡层17和基于III族氮化物的沟道层16具有不同的带隙，从而在基于III族氮化物的沟道层16和能够支承二维电荷气(其在图1a中由虚线19指示)的基于III族氮化物的阻挡层17之间形成异质结18。二维电荷气可以是二维电子气(2DEG)或二维空穴气(2DHG)。基于III族氮化物的沟道层16可以由GaN形成，并且基于III族氮化物的阻挡层17可以由AlGaN形成。
用于硅衬底的基于III族氮化物的缓冲结构15可以包括在硅衬底上的AlN起始层，其可以具有几百纳米的厚度，随后是AlxGa(1-x)N层序列，对于其每一层而言厚度再次为几百纳米，由此在生长AlGaN背势垒的GaN层之前使大约50~75%的Al含量下降到10~25%。替换地，可以使用超晶格缓冲。再次使用在硅衬底上的AlN起始层。取决于所选取的超晶格，生长AlN和AlxGa(1-x)N对的序列，其中AlN层和AlxGa(1-x)N的厚度在5~15nm的范围内。取决于想要的击穿电压，超晶格可以包括在二十和一百之间的对。替换地，如上面描述的AlxGa(1-x)N层序列可以与上面提到的超晶格组合使用。
半导体器件10可以是晶体管器件，例如高电子移动性晶体管(HEMT)、MISFET、MIS-HEMT或JFET。晶体管器件可以具有800 MHz或更高的工作频率。在一些实施例中，半导体器件可以是无源器件。
在此描述的实施例中，半导体器件10将被图示为III族氮化物晶体管器件，其可以是高电子移动性晶体管器件(HEMT)20。HEMT 20包括布置在基于III族氮化物的阻挡层17上的源极电极21和漏极电极22。栅极电极23被布置为在横向上在基于III族氮化物的阻挡层17上的源极电极21和漏极电极22之间。
然而，电极21、22、23不限制于这种布置和结构。例如，栅极电极23可以具有凹陷结构，从而与在横向上在栅极电极23外部的区中的厚度相比，基于III族氮化物的阻挡层17在栅极电极23下方具有更小的厚度。进一步的钝化层和/或绝缘层24可以被布置在基于III族氮化物的阻挡层17的未被电极21、22、23覆盖的区上。
在一些实施例中，源极电极21、栅极电极22和漏极电极23具有细长的类似条形的结构，并且实质上彼此平行地延伸。在图1的横截面视图中，源极电极21、栅极电极22和漏极电极23延伸到附图的平面中。
寄生沟道抑制区14位于支承层11的第一表面12处以及位于外延的基于III族氮化物的多层结构13和支承层11之间的边界25处。寄生沟道抑制层可以具有层的形式，所述层具有实质上均匀的厚度。
在一些实施例中，寄生沟道抑制区14在边界25的整个区域上连续地并且无中断地延伸，并且在一些实施例中，在支承层11的整个区域上以及在半导体器件10上连续地并且无中断地延伸。
在一些实施例中，诸如在图1a中图示的，寄生沟道抑制区14形成支承层11的第一表面12，使得基于III族氮化物的多层结构13与寄生沟道抑制区14直接接触。在图1a中图示的实施例中，基于III族氮化物的缓冲层15与寄生沟道抑制区14直接接触并且被外延生长在寄生沟道抑制区14上。
在一些实施例中，诸如在图1b中图示的，进一步的层或区被定位在寄生沟道抑制区14和外延的基于III族氮化物的多层结构13之间。在一些实施例中，进一步的层是位于支承层11的第一表面12上的氮化硅层26，并且外延的基于III族氮化物的多层结构13位于氮化硅层26上。氮化硅层26可以是非晶的。在该实施例中，寄生沟道抑制区14形成支承衬底11的第一表面12，从而氮化硅层26与寄生沟道抑制区14直接接触，并且与基于III族氮化物的多层结构13直接接触。在一些实施例中，通过对硅支承衬底11的第一表面12进行氮化来形成氮化硅层26。
在一些实施例中，诸如在图1c中图示的，寄生沟道抑制区14位于支承层11内，并且被通过支承层11的材料的中间区与第一表面12分隔开一定距离。在这些实施例中，第一表面12由支承层11的材料形成。在该实施例中，基于III族氮化物的多层结构13与支承层11直接接触，并且与支承层11的第一表面12直接接触。寄生沟道抑制区14可以以小的距离与第一表面12分隔开。
在一些未图示的实施例中，诸如非晶氮化硅层的进一步的层可以被形成在第一表面12上以使得其位于第一表面12和III族氮化物多层结构15之间，其中寄生沟道抑制区被以一定距离与第一表面分隔开并且位于支承层11内，如在图1c中图示那样。
寄生沟道抑制区14可以包括非晶区或层、多晶区或层、高缺陷密度的区或层、基于III族氮化物的多层结构13的具有损坏的晶体结构(其包括间隙原子或离子或电荷陷阱)的区、或者支承衬底11的具有损坏的晶体结构(其包括间隙原子或离子或电荷陷阱)的区。在一些实施例中，寄生沟道抑制区14进一步包括注入物质，其中注入物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。注入物质可以是离子，例如Ar+离子。
在一些实施例中，例如在图1c中图示的，基于III族氮化物的多层结构13和支承层11的第一表面12之间的边界25是外延的基于III族氮化物的多层结构13的最下面的外延的基于III族氮化物的层和支承衬底11的第一表面12之间的界面。
在其它实施例中，诸如在图1b中图示的，边界25具有一定厚度并且在第一表面12和最下面的外延的基于III族氮化物的层之间形成边界区或边界层。例如，边界25可以包括被布置在衬底11的第一表面12和最下面的外延的III族氮化物层之间的氮化硅层26。在边界25和第一表面12之间形成第一界面，并且在边界25和最下面的外延的III族氮化物层之间形成第二界面。
在一些实施例中，导电电极28被布置在支承衬底11的第二表面27上，第二表面27与第一表面12相对。第二表面27上的导电电极28可以被耦合到地电位。
布置寄生沟道抑制区14以便抑制在从漏极电极22到支承衬底11的第二背表面27的寄生导电沟道中的电荷的移动性。这些寄生导电沟道可以被形成在III族氮化物结构15和支承衬底11的第一表面12之间的边界25处。
在一些实施例中，寄生沟道抑制区14阻碍或抑制存在于III族氮化物材料13和支承衬底11之间的界面处的电荷的移动性。这可以是通过提供高阻抗的寄生沟道抑制区14从而防止或阻碍电荷移动来实现的。在这些实施例中，寄生沟道抑制区14提供电荷移动性降低区。电荷移动性降低区可以包括非晶层或区、多晶层或区、或者高缺陷层或区。
在一些实施例中，寄生沟道抑制区14通过降低电荷密度(例如通过在寄生沟道抑制区14中提供陷阱)来阻碍或抑制寄生空穴或电子沟道的影响。由于电荷密度被降低，因此存在更少的可用于产生寄生电流的电荷，从而抑制寄生沟道的形成。
在一些实施例中，用以减小电荷密度的电荷陷阱以及用于阻碍任何自由电荷的流动的手段(诸如由寄生区14中的多晶的、非晶的或有缺陷的晶体结构提供的局部地增加的电阻)的组合可以被用于抑制寄生沟道。
包括图2a和图2b的图2图示根据实施例的制备半导体晶片30的方法。方法可以被用于制备根据在图1中图示的实施例之一的具有寄生沟道抑制区的半导体器件。
半导体晶片30包括能够支承至少一个III族氮化物层的外延生长的第一表面31和与第一表面31相对的第二表面36。半导体晶片30可以包括单晶异质衬底，诸如硅<111>或<110>晶片或蓝宝石晶片或SiC晶片或外延单晶硅层。半导体晶片30可以是具有体电阻率的高电阻率硅衬底，体电阻率为大于100 Ohm.cm或大于500 Ohm.cm或大于约1000 Ohm.cm的体电阻率。
在图2中图示的实施例中，通过如由箭头33在图2a中示意性地指示的那样将物质注入到晶片30的第一表面31中来形成寄生沟道抑制区34。例如，物质可以包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。物质可以包括Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al的离子，例如Ar离子。物质到第一表面31中的这种注入创建了包括寄生沟道抑制区34的经处理的第一表面31'。寄生沟道抑制区34可以形成晶片30的经处理的第一表面31'或者可以位于晶片30内并且以一定的距离与第一表面31分隔开。寄生沟道抑制区34在晶片30的整个区域上连续地并且无中断地延伸。
如在图2b中图示那样，方法可以通过在经处理的第一表面31'上外延生长多层III族氮化物结构35来继续。例如，可以通过如下来形成基于III族氮化物的多层结构35：外延生长在经处理的第一表面31'上的III族氮化物缓冲结构、在基于III族氮化物的缓冲层上的外延的基于III族氮化物的沟道层、以及在基于III族氮化物的沟道层上的外延的基于III族氮化物的阻挡层以形成在图1a中图示的结构。
在实施例中，方法进一步包括：在注入物质之前在第一表面上形成电介质层；以及在注入物质之后，在至少900℃的温度下退火；以及然后清洁第一表面以形成准备过的第一表面；以及之后在准备过的表面上外延生长多层III族氮化物结构的第一III族氮化物层。
在一些实施例中，在经处理的第一表面31'上形成诸如氮化硅层一个或多个进一步的层(其可以是非晶的)，并且然后在(多个)进一步的层上形成基于III族氮化物的多层结构35。
在参照图2描述的实施例中，通过将物质注入到晶片30的第一表面31中来形成寄生沟道抑制区34。在参照图3描述的其它实施例中，如在图3a中图示那样，可以通过将物质注入到晶片30的第二相对的背表面36中来在半导体晶片30的第一表面31处形成寄生沟道抑制区34。
通过注入到第一表面31中或者注入到第二表面36中，寄生沟道抑制区34可以形成晶片30的经处理的第一表面31'或者可以位于晶片30的主体内并且在竖向上相邻于第一表面31，以使得其被通过晶片30的材料的一部分与第一表面31分隔开。然后可以在晶片30的经处理的第一表面31'上外延生长基于III族氮化物的多层结构35，如在图3b中图示那样。在经处理的第一表面31'上形成诸如氮化硅层的一个或多个进一步的层，其可以是非晶的，并且然后在进一步的层上形成基于III族氮化物的多层结构35。
在其中寄生沟道抑制区34包括非晶层或多晶层的实施例中，寄生沟道抑制区34可以被沉积或生长在晶片30的第一表面31上，并且然后在寄生沟道抑制区34上形成基于III族氮化物的多层结构35。
然后可以进一步处理包括基于III族氮化物的多层结构35的晶片30以形成金属化结构和用于许多半导体器件的电极。然后从晶片单体化各个半导体器件。
在其中通过注入形成寄生沟道抑制区34的实施例中，可以以两种或更多种不同的能量注入物质。在一些实施例中，可以两种或更多种不同的能量注入物质，以便增加电荷移动性降低区34的注入深度和厚度。在特定的示例中，物质是Ar+离子，其是以在20 keV至250keV的范围内的能量在1e13cm-2至5e15cm-2或1e14cm-2至5e15cm-2的注入剂量下注入的。在一个示例中，物质是以50 keV下3e14cm-2的离子注入剂量以及250 keV下3e14cm-2的离子注入剂量注入的。
电荷移动性降低区34可以具有多晶结构或者非晶结构或者高缺陷密度的结构。替换地，电荷移动性降低区34可以被包括电荷陷阱的电荷密度降低区代替。电荷移动性降低区可以由高陷阱密度的区构成，其中电子或空穴占据陷阱。在这种情况下，减少了可用于电流传导的电子或空穴的数量。由于在界面处的自由电子或空穴的密度上的降低而使电荷移动性降低区34的电阻增加。在一些实施例中，使用高陷阱密度和多晶结构或非晶结构或高缺陷密度的结构的组合。
在一些实施例中，在形成寄生沟道抑制区34和外延的III族氮化物多层结构35之后，可以通过移除晶片30的第二表面36的部分来减薄晶片30，如在图3b中由箭头32示意性地描绘的那样。可以将晶片30的厚度减小到小于20μm的厚度t，即t≤20μm。在一些实施例中，晶片30的厚度可以被减小到处在0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm的区内的t的值。
在一些实施例中，可以通过相继地移除第二晶片30的部分来移除整个晶片30以产生具有由剩余的结构(例如具有寄生沟道抑制区34的基于III族氮化物的结构35)形成的第二表面的层。
在一些实施例中，多层的基于III族氮化物的结构35具有厚度tn，并且在减薄之后的晶片的厚度t的厚度可以小于基于III族氮化物的多层结构的厚度，即t＜tn。晶片30的厚度可以被减小到小于20μm的厚度t，即t≤20μm。在一些实施例中，晶片30的厚度可以被减小到处在0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm的区内的t的值。
包括图4a和图4b的图4图示根据实施例的制备半导体器件的方法。
图4a图示具有能够支承至少一个III族氮化物层的外延生长的第一表面31和与第一表面31相对的第二表面36的半导体晶片30。半导体晶片进一步包括位于第一表面31处的寄生沟道抑制区34，并且基于III族氮化物的结构35已经被外延生长在第一表面31上的寄生沟道抑制区34上。寄生沟道抑制区34可以是例如使用参照图2和图3描述的方法之一而通过注入形成的，并且可以形成第一表面31或者位于晶片30内。寄生沟道抑制区在晶片30的整个横向区域上延伸并且在III族氮化物多层结构35的整个横向延伸的下方延伸。
如在图4a中图示那样，至少一个台面37是通过如下而从基于III族氮化物的多层结构35形成的：移除基于III族氮化物的多层结构35的区以使得基于III族氮化物的多层结构35的分立的区或岛状部保持为从晶片30的第一表面31突出以形成台面37。在图4中图示了单个台面37。然而，典型地从基于III族氮化物的结构35形成多个台面。相邻的台面37被由晶片30的形成限定每个台面37的横向延伸的非器件区47的暴露区分隔开。基于III族氮化物的结构35的高度确定台面37的高度。在其中寄生沟道抑制区34形成晶片30的第一表面31的实施例中，在第一表面31的在横向上相邻于台面37的区中暴露寄生沟道抑制区。
可以通过将掩模施加到多层III族氮化物结构35并且对掩模进行结构化以提供暴露出III族氮化物结构35的区的开口来形成一个或多个台面37。然后例如通过蚀刻移除III族氮化物结构35的这些被暴露的区，使得在掩模中的开口的底部处露出晶片30的第一表面31。
被移除的III族氮化物多层结构35的面积的比例可以是晶片30的面积的至少10%、50%或80%。
如在图4b中图示那样，可以将绝缘材料38施加到第一表面31，使得台面37的侧面39被嵌入在绝缘材料38中并且使得绝缘材料38的上表面40实质上与台面37的上表面41共面。绝缘材料38可以初始地覆盖台面的上表面41，并且例如使用化学机械抛光来执行平坦化处理以形成其中绝缘材料38的上表面40实质上与台面37的上表面41共面的平坦表面。
绝缘材料38可以包括一个或多个层，并且可以包括氧化物和/或氮化物。例如，可以将氮化物层沉积到第一表面31上并且将氧化物层沉积到氮化物层上。氮化物层可以在其中晶片随后被从绝缘材料38移除的方法中充当蚀刻停止部。氧化物可以是氧化硅，例如使用TEOS(四乙基原硅酸盐)处理制备的氧化物层。
包括源极电极42、漏极电极43和栅极电极44的金属化结构可以被形成在台面37的上表面41上以使得台面37提供诸如晶体管器件的半导体器件。每个台面37可以提供多于一个的半导体器件。寄生沟道抑制区34在处于台面37和绝缘材料38这两者之下的晶片30之上或之中延伸。然后可以从晶片单体化半导体器件以使得每个器件包括至少一个台面37并且器件的外侧面由绝缘材料38和晶片30形成。
在一些实施例中，半导体器件46可以具有与在图4b中图示的结构对应的结构，并且包括由晶片30提供的平坦衬底和在器件46的整个宽度和横向区域上延伸的寄生沟道抑制区34。由晶片30提供的支承衬底也在半导体器件46的整个宽度和横向区域上延伸。半导体器件的侧面45由绝缘材料38、半导体晶片30的材料和寄生沟道抑制区34形成。
在一些实施例(例如其中寄生沟道抑制区34被形成为晶片30的第一表面31上的层的实施例)中，可以从第一表面31移除寄生沟道抑制区34的位于区47中的区，从而绝缘材料38与第一表面31并且与晶片30直接接触。
在一些实施例中，诸如在图5a和图5b中图示的，在如在图4a中图示那样形成基于III族氮化物的层35以及从基于III族氮化物的层35形成台面37之后，进一步移除晶片30的在由于移除基于III族氮化物的多层结构35的区而被暴露的区47中的第一表面31，以与晶片30的位于台面37之下的区48相比减小晶片30在这些区47中的厚度。这形成在非器件区47中的经加工的第一表面46以及包括外延的基于III族氮化物的多层结构35和从经加工的第一表面46突出的晶片30的凸起部分50的台面37'。
基于III族氮化物的多层结构35和第一表面31之间的界面或边界49位于台面37'的高度内，并且在竖向上位于晶片30的剩余的经加工的第一表面46之上。换句话说，非器件区47的经加工的第一表面46位于在边界49的平面之下的平面内，从而提供包括台面37'的突出部分，台面37'包括外延的基于III族氮化物的多层结构35、寄生沟道抑制区34和晶片30的凸起部分50。
然后将绝缘材料38施加到经加工的第一表面46，使得其覆盖台面37'的侧面39并且使得其上表面40实质上与台面37'的上表面41共面。绝缘材料38可以初始地覆盖台面37'的上表面41，并且可以例如通过化学机械抛光来对晶片进行平坦化，从而绝缘材料38的上表面40实质上与台面37'的上表面41共面。然后可以将包括电极42、43和44的金属化结构施加到台面37'的上表面41并且半导体器件被从晶片单体化。
在该实施例中，在形成台面37'之前被形成在晶片30的第一表面31处的寄生沟道抑制区34位于台面37'内，并且被以一定距离分隔在晶片30的经加工的第一表面46上方。在这些实施例中，晶片30的位于绝缘材料38下方并且在横向上相邻于台面37'的区可以没有寄生沟道抑制区。
每个台面37'可以提供半导体器件，诸如晶体管器件，例如高电子移动性晶体管(HEMT)、MISFET、MIS-HEMT或JFET。晶体管器件可以具有800 MHz或更高的工作频率。在一些实施例中，台面37'可以提供无源器件。
在一些实施例中，每个台面提供子结构，例如小面积晶体管器件，其与其它子结构耦合以形成器件。
在一些实施例中，提供一个或多个台面，其不具有形成在台面上或台面中的有源或无源器件。这些一个或多个的台面可以被用于例如通过如下来促进制造：在有源台面结构周围提供虚设台面结构以有助于均匀的CMP(化学机械抛光)处理。
在一些实施例中，诸如在图6中图示的，在台面37、37'的侧面39处形成进一步的寄生沟道抑制区51。晶片30可以具有在台面37和绝缘材料38这两者下方延伸的平坦的第一表面或者可以包括形成台面37'的一部分的凸起区50，凸起区50从经加工的第一表面46突出。
可以通过将物质注入到台面37'的侧面39中并且在当前还注入到晶片30的突出部分50的侧面中来形成进一步的寄生沟道抑制区51。
在一些实施例中，由绝缘材料38界定的基于III族氮化物的材料的所有侧面以及由晶片30的材料界定的基于III族氮化物的材料的底面包括寄生沟道抑制区34、51，寄生沟道抑制区34、51被形成以使得其与基于III族氮化物的材料和绝缘材料38或者与基于III族氮化物的材料和晶片30的材料直接接触。在其它实施例中，寄生沟道抑制区34、51被形成以使得其在绝缘材料38内和/或在晶片30的材料内被定位在基于III族氮化物的材料的短的距离内。
台面37；37'的每个侧面39可以被分离地并且相继地注入，以便在台面37'的四个侧面中的每个上产生电荷移动性降低区51。实际上，由于支承衬底30包括被由非器件区47分隔开的多个分立的台面37'并且台面37'被布置成多个行和列，因此使用单个注入步骤来对晶片30上的台面37'中的每个的特定侧面进行注入。调节台面37'和注入束之间的相对定向以对进一步的侧面39'进行注入。
包括图7a和图7b的图7图示根据实施例的制备半导体晶片的方法。
图7a图示包括具有嵌入在绝缘材料38中的侧面39的多个台面37'的半导体晶片30。在图7a中看到多个台面中的单个台面。
台面37'包括外延生长在晶片30的从晶片30的经加工的第一表面46突出的分立的凸起部分50的第一表面31上的基于III族氮化物的多层结构35。寄生沟道抑制区34可以形成凸起部分50的第一表面31、可以被布置在凸起部分50的第一表面上、或者可以在凸起部分50内位于第一表面31之下。寄生沟道抑制区34的横向延伸对应于凸起部分的第一表面31的横向延伸并且对应于基于III族氮化物的多层结构35并且实质上与凸起部分的第一表面31的横向延伸相同。经加工的第一表面46可能由于被用于移除半导体晶片30的区47中的初始的第一表面31的处理而不能够支承至少一种III族氮化物的外延生长。半导体晶片30可以具有例如参照图5b或图6公开的结构。
在一些实施例中，然后通过移除晶片30的相对的第二表面36的部分(例如通过研磨、抛光、化学机械抛光或蚀刻)来减小晶片30的厚度，如在图7a中由箭头60示意性地指示那样。
在一些实施例中，诸如在图7b中图示的，减小晶片30的厚度以使得被定位为在横向上相邻于台面37的绝缘材料38的区被暴露，形成包括晶片的被由绝缘材料38在横向上界定的材料的分立的岛状部53的第二表面54，如在图7b中图示那样。然后从晶片30单体化各个半导体器件。
在其中台面37'在其底部处包括晶片30的材料的凸起部分50的实施例中，晶片的该凸起部分50可以保留在最终的半导体器件60的第二表面54中，如在图7b中图示那样。绝缘材料38的下表面55实质上与半导体器件60中的台面37的下表面56共面。半导体器件60的侧面45仅由绝缘材料38形成。
在诸如在图4b中图示的其中提供半导体器件的支承衬底的晶片30具有延伸通过半导体晶片的横向区域的平坦表面的实施例中，可以减小晶片的厚度，以使得在最终的半导体器件中半导体器件的支承衬底具有延伸通过半导体器件的横向区域的平坦表面。在其中提供半导体器件的支承衬底的晶片30具有延伸通过半导体晶片的横向区域的平坦表面的一些实施例中，实质上整个晶片30可以被移除以使得第二表面54包括作为被由绝缘材料38在横向上围绕的分立区的寄生沟道抑制区34。
在参照图2至图7描述的实施例中，电荷移动性降低区34、51可以是高阻抗区，高阻抗区可以是通过在其中形成有寄生电子沟道的位置处(例如在基于III族氮化物的结构35和下方的晶片30的材料之间，或者在包括台面的实施例中在由基于III族氮化物的结构形成的台面37、37'的侧面39和绝缘材料38之间的界面处)形成非晶区或多晶区或高缺陷密度的区而形成的。电荷移动性降低区34、51可以是通过注入并且局部地扰乱衬底30和/或外延的III族氮化物层35的结晶性而形成的。可以实现至少4%至5%的在漏极效率上的增加。
电荷移动性降低层34、51用于通过禁止电子在寄生沟道中的移动来抑制在这些寄生沟道中的电流流动，并且降低RF损耗并且增加器件的效率。
寄生电子沟道被认为仍然存在，并且例如在电极或金属层位于半导体器件的背表面上的情况下以电容方式耦合到漏极电极23和半导体器件的背表面。然而，电荷移动性降低区34、51防止电流流过(多个)寄生电子沟道从而不出现RF损耗。
在一些实施例中，除了电荷移动性降低区34之外还使用电荷密度降低区或者由电荷密度降低区代替电荷移动性降低区34来抑制寄生沟道形成或寄生沟道的影响。可以在区34中提供高陷阱密度以降低电荷密度，并且因此由于电荷数量上的减少而降低寄生沟道中的电流。
在一些实施例中，根据在此描述的实施例中的任何一个的半导体器件可以是单片微波集成电路(MMIC)并且包括至少一个晶体管器件和集成到半导体器件中(例如在台面37'下方、在非器件区47中、在上表面41上或者在上表面41上的金属化层中)的至少一个无源器件(诸如电容器、电感器或传输线)。
从根据上面描述的任何一个实施例的晶片制备的半导体器件可以包括单个台面37、37'从而单个台面37、37'提供晶体管器件，或者可以包括多个台面37、37'，其被通过导电再分配结构或金属化结构电耦合在一起以形成单个晶体管器件。
图8图示根据实施例的半导体器件80的顶视图。半导体器件80可以是使用根据在此描述的任何一个实施例的方法制备的。
半导体器件80包括多个台面37'和提供半导体器件80的绝缘矩阵38的绝缘材料38。台面37'的侧面39被嵌入在绝缘矩阵38中并且台面37'的顶表面41实质上与绝缘矩阵38的上表面40共面。台面37'中的每个包括外延的基于III族氮化物的多层结构35，例如参照图1a描述的结构。每个台面37'还包括支承层50和根据在此描述的任何一个实施例的在支承层50的第一表面31和多层III族氮化物结构35之间的边界处的寄生沟道抑制区34。各台面37'被分隔开并且被通过提供半导体器件80的绝缘矩阵的绝缘材料38而彼此电绝缘。
台面37'可以被布置成单个行或者两个或更多个行。台面还可以被布置成阵列，例如行和列的规则阵列。
半导体器件80包括位于半导体器件80的上表面82上的金属化结构81。半导体器件80的上表面82是由提供绝缘矩阵38的绝缘材料38的上表面40和台面37'的顶表面41提供的。
金属化结构81包括布置在每个台面37'的顶表面41上的源极指形部85、栅极指形部86和漏极指形部87。源极指形部85、栅极指形部86和漏极指形部87可以是由一个或多个金属层形成的并且每个具有细长的类似条形的形状。源极指形部85、栅极指形部86和漏极指形部87实质上彼此平行地延伸。在每个台面37'上，栅极指形部86在横向上位于源极指形部85和漏极指形部87之间。金属化结构81进一步包括源极总线88，其将布置在两个或更多个或所有的台面37'上的源极指形部85彼此电耦合。金属化结构81还包括将两个或更多个或所有的漏极指形部87彼此电耦合的漏极总线89，并且包括将两个或更多个或所有的栅极指形部86彼此电耦合的栅极总线或栅极流道90。
金属化结构81将各台面37'电耦合在一起从而两个或更多个台面37'形成单个开关或晶体管器件。
源极总线88位于在横向地相邻于台面37'的侧面并且与台面37'的侧面分隔开的位置处的绝缘材料38的上表面40上。每个源极指形部85被布置为不仅在台面37'的顶表面41上而且还在绝缘矩阵38的上表面40上延伸到源极总线88。源极总线88可以实质上垂直于源极指形部85延伸。每个漏极指形部87也位于台面37'的顶表面41上并且位于绝缘矩阵38的上表面40上并且延伸到漏极总线89，该漏极总线89位于在横向地相邻于台面37'的侧面39并且与台面37'的侧面39分隔开的位置处的绝缘矩阵38的上表面40上。漏极总线89可以位于台面37'的与源极总线88相对的侧上从而源极指形部85和漏极指形部86在相对的方向上从台面37'延伸到绝缘矩阵38上。
每个栅极指形部86也位于台面37'的顶表面41以及绝缘矩阵38的上表面40上并且延伸到栅极总线90。栅极总线90可以被定位为在横向上相邻于源极总线88并且可以实质上平行于源极总线88延伸。典型地，栅极指形部86和栅极总线90与源极指形部85相比具有更小的厚度并且被利用金属化结构81的进一步的绝缘层(在图8的顶视图中看不到)覆盖，以使得栅极指形部86在源极总线88的下方延伸并且被通过该附加的绝缘层而与源极总线88电绝缘。
在一些实施例中，多于三个的指形部被布置在每个台面37'上。在一些实施例中，各指形部在台面37'的每个上具有对称布置。在图8中图示的实施例中，五个指形部被布置在每个台面37'上并且具有源极-栅极-漏极-栅极-源极的布置。然而，也可以使用漏极-栅极-源极-栅极-漏极的布置。在半导体器件的每个台面37'上的指形部的布置可是是相同的或者可以不同。
在一些实施例中，每个台面37'包括支承层50以使得半导体器件80的下表面54包括在横向上被由绝缘矩阵38的材料围绕的支承层的材料的多个岛状部。可以使用根据在此描述的任何一个实施例的在多层III族氮化物结构35和支承衬底52的第一表面31之间的界面处的寄生沟道抑制区34。还可以提供形成在台面37、37'的侧面39处的进一步的寄生沟道抑制区51。
图9A图示根据实施例的半导体器件100的顶视图并且图9B图示沿着在图9A中指示的线A-A的半导体器件100的横截面视图。半导体器件100可以是使用根据在此描述的任何一个实施例的方法制备的。
半导体器件100包括嵌入在提供半导体器件100的绝缘矩阵的绝缘材料38中的多个台面37'。在该实施例中，半导体器件的背表面111是由绝缘材料38的共面的下表面55和台面37'的下表面56形成的。
台面37'的侧面39被嵌入在绝缘矩阵38中并且台面37'的顶表面41实质上与绝缘矩阵38的上表面40共面，如在图8中图示的实施例中那样。在该实施例中，每个台面37'具有细长的条形类型形状并且多个台面37'被布置成单个行，其中各台面的长侧实质上彼此平行地延伸。
半导体器件100包括位于半导体器件100的上表面102上的金属化结构101。半导体器件100的上表面102是由绝缘层的上表面40和台面37'的顶表面41提供的。金属化结构101将各台面37'电耦合在一起从而多个台面形成单个开关或晶体管器件。金属化结构101在其布局上不同于半导体器件80的金属化结构81。
金属化结构101包括位于台面37'中的每个上的两个漏极指形部87，该两个漏极指形部87延伸到漏极总线89并且被由漏极总线89电耦合在一起，漏极总线89实质上垂直于漏极指形部87的长度延伸并且被定位为在绝缘矩阵38的上表面20上在横向上相邻于台面37'的第一侧103。漏极指形部87是朝向每个台面37'的顶表面41的中心定位的。两个栅极指形部86也位于每个台面37'的顶表面41上以使得它们位于漏极指形部87和台面37'的纵向侧边缘104之间。栅极指形部86被通过实质上垂直于栅极指形部86的长度延伸的栅极总线90电耦合在一起。在该实施例中，栅极总线90被定位为相邻于台面37'的与台面37'的第一侧103相对的第二侧105，漏极总线89被定位为相邻于台面37'的第一侧103。
代替单个源极总线，金属化结构101包括多个源极区106，每个源极区106在形成一对的台面37'的两个相邻台面之间延伸。源极区106的每个可以是由导电层(例如，可以包括一个或多个子层的金属层)形成的。每个源极区106具有细长的纵向部分107，细长的纵向部分107位于与栅极指形部86相邻的两个紧挨地相邻的台面37'中的每个上从而栅极指形部86被定位为在横向上在漏极指形部87和纵向部分107之间。纵向部分107实质上平行于栅极指形部86和漏极指形部87延伸并且可以被认为提供源极指形部。
纵向部分107、107'被通过在绝缘矩阵38的中间部分上延伸的多个横向部分108电耦合。在图9中图示的实施例中，横向部分108中的邻近的横向部分被通过完全位于绝缘矩阵38上的纵向连接部分109电耦合。在图9中图示的实施例中，多个这些结构位于成对的台面37'的长的侧面104之间。然而，在其它实施例中，可以使用在每个成对的台面37'之间延伸的具有实质上矩形的形状的单个源极区106，或者可以使用多个源极区106，每个源极区106具有实质上矩形的形状并且每个源极区106在成对的台面37'之间延伸。
源极区106被通过一个或多个导电源极通孔110电耦合到半导体器件100的背表面。源极通孔110位于台面37'之间并且延伸通过绝缘矩阵38。源极通孔110可以在横向上完全由绝缘矩阵38围绕并且不延伸通过台面37'的III-V半导体材料或者不延伸通过任何支承衬底，支承衬底在一些实施例中位于台面37'下方。
一个或多个源极通孔110可以例如位于纵向连接部分109中的每个的下方。源极通孔110的每个可以具有细长形状并且实质上平行于台面37'的长侧104延伸，或者可以例如在平面视图中具有圆形、方形、或六边形的形状。
半导体器件100的背表面111可以包括金属层112，其在整个背表面111上连续地并且无中断地延伸以使得源极区106中的每个被连接到在半导体器件100的背表面111上的公共源极连接。在其它实施例中，在半导体器件100的背表面111上的金属层112包括彼此分隔开的多个分立的部分。源极区106中的一个源极区可以被连接到分立的部分中的单个一个分立的部分。然而，源极区106中的两个或更多个源极区可以被连接到分立的部分中的公共的分立部分。
图10图示根据实施例的半导体器件120的顶视图，半导体器件120具有嵌入在绝缘矩阵38中的多个细长的台面37'，如在图8中图示的实施例中那样。半导体器件120具有金属化结构121，金属化结构121具有与金属化结构101类似的布局，其中漏极总线89被定位为相邻于台面37'的第一侧103并且栅极总线90被定位为抵接台面37'的相对的侧105。金属化结构121还包括多个源极区106，每个源极区106位于成对的台面37'之间并且在成对的台面37'之间延伸。每个源极区106被通过位于绝缘矩阵38中的成对的台面37'之间的多个源极通孔110电耦合到半导体器件120的背表面。为了能够更清楚地看到栅极指形部86的布置，在图10的顶视图中看不到源极区106。
在图10中图示的实施例中，栅极指形部86包括第一纵向部分122，第一纵向部分122平行于漏极指形部87延伸并且具有一定长度以使得其完全位于台面37'的顶表面41上。栅极总线90被通过第二纵向部分123电耦合到栅极指形部86的第一纵向部分122，第二纵向部分123在绝缘矩阵38的上表面40上从栅极总线90延伸并且延伸到台面37'的顶表面17上。第二纵向部分123实质上平行于漏极指形部87以及栅极指形部86的第一纵向部分122延伸。第二纵向部分123在横向方向上与纵向部分122横向地分隔开。第二纵向部分123被通过一个或多个横向部分124电耦合到第一纵向部分122。在该实施例中，多个横向部分124是沿着纵向部分122、123的长度间隔开地定位的。第一纵向部分122被定位为在横向上在第二纵向部分123和漏极指形部87之间。
第二纵向部分123提供从栅极总线90到提供栅极指形部86的第一纵向部分122的再分配结构。
为了容易描述而使用诸如"在…下方"、在...之下"、"下方"、"在…之上"和"上方"等的空间上相对的术语来解释一个元素相对于第二元素的定位。这些术语意图涵盖器件的除了与在各图中描绘的那些不同的不同定向之外的不同定向。进一步地，诸如"第一"、"第二"等的术语也被用于描述各种元素、区、区段等，并且也不意图进行限制。贯穿于描述，同样的术语指代同样的元素。
如在此使用的那样，术语"具有"、"包含"、"包括"、和"包括有"等是开放式术语，其指示所声明的元素或特征的存在但是不排除附加的元素或特征。量词"一"、"一个"和指代词"该"意图包括复数以及单数，除非上下文另外清楚地指示。要理解除非另外具体指明，否则在此描述的各种实施例的特征可以彼此组合。
虽然已经在此图示并且描述了具体实施例，但是本领域普通技术人员将领会的是，在不脱离本发明的范围的情况下各种样的替换和/或等同的实现可以替代所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅由权利要求及其等同物限制。

Claims (16)

1.一种半导体器件，包括：
支承层，其具有能够支承至少一种III族氮化物的外延生长的第一表面；
外延的基于III族氮化物的多层结构，其位于支承层的第一表面上；
寄生沟道抑制区，其位于支承层的第一表面处。
2.根据权利要求1所述的半导体器件，其中，寄生沟道抑制区包括非晶层或多晶层或高缺陷密度的区。
3.根据权利要求1或2所述的半导体器件，其中，寄生沟道抑制区形成支承层的第一表面。
4.根据权利要求1至3之一所述的半导体器件，其中，寄生沟道抑制区进一步包括被注入的物质，其中，物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。
5.根据权利要求1至4之一所述的半导体器件，进一步包括非晶SiN层，其被布置在外延的基于III族氮化物的多层结构与支承衬底的第一表面之间。
6.根据权利要求1至5之一所述的半导体器件，其中，所述半导体器件包括被布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构。
7.根据权利要求6所述的半导体器件，其中，寄生沟道抑制区进一步位于所述至少一个台面的侧面处。
8.根据权利要求6或7所述的半导体器件，其中，支承层的第一表面和外延的基于III族氮化物的多层结构之间的界面位于台面中并且跨台面的宽度延伸。
9.根据权利要求6至8之一所述的半导体器件，进一步包括绝缘材料，其中，台面的侧面被嵌入在绝缘材料中。
10.根据权利要求6至9之一所述的半导体器件，其中，所述半导体器件包括与外延的基于III族氮化物的多层结构相对的第二表面，
其中，第二表面包括支承层的第二表面和绝缘材料，其中支承层的第二表面在横向上由绝缘材料界定，或者
第二表面包括支承层的第二表面，并且支承层的第二表面在台面下方以及在绝缘材料下方延伸。
11.一种制备半导体晶片的方法，所述方法包括：
将物质注入到晶片的第一表面中，第一表面能够支承至少一个III族氮化物层的外延生长，并且形成包括寄生沟道抑制区的经处理的第一表面，
在经处理的第一表面上外延生长多层III族氮化物结构。
12.一种制备半导体晶片的方法，所述方法包括：
在晶片的第一表面上外延生长多层III族氮化物结构，第一表面能够支承至少一个III族氮化物层的外延生长，
将物质注入到晶片的第二表面中，第二表面与第一表面相对，并且在第一表面和多层III族氮化物结构之间的界面处形成寄生沟道抑制区。
13.根据权利要求11或12所述的方法，其中，注入物质包括以两种或更多种不同的能量来注入物质。
14.根据权利要求12或13所述的方法，进一步包括移除晶片的第二表面的部分并且将晶片的厚度减小到厚度t，多层III族氮化物结构具有厚度tn，其中t≤tn，并且0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm。
15.根据权利要求12至14之一所述的方法，进一步包括：
移除多层III族氮化物结构的部分以形成被布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构并且在横向上被由晶片的部分分隔开；
将物质注入到所述至少一个台面的侧面中并且对寄生沟道抑制区进行形成被定位在所述至少一个台面的侧面处。
16.根据权利要求15所述的方法，进一步包括：
移除晶片的第一表面的部分以使得晶片的第一表面和外延的基于III族氮化物的多层结构之间的界面位于台面中并且跨台面的宽度延伸，以及
施加绝缘材料从而台面的侧面被嵌入在绝缘材料中。
CN202010552514.3A 2019-06-17 2020-06-17 半导体器件和用于制备晶片的方法 Pending CN112103335A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP19180719.7 2019-06-17
EP19180719.7A EP3754721A1 (en) 2019-06-17 2019-06-17 Semiconductor device and method for fabricating a wafer

Publications (1)

Publication Number Publication Date
CN112103335A true CN112103335A (zh) 2020-12-18

Family

ID=66999562

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010552514.3A Pending CN112103335A (zh) 2019-06-17 2020-06-17 半导体器件和用于制备晶片的方法

Country Status (4)

Country Link
US (1) US20200395447A1 (zh)
EP (1) EP3754721A1 (zh)
KR (1) KR20200144496A (zh)
CN (1) CN112103335A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113508467A (zh) * 2021-03-30 2021-10-15 英诺赛科(苏州)科技有限公司 在图案化衬底上的iii族氮化物半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4239658A1 (en) * 2022-03-03 2023-09-06 Siltronic AG A method for manufacturing a substrate wafer for building group iii-v devices thereon and a substrate wafer for building group iii-v devices thereon
TWI833356B (zh) * 2022-09-16 2024-02-21 友達光電股份有限公司 金屬化結構及其製作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
US8409366B2 (en) * 2009-06-23 2013-04-02 Oki Data Corporation Separation method of nitride semiconductor layer, semiconductor device, manufacturing method thereof, semiconductor wafer, and manufacturing method thereof
CN102326262B (zh) * 2009-10-21 2015-02-25 松下电器产业株式会社 太阳能电池及其制造方法
US9006865B2 (en) * 2010-06-25 2015-04-14 Dowa Electronics Materials Co., Ltd. Epitaxial growth substrate, semiconductor device, and epitaxial growth method
US9601638B2 (en) * 2011-10-19 2017-03-21 Nxp Usa, Inc. GaN-on-Si switch devices
US9245736B2 (en) * 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US9515068B1 (en) * 2013-08-29 2016-12-06 Hrl Laboratories, Llc Monolithic integration of GaN and InP components
CN103531615A (zh) * 2013-10-15 2014-01-22 苏州晶湛半导体有限公司 氮化物功率晶体管及其制造方法
US9799520B2 (en) * 2015-09-08 2017-10-24 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via back side implantation
TWI762467B (zh) * 2017-02-22 2022-05-01 晶元光電股份有限公司 氮化物半導體磊晶疊層結構及其功率元件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113508467A (zh) * 2021-03-30 2021-10-15 英诺赛科(苏州)科技有限公司 在图案化衬底上的iii族氮化物半导体器件

Also Published As

Publication number Publication date
US20200395447A1 (en) 2020-12-17
EP3754721A1 (en) 2020-12-23
KR20200144496A (ko) 2020-12-29

Similar Documents

Publication Publication Date Title
JP4812292B2 (ja) トレンチ構造を有するｉｉｉ族窒化物半導体装置
KR101045573B1 (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
US11817482B2 (en) Semiconductor device and method
TW201618276A (zh) 改良之氮化鎵結構
US20200395447A1 (en) Semiconductor Device and Method for Fabricating a Wafer
US10854711B2 (en) Isolation structure for active devices
CN114270532B (zh) 半导体装置及其制造方法
JPWO2012060206A1 (ja) 半導体装置およびその製造方法
KR102626266B1 (ko) 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
KR102059981B1 (ko) 반도체 디바이스와 그 제조 방법
US20220254913A1 (en) Semiconductor Device and Method of Fabricating a Semiconductor Device
US20210226039A1 (en) Semiconductor device and method for fabricating a semiconductor wafer
KR20240007684A (ko) 후방 장벽 구조와 매립된 p형 층을 갖는 3족 질화물 트랜지스터 및 그 방법
CN113948393A (zh) 用于垂直fet的自对准接触的自对准隔离
CN111613666A (zh) 半导体组件及其制造方法
CN118156298A (zh) 一种集成保护结构的氮化镓hemt及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination