CN205004336U - 基于iii族氮化物的半导体构件 - Google Patents

基于iii族氮化物的半导体构件 Download PDF

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Abstract

本实用新型涉及基于III族氮化物的半导体构件。所公开的实施例涉及具有一个或多个沟槽的半导体构件。根据一种实施例，半导体构件包含在半导体材料体之上的多个化合物半导体材料层以及延伸到该多个化合物半导体材料层之内的第一及第二填充沟槽。第一沟槽具有第一及第二侧壁和底面以及在第一及第二侧壁之上的第一电介质内衬，而第二沟槽具有第一及第二侧壁和底面以及在第二沟槽的第一及第二侧壁之上的第二电介质内衬。

Description

基于III族氮化物的半导体构件
技术领域
本实用新型一般地涉及电子学，并且更特别地涉及基于III族氮化物的半导体构件。
背景技术
过去，半导体工业使用各种不同的器件结构以及形成半导体器件的方法，例如，二极管、肖特基二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等。诸如二极管、肖特基二极管和FET之类的器件典型地由硅衬底制造。基于硅的半导体器件的缺点包括低击穿电压、过大的反向漏电流、大的正向电压降、偏低的开关特性、大功率密度以及高制造成本。要克服这些缺点，半导体制造商已经转向用例如III族-N半导体衬底、III-V族半导体衬底、II-V族I半导体衬底等化合物半导体衬底来制造半导体器件。尽管这些衬底已经提高了器件的性能，它们是脆性的并且会增加制造成本。
典型地，化合物半导体衬底包含多个半导体材料层。例如，化合物半导体衬底可以包含衬底层、成核层、缓冲层、沟道层和应变层。这些结构的缺点在于在层间的界面处的施主使漏电流增加若干数量级。在衬底层为硅的实施例中，在硅与成核层的界面处的反型沟道导致对半导体管芯的侧壁的漏电。包含用于降低由与半导体管芯的外周缘接触的金属导致的漏电流的隔离植入物的III族-N化合物半导体材料已经在JennHwaHuang等人的且于2013年4月25日公布的美国专利申请公开No.2013/0099324A1进行了描述。
因此，拥有用于制造用来抑制漏电流并提高由化合物半导体衬底制成的半导体构件的性能和可制造性的半导体构件的结构和方法将是有利的。对于实施的成本效益高的结构和方法将是更有利的。
实用新型内容
本实用新型的一个目的是拥有包含III族氮化物半导体材料且具有电场截止层的半导体构件。
根据本实用新型的一种实施例，本实用新型提供了一种基于III族氮化物的半导体构件，包含：具有表面的半导体材料；在半导体材料上的电场截止层；在电场截止层上的第一III族氮化物材料层；多个沟槽，其中该多个沟槽中的每个沟槽都延伸穿过第一III族氮化物材料层、电场截止层，并进入半导体材料，并且其中该多个沟槽中的每个沟槽都具有底面和相对的侧壁；至少在该多个沟槽中的第一沟槽的相对侧壁上的，在该多个沟槽中的第二沟槽的相对侧壁上的，以及在该多个沟槽中的第二沟槽的底面上的绝缘材料层；以及在该多个沟槽中的第一沟槽内的以及在该多个沟槽中的第二沟槽内的沟槽填充材料。
优选地，基于III族氮化物的半导体构件包含：半导体材料体(bodyofsemiconductormaterial)；以及在半导体材料体上的成核层。
优选地，电场截止层与半导体材料接触，并且III族氮化物半导体材料层与电场截止层接触。
优选地，在该多个沟槽中的第一沟槽的相对侧壁上的以及在该多个沟槽中的第二沟槽的相对侧壁上的绝缘材料层包括氮化铝或氮化硅之一。
优选地，在该多个沟槽中的第一沟槽内的以及在该多个沟槽中的第二沟槽内的沟槽填充材料包括导电材料或电绝缘材料之一。
优选地，在该多个沟槽中的第一沟槽内的沟槽填充材料与半导体材料接触。
优选地，绝缘材料层与该多个沟槽中的第一沟槽的底面接触。
优选地，在该多个沟槽中的第一沟槽以及该多个沟槽中的第二沟槽的底面和相对侧壁上的绝缘材料层包括氮化铝或氮化硅之一。
优选地，基于III族氮化物的半导体构件还包括形成于应变层之上的控制电极和第一及第二载流电极以及形成于第一载流电极或第二载流电极之一与在该多个沟槽中的第一沟槽内的沟槽填充材料之间的电互连。
根据本实用新型的另一种实施例，本实用新型提供了一种基于III族氮化物的半导体构件，包含：半导体材料；在半导体材料之上的电场截止层；在电场截止层上的多个化合物半导体材料层；延伸穿过该多个化合物半导体材料层和电场截止层的第一沟槽，第一沟槽具有第一及第二侧壁和底面；延伸穿过该多个化合物半导体材料层和电场截止层的第二沟槽，第二沟槽具有第一及第二侧壁和底面；在第一沟槽的第一及第二侧壁以及第二沟槽的底面和第一及第二侧壁上的绝缘材料；在第一及第二沟槽内的沟槽填充材料；以及在位于第一及第二沟槽之间的该多个化合物半导体材料层之上的控制电极和第一及第二载流电极。
优选地，该多个化合物半导体材料层包含：在半导体材料上的氮化铝层；在氮化铝层上的III族-N半导体材料层；在III族-N半导体材料层上的氮化镓层；以及在氮化镓层上的氮化铝镓层。
优选地，半导体材料包含：半导体材料体；以及在半导体材料体上的成核层。
优选地，电场截止层在半导体材料体与该多个化合物半导体材料层的第一层之间且与它们接触。
优选地，在第一及第二沟槽内的沟槽填充材料包括在第一及第二沟槽内的掺杂多晶硅或氧化物之一。
优选地，基于III族氮化物的半导体构件还包含在第一沟槽的底面上的绝缘材料。
优选地，在第一及第二沟槽内的沟槽填充材料包括在第一及第二沟槽内的掺杂多晶硅，并且其中在第一沟槽内的掺杂多晶硅与半导体材料接触。
优选地，到沟槽填充材料的第一载流电极或第二载流电极之一处于第一沟槽内。
根据本实用新型的另一种实施例，本实用新型提供了一种半导体构件，包含：半导体材料；形成于半导体材料上的电场截止层；在电场截止层之上的多个化合物半导体材料层；延伸到该多个化合物半导体材料层和电场截止层之内的第一填充沟槽及第二填充沟槽，其中第一填充沟槽包含第一及第二侧壁和底面，以及在第一及第二侧壁之上的第一电介质内衬，并且其中第二填充沟槽包含第一及第二侧壁和底面以及在第二填充沟槽的第一及第二侧壁之上的第二电介质内衬；以及在该多个化合物半导体材料层之上的源电极、漏电极和栅电极。
优选地，第二电介质内衬在第二填充沟槽的底面之上，并且填充所述第一填充沟槽及所述第二填充沟槽的沟槽填充材料包括多晶硅，其中该多晶硅与半导体材料接触。
优选地，半导体构件还包含用于将源电极或漏电极之一连接至第一填充沟槽内的沟槽填充材料的电互连。
附图说明
本实用新型根据下面结合附图进行的详细描述将变得更好理解，在附图中相同的附图标记指示相同的元件，并且在附图中：
图1是根据本实用新型的一种实施例的在制造过程中的半导体构件的截面图；
图2是图1的半导体构件在后一制造阶段的截面图；
图3是根据本实用新型的另一种实施例的图1的半导体构件在后一制造阶段的截面图；
图4是图3的半导体构件在后一制造阶段的截面图；
图5是图4的半导体构件在后一制造阶段的截面图；
图6是图5的半导体构件在后一制造阶段的截面图；
图7是根据本实用新型的另一种实施例的半导体构件的截面图；
图8是图7的半导体构件在后一制造阶段的截面图；
图9是图8的半导体构件在后一制造阶段的截面图；
图10是图9的半导体构件在后一制造阶段的截面图；
图11是图10的半导体构件在后一制造阶段的截面图；
图12是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图13是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图14是图13的半导体构件在后一制造阶段的截面图；
图15是图14的半导体构件在后一制造阶段的截面图；
图16是图15的半导体构件在后一制造阶段的截面图；
图17是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图18是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图19是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图20是图19的半导体构件在后一制造阶段的截面图；
图21是图20的半导体构件在后一制造阶段的截面图；
图22是图21的半导体构件在后一制造阶段的截面图；
图23是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图24是图23的半导体构件在后一制造阶段的截面图；
图25是图24的半导体构件在后一制造阶段的截面图；
图26是图25的半导体构件在后一制造阶段的截面图；
图27是图26的半导体构件在后一制造阶段的截面图；
图28是图27的半导体构件在后一制造阶段的截面图；
图29是根据本实用新型的另一种实施例的在制造过程中的半导体构件的截面图；
图30是图29的半导体构件在后一制造阶段的截面图；
图31是图30的半导体构件在后一制造阶段的截面图；
图32是图31的半导体构件在后一制造阶段的截面图；
图33是图32的半导体构件在后一制造阶段的截面图；
图34是根据本实用新型的另一种实施例的半导体构件的截面图；
图35是图34的半导体构件在后一制造阶段的截面图；
图36是图35的半导体构件在后一制造阶段的截面图；以及
图37是图36的半导体构件在后一制造阶段的截面图。
为了图示的简单和清晰起见，图中的元件并不一定是按比例的，并且在不同的附图中相同的附图标记指示相同的元件。另外，关于众所周知的步骤和原件的描述和细节还出于描述的简单起见而被省略。如同本文所使用的，载流电极意指器件的用于将电流传送穿过该器件的元件，例如，MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极或者二极管的阴极或阳极，并且控制电极意指器件的用于控制通过器件的电流的元件，例如，MOS晶体管的栅极或双极型晶体管的基极。尽管器件在此被解释为特定的n沟道或p沟道器件或者特定的n型或p型掺杂区，但是本领域技术人员应当意识到，根据本实用新型的实施例的互补型器件同样是可能的。本领域技术人员应当意识到，本文所使用的词语“在...期间”、“在...的同时”及“在...的时候”并不是意指动作在在起始动作发生时立即发生的精确术语，而是意指可以在起始动作与由起始动作引起的反应之间存在某个小的但却合理的延迟，例如，传播延迟。词语“近似”、“大约”或“基本上”的使用意指元件的值具有预料将会很接近规定的值或位置的参数。但是，如同本技术领域所熟知的，总是会存在防止值或位置正好为规定的值或位置的较小偏差。本技术领域所公认的是，高达大约10％(以及对于半导体掺杂浓度为高达20％)的偏差被认为是相对于正好为所描述的理想目标的合理偏差。
具体实施方式
一般地，本实用新型提供了半导体构件以及用于制造半导体构件的方法，包括：提供具有表面的半导体材料并且在半导体材料上形成场截止层。第一III族氮化物材料层形成于场截止层上，并且多个沟槽被形成，其中每个沟槽都延伸穿过第一III族氮化物材料层、电场截止层，并进入半导体材料体内，并且其中每个沟槽都具有底面和相对的侧壁。绝缘材料层至少形成于该多个沟槽中的第一沟槽的相对侧壁上，于该多个沟槽中的第二沟槽的相对侧壁上，以及于该多个沟槽中的第二沟槽的底面上，并且沟槽填充材料形成于第一沟槽和第二沟槽内。
图1是根据本实用新型的一种实施例的在制造过程中的例如发光二极管(LED)、电源开关器件、调节器、保护电路、驱动电路等半导体构件10的一部分的截面图。图1中示出的是具有相对的表面14和16的半导体衬底12。表面14可以称为正表面或顶表面，而表面16可以称为底表面或背表面。半导体衬底12可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。根据一种实施例，半导体衬底12是以p型导电性的杂质材料掺杂的硅，并且具有大约1×10-3欧姆-厘米(Ω-cm)至大约100Ω-cm的电阻率。作为选择，衬底12可以是硅、碳化硅、蓝宝石、化合物半导体材料，例如，氮化镓、砷化镓、磷化铟等。
根据一种实施例，衬底12被放置于反应室内，并且具有大约为单层碳至大约100μm的厚度的成核层18形成于硅衬底12上。成核层18能够使用分子束外延(MBE)、物理气相沉积(PVD)或者使用例如有机金属化学气相沉积(MOCVD)技术、等离子体增强化学气相沉积(PECVD)技术、低压化学气相沉积(LPCVD)技术等化学气相沉积技术来形成。举例来说，成核层18是氮化铝。用于成核层18的其他合适材料包括硅与氮化铝、碳化硅、氮化铝镓等的组合。
电场截止层20形成于成核层18上。电场截止层20可以是高度掺杂的氮化镓(GaN)层或氮化铝镓(AlGaN)层、金属层、半金属层、导电的且能够使电场变为0的材料等。电场截止层20可以是n型导电性的或p型导电性的，并且它可以具有大约1nm至大约10um的厚度。
具有大约0.1μm至大约100μm的厚度的缓冲层26在大约150摄氏度(℃)至大约1,500℃的温度下形成于电场截止层20上。根据一种实施例，缓冲层26是III族-N半导体材料层。III族-N半导体材料可以称为III族-N材料、III族氮化物材料、III族氮化物半导体材料等。缓冲层26的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。缓冲层26可以使用MBE、PECVD、MOCVD、有机金属气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等来形成。应当注意，缓冲层26可以包含多个层，例如，多个AlN层、多个GaN层或者交替堆叠的AlN和GaN层。缓冲层26可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。
仍然参照图1，具有大约0.01μm至大约10μm的厚度的沟道层28使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于缓冲层26上。举例来说，沟道层28是具有大约0.5μm至大约100μm的厚度的GaN层。
具有大约10纳米(nm)至大约1,000nm的厚度的应变层30使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于沟道层28上。举例来说，应变层30是具有大约10nm至大约100nm的厚度的AlGaN层。衬底12和成核层18的结合可以称为半导体材料32。
光刻胶层被图形化于应变层30之上，以形成具有掩蔽元件36的掩蔽结构34以及用于使应变层30部分露出的开口38。
现在参照图2，具有侧壁42和底面44的沟槽40使用例如干法蚀刻技术形成于半导体材料的通过开口34露出的部分内。根据一种实施例，沟槽40延伸穿过应变层30并进入沟道层28内。
图3是根据本实用新型的另一种实施例的半导体构件50的截面图。应当注意，关于图3的描述从关于图1的描述起继续进行。因而，为了将图3的实施例与图2的实施例区分开，图3的半导体构件已经通过附图标记50来标识。另外，已经给图3的附图标记40、42和44添加了附图标记A，以将图2的沟槽与图3的沟槽区分开。具有侧壁42A和底面44A的沟槽40A使用例如干法蚀刻技术形成于半导体材料的通过开口34露出的部分内。根据一种实施例，沟槽40A延伸穿过应变层30、沟道层28、缓冲层26、电场截止层20、成核层18并进入半导体衬底12内。
现在参照图4，电绝缘材料层46形成于每个沟槽40A的侧壁42A和底面44A上。电绝缘层46可以称为电介质层或电介质内衬。电绝缘层46可以是氧化铝、氮化硅等。材料48形成于电绝缘层46上，其中材料48填充沟槽40A并形成于应变层30上。根据一种实施例，材料48是以导电类型与衬底12相同的杂质材料掺杂的多晶硅。作为选择，材料48可以是金属、绝缘材料、本征多晶硅等。
现在参照图5，材料48被平坦化，在沟槽40A内留下了部分48A。
现在参照图6，栅电极50、源电极52和漏电极54形成于应变层30的在以材料48的部分48A填充的沟槽40A之间的部分上。因而，包含以电介质材料46为内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A的基于III族-N的半导体构件50被制造出。填充的沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场层20从填充沟槽40A扩展到相邻的填充沟槽40A，这进一步提高了高电压隔离。
现在参照图7，图中示出了根据本实用新型的另一种实施例的半导体构件100的截面图。图7所示出的是具有相对的表面14和16的半导体衬底12。表面14可以称为正表面或顶表面，而表面16可以称为底表面或背表面。半导体衬底12可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。根据一种实施例，半导体衬底12是以p型导电性的杂质材料掺杂的硅并且具有至少约为5欧姆-厘米(Ω-cm)的电阻率。作为选择，衬底12可以是硅、碳化硅、蓝宝石、化合物半导体材料，例如，氮化镓、砷化镓、磷化铟等。
根据一种实施例，衬底12被放置于反应室内，并且具有大约单层碳至大约100μm的厚度的成核层18形成于硅衬底12上。成核层18能够使用分子束外延(MBE)、物理气相沉积(PVD)或者使用例如有机金属化学气相沉积(MOCVD)技术、等离子体增强化学气相沉积(PECVD)技术、低压化学气相沉积(LPCVD)技术等化学气相沉积技术来形成。举例来说，成核层18为氮化铝。用于成核层18的其他合适材料包括硅以及氮化铝、碳化硅、氮化铝镓等。
缓冲层的部分102形成于成核层18上。部分102可以是GaN、渐变的AlGaN、GaN/AlGaN、GaN/AlN(氮化镓/氮化铝)超晶格等。
电场截止层104形成于层102上。电场截止层104可以是高度掺杂的氮化镓(GaN)层或氮化铝镓(AlGaN)层、金属层、半金属层、导电的且能够使电场变为0或基本上为0的材料。电场截止层104可以是n型导电性的或p型导电性的，并且它可以具有大约1nm至大约10um的厚度。
具有大约0.1μm至大约100μm的厚度的缓冲层106在大约150℃至大约1,500℃的温度下形成于电场截止层104上。根据一种实施例，缓冲层106是III族-N材料层。缓冲层106的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。缓冲层106可以使用MBE、PECVD、MOCVD、有机金属气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等来形成。应当注意，缓冲层26可以包含多个层，例如，多个AlN层、多个GaN层或者交替堆叠的AlN和GaN层。缓冲层106可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。
仍然参照图7，具有大约0.1μm至大约10μm的厚度的沟道层108使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于缓冲层106上。举例来说，沟道层108是具有大约0.5μm至大约7.5μm的厚度的GaN层。
具有大约10纳米(nm)至大约1,000nm的厚度的应变层110使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于沟道层108上。举例来说，应变层110是具有大约10nm至大约100nm的厚度的AlGaN层。
光刻胶层被图形化于应变层110上，以形成具有掩蔽元件114的掩蔽结构112以及用于使应变层110部分露出的开口116。
现在参照图8，具有侧壁42A和底面44A的沟槽40A以及具有侧壁42B和底面44B的沟槽40B使用例如干法蚀刻技术形成于半导体材料的通过开口116露出的部分内。根据一种实施例，沟槽40A和40B延伸穿过应变层110、沟道层108、缓冲层26、电场截止层104、成核层18并进入半导体衬底12内。
现在参照图9，电绝缘材料层46A形成于沟槽40A的侧壁42A上，而电绝缘材料层46B形成于沟槽40B的侧壁42B和底面44B上。层46A和46B可以称为电介质层或电介质内衬。层46A和46B可以是氧化铝、氮化硅等。材料48形成于绝缘层46A和46B上以及于应变层110上，其中材料48填充沟槽40A和40B。根据一种实施例，材料48是以导电类型与衬底12相同的杂质材料掺杂的多晶硅。作为选择，材料48可以是金属、绝缘材料、本征多晶硅等。
现在参照图10，材料48被平坦化，分别在沟槽40A和40B内留下了部分48A和48B。
现在参照图11，栅电极50、源电极52和漏电极54形成于应变层110的在分别以材料48的部分48A和48B填充的沟槽40A和40B之间的部分上。因而，包含分别以电介质材料46A和46B作内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A和40B的基于III族-N的半导体构件100被制造出。填充沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场层20从填充沟槽40A扩展到填充沟槽40B，这进一步提高了高电压隔离。填充沟槽40A的沟槽填充材料48A与衬底12电接触，并从而沟槽填充材料48A和衬底12能够被设定为相同的电位，例如，地电位。
图12是根据本实用新型的另一种实施例的在制造过程中的半导体构件120的截面图。半导体构件120类似于半导体构件100，只是绝缘材料46B形成于沟槽40A的侧壁42A和底面44A上并且绝缘材料46A形成于侧壁42B上但没有形成于底面44B上。附图标记A和B已经附加于附图标记46之后，用于区分在沟槽40A和40B内的电介质材料。另外，材料48C形成于绝缘层46B上，并且材料48D形成于绝缘层46A和底面44B上。附图标记C和D已经附加于附图标记48之后，用于指示材料48的在沟槽40B内的部分(即，部分48D)与衬底12接触，然而材料48的在沟槽40A内的部分(即，部分48C)与底面44A处的衬底12电绝缘。因而，包含分别以电介质材料46B和46A作内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A和40B的基于III族-N的半导体构件120被制造出。填充沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场层20从填充沟槽40A扩展到填充沟槽40B，这进一步提高了高电压隔离。填充沟槽40B的沟槽填充材料48D与衬底12电接触，并从而沟槽填充材料48B和衬底12能够被设定为相同的电位，例如，地电位。
图13是根据本实用新型的一种实施例的在制造过程中的例如发光二极管(LED)、电源开关器件、调节器、保护电路、驱动电路等半导体构件150的一部分的截面图。图13所示出的是具有相对的表面14和16的半导体衬底12。表面14可以称为正表面或顶表面，而表面16可以称为底表面或背表面。半导体衬底12可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。根据一种实施例，半导体衬底12是以p型导电性的杂质材料掺杂的硅并且具有至少大约5欧姆-厘米(Ω-cm)的电阻率。作为选择，衬底12可以是硅、碳化硅、蓝宝石、化合物半导体材料，例如，氮化镓、砷化镓、磷化铟等。
根据一种实施例，衬底12被放置于反应室内，并且电场截止层152形成于衬底12上。电场截止层152可以是高度掺杂的氮化镓(GaN)层或氮化铝镓(AlGaN)层、金属层、半金属层、导电的且能够使电场变为0或基本上为0的材料。电场截止层104可以是n型导电性的或p型导电性的，并且可以具有大约1nm至大约10um的厚度。应当注意，电场截止层152能够在缓冲层之内，或者它能够从缓冲层延伸到成核层内，或者它能够从缓冲层一直延伸到衬底12内。
电场截止层152能够使用分子束外延(MBE)、物理气相沉积(PVD)或者使用例如有机金属化学气相沉积(MOCVD)技术、等离子体增强化学气相沉积(PECVD)技术、低压化学气相沉积(LPCVD)技术等化学气相沉积技术来形成。
具有大约0.1μm至大约100μm的厚度的缓冲层154在大约150℃至大约1,500℃的温度下形成于电场截止层152上。根据一种实施例，缓冲层154是III族-N材料层。用于缓冲层154的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。缓冲层154可以使用MBE、PECVD、MOCVD、有机金属气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等来形成。应当注意，缓冲层154可以包含多个层，例如，多个AlN层、多个GaN层或者交替堆叠的AlN和GaN层。缓冲层154可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。
仍然参照图13，具有大约0.1μm至大约10μm的厚度的沟道层156使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术来形成于缓冲层154上。举例来说，沟道层156是具有大约0.5μm至大约7.5μm的厚度的GaN层。
具有大约10纳米(nm)至大约1,000nm的厚度的应变层158使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术来形成于沟道层156上。举例来说，应变层158是具有大约10nm至大约100nm的厚度的AlGaN层。
光刻胶层被图形化于应变层158之上，以形成具有掩蔽元件162的掩蔽结构160以及用于使应变层158部分露出的开口164。
现在参照图14，具有侧壁42A和底面44A的沟槽40A以及具有侧壁42B和底面44B的沟槽40B使用例如干法蚀刻技术形成于半导体材料的通过开口164露出的部分内。根据一种实施例，沟槽40A和40B延伸穿过应变层158、沟道层156、缓冲层154、电场截止层152，并进入半导体衬底12内。
现在参照图15，电绝缘材料层46B形成于沟槽40A的侧壁42A和底面44A上，而电介质材料层46B形成于沟槽40B的侧壁42B和底面44B上。层46B可以称为电介质层或电介质内衬。层46B可以是氧化铝、氮化硅等。应当注意，电介质层可以共形地沉积于应变层158上且分别沿着沟槽40A和40B的壁42A和42B。电介质层被去除以使应变层158露出，但使层46A和46B分别保留于沟槽40A和40B的壁42A和42B上。材料48形成于绝缘层46B上，其中材料48填充沟槽40A和40B并形成于应变层158上。根据一种实施例，材料48是以导电类型与衬底12相同的杂质材料掺杂的多晶硅。作为选择，材料48可以是金属、绝缘材料、本征多晶硅等。
现在参照图16，材料48被平坦化，使部分48A和48B分别保留于沟槽40A和40B内。栅电极50、源电极52和漏电极54形成于应变层158的在分别以材料48的部分48A和48B填充的沟槽40A和40B之间的部分上。因而，具有栅电极50、源电极52和漏电极54的III族-N半导体器件150被形成。举例来说，半导体器件150是HEMT半导体器件。包含以电介质材料46B作内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A和40B的基于III族-N的半导体构件150被制造出。填充沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场截止层152从填充沟槽40A扩展到填充沟槽40B，这进一步提高了高电压隔离。电场截止层152还从缓冲层154延伸到衬底12，这提供了额外的隔离。
图17是根据本实用新型的另一种实施例的在制造过程中的半导体构件170的截面图。半导体构件170类似于半导体构件150，只是绝缘材料46B形成于侧壁42A和底面44A上，而在底面44B上没有绝缘材料46A，类似于参照图9-11描述的半导体构件100。材料48的部分48A和48B的形成已经参照图9和10进行了描述。因而，包含分别以电介质材料46A和46B作内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A和40B的基于III族-N的半导体构件170被制造出。填充沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场层20从填充沟槽40A延伸到填充沟槽40B，这进一步提高了高电压隔离。填充沟槽40A的沟槽填充材料48A与衬底12电接触，并从而沟槽填充材料48A和衬底12能够被设定为相同的电位，例如，地电位。更重要的是，电场截止层152从缓冲层154延伸到衬底12，提供了附加的电隔离。
图18是根据本实用新型的另一种实施例的在制造过程中的半导体构件180的截面图。半导体构件180类似于半导体构件150，只是绝缘材料46B形成于侧壁42A和底面44A上，而绝缘材料46A形成于侧壁42B上但没有形成于底面44B上，类似于参照图12描述的半导体构件120。材料48的部分48C和48D分别形成于沟槽40A和40B内，该形成已经参照图12进行了描述。因而，基于III族-N的半导体构件180包含分别以电介质材料46A和46B为内衬的且以可以是导电材料或电绝缘材料的材料填充的沟槽40A和40B。填充沟槽可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场截止层152从填充沟槽40A延伸到填充沟槽40B，这进一步提高了高电压隔离。填充沟槽40B的沟槽填充材料48D与衬底12电接触，并从而沟槽填充材料48D和衬底12能够被设定为相同的电位，例如，地电位。此外，电场截止层152从缓冲层154延伸到衬底12，提供了附加的电隔离。
图19是根据本实用新型的另一种实施例的在制造过程中的半导体构件200的截面图。图19所示出的是半导体衬底12具有相对的表面14和16。成核层18形成于半导体衬底12上。半导体衬底12、成核层18以及它们的形成方法已经参照图1进行了描述。
具有大约1nm至大约5μm的厚度的缓冲层206的部分202使用例如MBE、PECVD、MOCVD、有机金属气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等技术形成于成核层18上。反应室的反应物组成被设计用于生长大约100nm的缓冲层206，即，由附图标记202标识的部分。在形成部分202之后，反应室的反应物组成被改变或被调整以在缓冲层206的部分202上生长具有大约1μm至大约5μm的厚度的电场截止层208。电场截止层208可以通过改变反应物以包含镁、碳、铁等而形成。然后，在反应室内的反应物组成被改变以继续生长缓冲层206，其中缓冲层206的部分204形成于电场截止层208上。因而，缓冲层206包含部分202和部分204，电场截止层208的一部分在缓冲层部分202和204之间。
缓冲层206可以在大约150℃至大约1,500℃的温度下形成。根据一种实施例，缓冲层206的部分202和204是III族-N材料层。用于缓冲层206的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。应当注意，缓冲层206可以包含多个层，例如，多个AlN层、多个GaN层或者交替堆叠的AlN和GaN层。缓冲层206可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。
仍然参照图19，具有大约0.1μm至大约10μm的厚度的沟道层28使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于缓冲层206的部分204上。举例来说，沟道层28是具有大约0.5μm至大约7.5μm的厚度的GaN层。
具有大约10纳米(nm)至大约1,000nm的厚度的应变层30使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于沟道层28上。举例来说，应变层30是具有大约10nm至大约100nm的厚度的AlGaN层。衬底12和成核层18可以称为半导体材料32。
光刻胶层被图形化于应变层30之上以形成具有掩蔽元件36掩蔽结构34以及用于使应变层30部分露出的开口38。
现在参照图20，具有侧壁42和底面44的沟槽40使用例如干法蚀刻技术形成于半导体材料的通过开口34露出的部分内。根据一种实施例，沟槽40延伸穿过应变层30并进入沟道层28内。掩蔽元件36被去除。
现在参照图21，光刻胶层被图形化于应变层30之上以形成具有掩蔽元件218的掩蔽结构216以及用于使应变层30部分露出的开口220。诸如氦或氮之类的杂质材料通过开口220注入，以形成隔离区224。掩蔽元件218被去除。
现在参照图22，栅电极230、源电极232和漏电极234形成于应变层30的在沟槽40之间的部分上。因而，具有栅电极230、源电极232和漏电极234的III族-N半导体器件200被形成。举例来说，半导体器件200是HEMT半导体器件。因而，包含隔离区224的基于III族-N的半导体构件200被制造出。隔离区224可抑制沿着块体材料内的GaN/AlGaN界面的漏电通路出现，这给出了更好的高电压隔离。另外，电场截止层202从隔离结构224延伸到相邻的隔离结构224，这进一步提高了高电压隔离。
图23是根据本实用新型的另一种实施例的在制造过程中的半导体构件250的截面图。图23从关于图20的描述起继续进行说明。用于半导体构件的附图标记已经从10变为250，用于将图23的实施例与参照图19-22描述的实施例区分开。光刻胶层被图形化于应变层30之上以形成具有掩蔽元件254的掩蔽结构252以及用于使应变层30部分露出的至少一个开口256。
现在参照图24，具有侧壁262和底面264的沟槽260被形成为穿过应变层30，穿过沟道层22，穿过缓冲层206的部分204，并进入电场截止层208内。掩蔽元件254被去除，并且电介质材料268形成于沟槽40内，于沟槽260的侧壁262和底面264上，并且于应变层30上。
现在参照图25，电介质材料268受到各向异性的蚀刻，留下了在沟槽40内的部分274、沿着侧壁262的一些部分的部分276，并且使应变层30的沿着侧壁262的部分以及沟道层22的部分露出。各向异性蚀刻还使应变层30的表面露出。
现在参照图26，导电材料270形成于电介质材料268的部分274上，于沟槽260内，沿着侧壁262的与应变层30相邻的裸露部分，沿着侧壁262的与沟道层22相邻的裸露部分，并且于应变层30的表面的裸露部分上。根据一种实施例，导电材料270是以导电类型与衬底12相同的杂质材料掺杂的多晶硅。作为选择，该材料可以是金属或其他导电材料。
现在参照图27，导电材料270被平坦化，留下了导电材料270的在沟槽260内的部分272，该部分与应变层30在侧壁262处电接触，并且一部分与沟道层22电接触。电介质部分276的与应变层30横向相邻的以及与沟道层22的一些部分横向相邻的子部分被去除。光刻胶层被图形化于应变层30、电介质部分274、导电部分272和电介质部分276之上，以形成具有掩蔽元件282的掩蔽结构280以及用于使应变层30部分露出的开口284。诸如氦或氮之类的杂质材料通过开口284注入，以形成隔离区286。
现在参照图28，栅电极230、源电极232和漏电极234形成于应变层30的在沟槽40之间的部分上。应当意识到，源电极234形成于导电部分272上。因而，具有栅电极230、源电极232和漏电极234的III族-N半导体器件250被形成。举例来说，半导体器件250是HEMT半导体器件。
图29是根据本实用新型的另一种实施例的在制造过程中的半导体构件300的截面图。图29从关于图23的描述起继续进行说明。用于半导体构件的附图标记已经从250改变为300，用于区分参照图23-28描述的实施例。光刻胶层被图形化于应变层30之上，以形成具有掩蔽元件332的掩蔽结构330以及用于使应变层30的一部分露出的开口334。
具有侧壁304和底面306的沟槽302被形成为穿过应变层30，穿过沟道层22，穿过缓冲层206的部分204，穿过电截止层208，穿过缓冲层206的部分202，穿过成核层18，并进入衬底12内。
现在参照图30，掩蔽元件332被去除，并且电介质材料层310形成于沟槽302内，于侧壁304的部分上，以及于应变层30上。用于形成电介质层310的过程是这样的：使电介质层310的部分312形成于侧壁304的与缓冲层206的部分202相邻的部分上，并且电介质材料310的部分314形成于侧壁304的与缓冲层206在成核层18和衬底12之上的部分204相邻的部分上。在电介质层310的形成之后，侧壁304的由电场截止层208形成的部分304A露出。
现在参照图31，电介质材料310受到各向异性的蚀刻，留下了在沟槽40内的部分324、沿着侧壁304的一些部分的部分312和314，并且使应变层30的沿着侧壁304的部分以及电场截止层208沿着侧壁304的部分露出。各向异性蚀刻还使应变层30的表面露出。
导电材料320形成于电介质材料310上以及于沟槽302内，其中导电材料320与电场截止层208、沟道层22及应变层30电接触。根据一种实施例，导电材料320是以导电类型与衬底12相同的杂质材料掺杂的多晶硅。作为选择，该材料可以是金属或其他导电材料。
现在参照图32，导电材料320被平坦化，留下了导电材料320的部分322。导电材料320的部分322与应变层30和沟道层22的与侧壁304相邻的部分电接触。光刻胶层被图形化于应变层30、电介质部分324、导电部分322和电介质部分314之上，以形成具有掩蔽元件337的掩蔽结构335以及用于使电介质部分324的一些部分露出的开口339。
仍然参照图32，诸如氦或氮之类的杂质材料通过开口334注入，以形成隔离结构336。
现在参照图33，掩蔽元件335被去除，并且栅电极290和漏电极294形成于应变层30的在以电介质材料324填充的沟槽40之间的部分上，而源电极292形成于导电部分322上。因而，具有栅电极290、源电极292和漏电极294的III族-N半导体器件300被形成。举例来说，半导体器件300是HEMT半导体器件。
应当注意，导电材料322与在侧壁304的部分304A处的电场截止层208电接触或者电通信，即，导电材料322与电场截止层208直接接触。
图34是根据本实用新型的另一种实施例的半导体构件400的截面图。图34所示出的是具有相对的表面14和16的半导体衬底12。半导体衬底12已经参照图1进行了描述。
根据一种实施例，衬底12被放置于反应室内，并且具有大约1nm至大约5μm的厚度的电场截止层402形成于硅衬底12上。电场截止层402能够使用分子束外延(MBE)、物理气相沉积(PVD)或者使用例如有机金属化学气相沉积(MOCVD)技术、等离子体增强化学气相沉积(PECVD)技术、低压化学气相沉积(LPCVD)技术等化学气相沉积技术来形成。用于电场截止层402的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)、金属层、半金属层、导电的且能够使电场变为0或基本上为0的材料。举例来说，电场截止层402可以是高度掺杂的氮化镓(GaN)层或者高度掺杂的氮化铝镓(AlGaN)层。电场截止层402可以是n型导电性的或p型导电性的，并且它可以具有大约1nm至大约10um的厚度。另外，电场截止层402可以用镁、碳、铁等来掺杂。
反应室的反应物组成被改变以在电场截止层402上形成具有大约1nm至大约5μm的厚度的成核层404。举例来说，成核层404是氮化铝。用于成核层404的其他合适材料包括硅以及氮化铝、碳化硅、氮化铝镓等。
反应室的反应物组成被改变，以在成核层404上形成具有大约1nm至大约10μm的厚度的电场截止层406。电场截止层406的材料可以与为电场截止层402识别出的那些材料相同。
反应室的反应物组成被改变，以在电场截止层406上形成具有大约0.1μm至大约100μm的厚度的缓冲层408。缓冲层408可以在大约150℃至大约1,500℃的温度下形成。根据一种实施例，缓冲层408是III族-N半导体材料层。用于缓冲层408的合适材料包括III族-N材料，例如，氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。缓冲层408可以使用MBE、PECVD、MOCVD、有机金属气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等来形成。应当注意，缓冲层408可以包含多个层，例如，多个AlN层、多个GaN层或者交替堆叠的AlN和GaN层。缓冲层408可以是p型导电性的、n型导电性的，或者它可以是本征半导体材料。
仍然参照图34，具有大约0.1μm至大约10μm的厚度的沟道层410使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于缓冲层408上。举例来说，沟道层410是具有大约0.5μm至大约7.5μm的厚度的GaN层。
具有大约10纳米(nm)至大约1,000nm的厚度的应变层412使用选自MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的一种或多种技术形成于沟道层410上。举例来说，应变层412是具有大约10nm至大约100nm的厚度的AlGaN层。
光刻胶层被图形化于应变层412之上，以形成具有掩蔽元件416的掩蔽结构414以及用于使应变层412部分露出的开口418。
现在参照图35，具有底面422和侧壁424的沟槽420使用例如干法蚀刻技术形成于半导体材料的通过开口418露出的部分内。根据一种实施例，沟槽420延伸穿过应变层412并进入沟道层410内。掩蔽元件416被去除。
现在参照图36，光刻胶层被图形化于应变层30之上以形成具有掩蔽元件432的掩蔽结构430以及用于使应变层412部分露出的开口434。诸如氦或氮之类的杂质材料通过开口434注入，以形成隔离区436。
现在参照图37，掩蔽元件432被去除，并且栅电极440、源电极442和漏电极444形成于应变层412的在沟槽420之间的部分上。
至此，应当意识到，本文已经给出了包含与电场截止层结合的场沟槽的III族-N半导体构件以及用于制造III族-N半导体构件的方法。将电场截止层与电场沟槽集成在一起可在不同III族-N半导体材料的界面处(例如，在氮化镓层与氮化铝镓层之间的界面(GaN/AlGaN界面)处)抑制漏电通路形成。这降低了会增大击穿电压的电场强度。另外，将电场截止层与电场沟槽集成在一起还允许对III族-N材料形成较薄的层，同时维持高击穿电压，这降低了基于III族-N的半导体器件的成本。
尽管本文已经公开了某些优选的实施例和方法，但是本领域技术人员根据前述公开内容应当意识到，在不脱离本实用新型的精神和范围的情况下可以对这样的实施例和方法进行改变和修改。本实用新型应当仅限定于所附的权利要求书所要求的范围以及适用法律的规则和原则。

Claims (20)

1.一种基于III族氮化物的半导体构件，其特征在于包含：
具有表面的半导体材料；
在所述半导体材料上的电场截止层；
在所述电场截止层上的第一III族氮化物材料层；
多个沟槽，其中所述多个沟槽中的每个沟槽都延伸穿过所述第一III族氮化物材料层、所述电场截止层，并进入所述半导体材料内，并且其中所述多个沟槽中的每个沟槽都具有底面和相对的侧壁；
至少在所述多个沟槽的第一沟槽的所述相对侧壁上的、在所述多个沟槽的第二沟槽的所述相对侧壁上的，以及在所述多个沟槽的所述第二沟槽的所述底面上的绝缘材料层；以及
在所述多个沟槽的所述第一沟槽和所述多个沟槽的所述第二沟槽内的沟槽填充材料。
2.根据权利要求1所述的基于III族氮化物的半导体构件，其中所述半导体材料包含：
半导体材料体；以及
在所述半导体材料体上的成核层。
3.根据权利要求1所述的基于III族氮化物的半导体构件，其中所述电场截止层与所述半导体材料接触，并且所述III族氮化物半导体材料层与所述电场截止层接触。
4.根据权利要求1所述的基于III族氮化物的半导体构件，其中在所述多个沟槽的所述第一沟槽的所述相对侧壁上的以及在所述多个沟槽的所述第二沟槽的所述相对侧壁上的所述绝缘材料层包括氮化铝或氮化硅之一。
5.根据权利要求4所述的基于III族氮化物的半导体构件，其中在所述多个沟槽的所述第一沟槽内的以及在所述多个沟槽所述第二沟槽内的所述沟槽填充材料包括导电材料或电绝缘材料之一。
6.根据权利要求5所述的基于III族氮化物的半导体构件，其中在所述多个沟槽的所述第一沟槽内的所述沟槽填充材料与所述半导体材料接触。
7.根据权利要求1所述的基于III族氮化物的半导体构件，其中所述绝缘材料层与所述多个沟槽的所述第一沟槽的所述底面接触。
8.根据权利要求7所述的基于III族氮化物的半导体构件，其中在所述多个沟槽中的所述第一沟槽以及所述多个沟槽中的所述第二沟槽的所述底面和所述相对侧壁上的所述绝缘材料层包括氮化铝或氮化硅之一。
9.根据权利要求1所述的基于III族氮化物的半导体构件，还包含：形成于应变层上的控制电极和第一及第二载流电极以及形成于所述第一载流电极或所述第二载流电极之一与在所述多个沟槽的所述第一沟槽内的所述沟槽填充材料之间的电互连。
10.一种基于III族氮化物的半导体构件，其特征在于包含：
半导体材料；
在所述半导体材料上的电场截止层；
在所述电场截止层上的多个化合物半导体材料层；
延伸穿过所述多个化合物半导体材料层和所述电场截止层的第一沟槽，所述第一沟槽具有第一及第二侧壁和底面；
延伸穿过所述多个化合物半导体材料层和所述电场截止层的第二沟槽，所述第二沟槽具有第一及第二侧壁和底面；
在所述第一沟槽的所述第一及第二侧壁以及所述第二沟槽的所述底面和第一及第二侧壁上的绝缘材料；
在所述第一及第二沟槽内的沟槽填充材料；以及
在所述第一及第二沟槽之间的所述多个化合物半导体材料层之上的控制电极和第一及第二载流电极。
11.根据权利要求10所述的基于III族氮化物的半导体构件，其中所述多个化合物半导体材料层包含：
在所述半导体材料上的氮化铝层；
在所述氮化铝层上的III族-N半导体材料层；
在所述III族-N半导体材料层上的氮化镓层；以及
在所述氮化镓层上的氮化铝镓层。
12.根据权利要求10所述的基于III族氮化物的半导体构件，其中所述半导体材料包含：
半导体材料体；以及
在所述半导体材料体上的成核层。
13.根据权利要求10所述的基于III族氮化物的半导体构件，其中所述电场截止层在所述半导体材料体与所述多个化合物半导体材料层中的第一层之间且与它们接触。
14.根据权利要求10所述的基于III族氮化物的半导体构件，其中在所述第一及第二沟槽内的所述沟槽填充材料包括掺杂的多晶硅或氧化物之一。
15.根据权利要求10所述的基于III族氮化物的半导体构件，还包含在所述第一沟槽的所述底面上的绝缘材料。
16.根据权利要求10所述的基于III族氮化物的半导体构件，其中在所述第一及第二沟槽内的所述沟槽填充材料包括在所述第一及第二沟槽内的掺杂的多晶硅，并且其中在所述第一沟槽内的所述掺杂的多晶硅与所述半导体材料接触。
17.根据权利要求16所述的基于III族氮化物的半导体构件，其中到所述沟槽填充材料的所述第一载流电极或所述第二载流电极之一在所述第一沟槽内。
18.一种半导体构件，其特征在于包含：
半导体材料；
形成于所述半导体材料上的电场截止层；
在所述电场截止层之上的多个化合物半导体材料层；
延伸到所述多个化合物半导体材料层和所述电场截止层之内的第一填充沟槽及第二填充沟槽，其中所述第一填充沟槽包含第一及第二侧壁和底面以及在所述第一及第二侧壁上的第一电介质内衬，并且其中所述第二填充沟槽包含第一及第二侧壁和底面以及在所述第二填充沟槽的所述第一及第二侧壁上的第二电介质内衬；以及
在所述多个化合物半导体材料层之上的源电极、漏电极和栅电极。
19.根据权利要求18所述的半导体构件，其中所述第二电介质内衬在所述第二填充沟槽的所述底面之上，并且其中填充所述第一填充沟槽及所述第二填充沟槽的沟槽填充材料包括多晶硅，其中所述多晶硅与所述半导体材料接触。
20.根据权利要求19所述的半导体构件，还包含用于将所述源电极或所述漏电极之一连接至所述第一填充沟槽内的所述沟槽填充材料的电互连。
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