CN204732413U - 包括iii族氮化物叠层的半导体部件 - Google Patents

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Abstract

本公开中公开的实施例涉及包括III族氮化物叠层的半导体部件。根据实施例，所述半导体部件包括：半导体材料的主体；多个化合物半导体材料层，位于半导体材料的主体上方；第一和第二填充沟槽，延伸到所述多个化合物半导体材料层中；以及源电极、漏电极和栅电极，位于所述多个化合物半导体材料层上方。第一沟槽具有第一和第二侧壁以及底部以及位于第一和第二侧壁上方的第一介电衬垫，并且第二沟槽具有第一和第二侧壁以及底部以及位于第二沟槽的第一和第二侧壁上方的第二介电衬垫。根据本公开的半导体部件可以抑制漏电流。

Description

包括III族氮化物叠层的半导体部件
技术领域
本公开一般地涉及电子学，并且更具体地讲，涉及包括III-N氮化物叠层的半导体结构。
背景技术
在过去，半导体产业使用各种不同器件结构和方法形成半导体器件，诸如例如二极管、Schottky二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等。通常从硅衬底制造诸如二极管、Schottky二极管和FET的器件。硅基半导体器件的缺点包括低击穿电压、过大反向漏电流、大正向压降、不合适的低切换特性、高功率密度和高制造成本。为了克服这些缺点，半导体制造商已转向从化合物半导体衬底(诸如，例如III-N半导体衬底、III-V族半导体衬底、II-VI族半导体衬底等)制造半导体器件。虽然这些衬底已提高器件性能，但它们很脆弱并且增加制造成本。
通常，化合物半导体衬底包括多层的半导体材料。例如，化合物半导体衬底可包括衬底层、成核层、缓冲层、沟道层和应变层。这些结构的缺点在于：在这些层之间的界面的施主使漏电流增加几个数量级。在衬底层是硅的实施例中，在硅和成核层的界面的反型沟道引起至半导体管芯的侧壁的泄漏。已在Jenn Hwa Huang等人的于2013年4月25日公布的公开号为2013/0099324 A1的美国专利申请中描述包括隔离植入物以减少由接触半导体管芯的周围边缘的金属引起的漏电流的III-N化合物半导体材料。
因此，具有一种包括III族氮化物叠层和用于抑制漏电流的装置的半导体部件以及一种用于制造所述半导体部件的方法将会是有益的，其中用于抑制漏电流的装置提高从化合物半导体衬底制造的半导体部件的性能和可制造性。以成本有效的方式实现所述结构和方法将会具有另外的优点。
实用新型内容
本公开的目的在于具有一种从包括用于减轻漏电流的装置的III族氮化物半导体材料构造的电路。
根据本公开的实施例，提供一种包括III族氮化物叠层的半导体部件，包括：半导体材料的主体，具有表面；成核层，位于半导体材料的主体上；III族氮化物材料层，位于成核层上；多个沟槽，其中所述多个沟槽中的每个沟槽延伸通过III族氮化物材料层、成核层并且延伸到半导体材料的主体中，并且其中所述多个沟槽中的每个沟槽具有底部和相对的侧壁；绝缘材料层，位于所述多个沟槽中的第一沟槽的相对的侧壁上并且位于所述多个沟槽中的第二沟槽的相对的侧壁上；和沟槽填充材料，位于第一和第二沟槽中。
优选地，从包括氮化铝和氮化硅的绝缘材料的组选择位于第一和第二沟槽的相对的侧壁上的绝缘材料层。
优选地，第一和第二沟槽中的沟槽填充材料包括导电材料。
优选地，第一和第二沟槽中的沟槽填充材料包括接触半导体材料的主体的掺杂多晶硅。
优选地，第一和第二沟槽中的沟槽填充材料包括电绝缘材料。
优选地，绝缘材料层位于第一和第二沟槽的底部上。
优选地，位于底部上并且位于第一和第二沟槽的相对的侧壁上的绝缘材料层包括从包括氮化铝和氮化硅的绝缘材料的组选择的绝缘材料。
优选地，第一和第二沟槽中的沟槽填充材料包括导电材料。
优选地，从包括硅、氮化硅、氮化镓和蓝宝石的半导体材料的组选择半导体材料的主体。
优选地，控制电极以及第一和第二电流传送电极被形成在应变层上方。
根据本公开的另一实施例，提供一种半导体部件，包括：半导体材料的主体；多个化合物半导体材料层，位于半导体材料的主体上；第一沟槽，延伸通过所述多个化合物半导体材料层，第一沟槽具有第一和第二侧壁以及底部；第二沟槽，延伸通过所述多个化合物半导体材料层，第二沟槽具有第一和第二侧壁以及底部；绝缘材料，位于第一沟槽的第一和第二侧壁上并且位于第二沟槽的第一和第二侧壁上；沟槽填充材料，位于第一和第二沟槽中；和控制电极以及第一和第二电流传送电极，位于所述多个化合物半导体材料层上方、在第一和第二沟槽之间。
优选地，所述多个化合物半导体材料层包括：氮化铝层，位于半导体材料的主体上；III-N材料层，位于氮化铝层上；氮化镓层，位于III-N材料层上；和氮化铝镓层，位于氮化镓层上。
优选地，III-N材料层包括氮化镓。
优选地，第一和第二沟槽中的沟槽填充材料包括掺杂多晶硅或氧化物之一。
优选地，位于第一沟槽的第一和第二侧壁上并且位于第二沟槽的第一和第二侧壁上的绝缘材料也位于第二沟槽的底部上。
优选地，第一和第二沟槽中的沟槽填充材料包括接触半导体材料的主体的掺杂多晶硅。
优选地，第一电流传送电极和第二电流传送电极之一电耦合到第一沟槽中的沟槽填充材料。
根据本公开的另一实施例，提供一种半导体部件，包括：半导体材料的主体；多个化合物半导体材料层，位于半导体材料的主体上方；第一和第二填充沟槽，延伸到所述多个化合物半导体材料层中，其中第一沟槽包括第一和第二侧壁以及底部以及位于第一和第二侧壁上方的第一介电衬垫，并且其中第二沟槽包括第一和第二侧壁以及底部以及位于第二沟槽的第一和第二侧壁上方的第二介电衬垫；以及源电极、漏电极和栅电极，位于所述多个化合物半导体材料层上方。
优选地，第二介电衬垫位于第二沟槽的底部上方，并且其中沟槽填充材料包括多晶硅，其中多晶硅接触半导体材料的主体。
优选地，半导体部件还包括电互连件，电互连件将源电极和漏电极之一连接到第一沟槽中的沟槽填充材料。
附图说明
通过阅读下面结合附图进行的详细描述将会更好地理解本公开，其中相同标号指示相同元件并且其中：
图1是根据本公开的实施例的在制造期间的半导体部件的剖视图；
图2是在稍后制造阶段的图1的半导体部件的剖视图；
图3是在稍后制造阶段的图2的半导体部件的剖视图；
图4是在稍后制造阶段的图3的半导体部件的剖视图；
图5是在稍后制造阶段的图4的半导体部件的剖视图；
图6是在稍后制造阶段的图2的半导体部件的剖视图；
图7是在稍后制造阶段的图6的半导体部件的剖视图；
图8是在稍后制造阶段的图7的半导体部件的剖视图；
图9是在稍后制造阶段的图8的半导体部件的剖视图；
图10是在稍后制造阶段的图9的半导体部件的剖视图；
图11是根据本公开的另一实施例的在制造期间的半导体部件的剖视图；
图12是在稍后制造阶段的图11的半导体部件的剖视图；和
图13是在稍后制造阶段的图12的半导体部件的剖视图。
为了说明的简单和清楚，附图中的元件未必按照比例绘制，并且不同附图中的相同标号表示相同元件。另外，为了描述的简单，省略公知步骤和元件的描述和细节。如这里所使用，电流传送电极表示传送电流通过器件的该器件的元件(诸如，MOS晶体管的源极或漏极、或者双极晶体管的发射极或集电极、或者二极管的阴极或阳极)，并且控制电极表示控制电流流经器件的该器件的元件(诸如，MOS晶体管的栅极或者双极晶体管的基极)。虽然器件在这里被解释为某些n沟道或p沟道器件或者某些n型或p型掺杂区域，但本领域普通技术人员将会理解，根据本公开的实施例也可采用互补器件。本领域技术人员将会理解，如这里所使用的词语“在...期间”、“在...的同时”和“当...时”不是表示在开始动作时立即发生动作的精确术语，而是可在由初始动作开始的反应之间存在某种小的但合理的延迟(诸如，传播延迟)。词语“近似”、“大约”或“基本上”的使用意味着：元件的值具有预期非常接近指出的值或位置的参数。然而，如本领域所公知，总是存在妨碍值或位置变为指出的精确值或位置的小的变化。在本领域中公认，直至大约百分之十(10％)(并且对于半导体掺杂浓度，直至百分之二十(20％))的变化被视为相对于指出的精确理想目标的合理变化。
具体实施方式
一般地，本公开提供一种半导体部件和用于制造所述半导体部件的方法，其中所述半导体部件包括基于沟槽的隔离结构。根据实施例，提供半导体材料的主体，在半导体材料的主体上形成一个或多个半导体层。多个沟槽被形成在所述多个半导体层中，其中每个沟槽具有底部和相对的侧壁。绝缘材料层被形成在所述多个沟槽中的一个或多个沟槽的相对的侧壁上，并且沟槽填充材料被形成在具有位于相对的侧壁上的绝缘材料层的所述一个或多个沟槽中。
图1是根据本公开的实施例的在制造期间的半导体部件10的一部分的剖视图，半导体部件10例如为发光二极管(LED)、功率切换器件、调节器、保护电路、驱动器电路等。图1中示出具有相对的表面14和16的半导体衬底12。表面14可被称为前表面或顶表面，并且表面16可被称为底表面或后表面。半导体衬底12可具有p型电导率、n型电导率，或者它可以是本征半导体材料并且可被称为半导体材料的主体。根据实施例，半导体衬底12是利用p型电导率的杂质材料掺杂的硅并且具有从大约1×10-3欧姆-厘米(Ω-cm)到大约100Ω-cm的电阻率。替代地，衬底12能够是硅、碳化硅、蓝宝石、化合物半导体材料(诸如，例如氮化镓、砷化镓、磷化铟)等。
根据实施例，衬底12被放置在反应室中，并且具有从大约单碳层到大约100μm的厚度的成核层18被形成在硅衬底12上。能够使用分子束外延(MBE)、物理气相沉积(PVD)或者使用化学气相沉积技术(诸如，例如金属有机物化学气相沉积(MOCVD)技术、等离子体增强化学气相沉积(PECVD)技术、低压化学气相沉积(LPCVD)技术)等形成成核层18。作为例子，成核层18是氮化铝。用于成核层18的其它合适的材料包括硅和氮化铝、碳化硅、氮化铝镓等。
在从大约150摄氏度(℃)到大约1500℃的温度，具有从大约0.1μm到大约100μm的厚度的缓冲层20被形成在成核层18上。根据实施例，缓冲层20是III族氮化物材料层，III族氮化物材料可被称为III-N材料。用于缓冲层20的合适的材料包括III-N族材料，例如氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)等。可使用MBE、PECVD、MOCVD、金属有机物气相外延(MOVPE)、远程等离子体增强化学气相沉积(RP-CVD)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)等形成缓冲层20。应该注意的是，缓冲层20可包括多个层，例如多个AlN层、多个GaN层或交替堆叠的AlN和GaN层。缓冲层20可具有p型电导率、n型电导率，或者它可以是本征半导体材料。
仍然参照图1，使用从包括MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的技术的组选择的一种或多种技术，具有从大约0.1μm到大约10μm的厚度的沟道层22被形成在缓冲层20上。作为例子，沟道层22是具有从大约0.1μm到大约1μm的厚度的GaN层。
使用从包括MBE、PECVD、MOCVD、MOVPE、RP-CVD、HVPE、LPE、Cl-VPE等的技术的组选择的一种或多种技术，具有从大约10纳米(nm)到大约1000nm的厚度的应变层24被形成在沟道层22上。作为例子，应变层24是具有从大约1nm到大约30nm的厚度的AlGaN层。衬底12、成核层18、缓冲层20、沟道层22和应变层24可被统称为半导体材料26。
在应变层24上方对光致抗蚀剂层进行图案化以形成掩蔽结构30，掩蔽结构30具有掩蔽元件32和露出应变层24的一部分的开口34。
现在参照图2，使用例如干法蚀刻技术，具有侧壁42和底部44的沟槽40被形成在由开口34露出的半导体材料的部分中。应该注意的是，位于同一沟槽的相对侧的侧壁42可被称为相对的侧壁。根据实施例，沟槽40延伸通过应变层24、沟道层22、缓冲层20、成核层18，并且延伸到衬底12中，即延伸到半导体材料的主体中。
现在参照图3，电绝缘材料层46被形成在沟槽40的侧壁42和底部44上。层46可被称为介电层或介电衬垫。层46可以是氧化铝、氮化硅等，并且可通过沉积电绝缘材料的共形层并且使电绝缘材料的共形层平面化来形成层46。材料48被形成在绝缘层46上，其中材料48填充沟槽40并且被形成在应变层24上。材料48可被称为沟槽填充材料。根据实施例，材料48是导电材料，例如利用与衬底12相同的导电类型的杂质材料掺杂的多晶硅。替代地，材料48可以是金属、绝缘材料、本征多晶硅等。
现在参照图4，使材料48平面化，留下沟槽40中的部分48A。
现在参照图5，诸如栅电极50的控制电极、诸如源电极52的电流传送电极和诸如漏电极54的电流传送电极被形成在位于填充有材料48的部分48A的沟槽40之间的应变层24的部分上。因此，根据实施例，半导体部件10是具有利用电绝缘材料铺衬的沟槽的氮化镓功率器件。利用电绝缘材料铺衬沟槽抑制沿着半导体材料中的氮化镓/氮化铝镓界面的电流泄漏路径形成，这改善高电压隔离。
现在参照图6，示出根据本公开的另一实施例的半导体部件100的剖视图，其中图6的描述从图2的描述继续。图2的标号10已被图6中的标号100替换以区别图2和6的实施例。另外，标号A和B已被添加到标号40以区别形成在半导体材料26中的沟槽，并且标号A和B已被添加到标号42和44以区别沟槽40A的侧壁和底部与沟槽40B的侧壁和底部，并且标号A和B已被添加到标号46以区别铺衬沟槽40A和40B的介电材料。图6中示出形成在沟槽40A的侧壁42A上的电绝缘材料层46A以及形成在沟槽40B的侧壁42B和底部44B上的电绝缘材料层46B。像层46一样，层46A和46B可被称为介电层或介电衬垫。层46A和46B可以是氧化铝、氮化硅等，并且可通过沉积电绝缘材料的共形层并且使用例如反应离子蚀刻蚀刻介电材料来形成层46A和46B，其中执行蚀刻以露出沟槽40A的底部44A。
导电材料102被形成在绝缘层46A和46B上并且被形成在底部44B上，其中导电材料102填充沟槽40，接触底部44A，并且被形成在应变层24上。根据实施例，导电材料102是利用与衬底12相同的导电类型的杂质材料掺杂的多晶硅。替代地，材料102可以是金属或其它导电材料。
现在参照图7，使材料102平面化，留下沟槽40中的部分102A和102B。应该注意的是，标号A和B已被添加到标号102以区别哪个电极(即，漏电极或源电极)可被耦合到填充沟槽40的导电材料。栅电极50、源电极52和漏电极54被形成在位于填充有导电材料102的部分102A和102B的沟槽40之间的应变层24的部分上。
现在参照图8，介电材料层104被形成在应变层24、导电部分102A和102B、绝缘层46A和46B的露出部分上方，并且被形成在栅电极50、源电极52和漏电极54上方。在介电层104上方对光致抗蚀剂层进行图案化以形成掩蔽结构106，掩蔽结构106具有掩蔽元件108和露出介电层104的部分的开口110。开口110露出位于源电极52和导电材料102A上方的介电材料104的部分。
现在参照图9，使用例如干法蚀刻技术去除由开口110露出的介电材料104的部分以形成开口112，开口112露出源电极52和导电材料102A。导电材料114被形成在介电材料104上并且形成在开口112中以接触源电极52和导电材料102A。
现在参照图10，从介电层104的选择的部分去除导电材料114，留下电互连件116，电互连件116连接源电极52与导电材料102A，即连接源电极52与沟槽填充材料102A。钝化层118被形成在介电层104和电互连件116上。作为例子，钝化层118是介电材料，例如氧化物。因此，根据实施例，半导体部件100是具有沟槽的氮化镓功率器件，沟槽具有利用电绝缘材料铺衬的侧壁，并且其中利用电绝缘材料铺衬沟槽之一的底部。利用电绝缘材料铺衬沟槽的侧壁和至少一个沟槽的底部抑制沿着半导体材料中的氮化镓/氮化铝镓界面的电流泄漏路径形成，这改善高电压隔离。因为在沟槽之一的底部不存在介电材料，所以半导体部件100的衬底以电接触它的源极。因此，源极和衬底能够被耦合到共同电势，例如地。
现在参照图11，示出根据本公开的另一实施例的半导体部件150的剖视图，其中图11的描述从图2的描述继续。图2的标号10已被图11中的标号150替换以区别图2和11的实施例。另外，标号A和B已被添加到标号40以区别形成在半导体材料26中的沟槽，并且标号A和B已被添加到标号42和44以区别沟槽40A的侧壁和底部与沟槽40B的侧壁和底部。标号C和D已被添加到标号46以区别铺衬沟槽40A和40B的介电材料。图11中示出形成在沟槽40A的侧壁42A和底部44A上的电绝缘材料层46C以及形成在沟槽40B的侧壁42B上的电绝缘材料层46D。像层46、46A和46B一样，层46C和46D可被称为介电层或介电衬垫。层46C和46D可以是氧化铝、氮化硅等，并且可通过沉积电绝缘材料的共形层并且使用例如反应离子蚀刻蚀刻介电材料来形成层46C和46D，其中执行蚀刻以露出沟槽40B的底部44B。
导电材料(例如参照图6描述的导电材料102)被形成在绝缘层46A和46B上并且形成在底部44B上，其中导电材料102填充沟槽40，接触底部44B，并且被形成在应变层24上。
介电材料层104被形成在应变层24、导电部分102A和102B、绝缘层46C和46D的露出部分上方，并且被形成在栅电极50、源电极52和漏电极54上方。在介电层104上方对光致抗蚀剂层进行图案化以形成掩蔽结构151，掩蔽结构151具有掩蔽元件152和露出介电层104的部分的开口154。开口154露出位于漏电极54和导电材料102B上方的介电材料104的部分。
现在参照图12，使用例如干法蚀刻技术去除由开口154露出的介电材料104的部分以形成开口156，开口156露出漏电极54和导电材料102B。导电材料158被形成在介电材料104上并且形成在开口156中以接触漏电极54和导电材料102B。
现在参照图13，从介电层104的选择的部分去除导电材料158，留下电互连件160，电互连件160连接漏电极54与导电材料102B，即电连接漏电极与沟槽填充材料102B。钝化层162被形成在介电层104和电互连件160上。作为例子，钝化层162是介电材料，例如氧化物。因此，根据实施例，半导体部件150是具有沟槽的氮化镓功率器件，沟槽具有利用电绝缘材料铺衬的侧壁，并且其中利用电绝缘材料铺衬沟槽之一的底部。利用电绝缘材料铺衬沟槽的侧壁和至少一个沟槽的底部抑制沿着半导体材料中的氮化镓/氮化铝镓界面的电流泄漏路径形成，这改善高电压隔离。因为在沟槽之一的底部不存在介电材料，所以半导体部件150的衬底电接触它的漏极。因此，漏极和衬底能够被耦合到共同电势，例如地。
到目前为止，应该理解，已提供一种半导体部件和一种用于制造所述半导体部件的方法。根据实施例，沟槽被形成在化合物半导体异质结构中，其中可利用电绝缘材料铺衬沟槽，然后利用另外的电绝缘材料或导电材料填充沟槽。作为例子，化合物半导体异质结构是氮化铝镓/氮化镓(AlGaN/GaN)异质结构。铺衬沟槽的侧壁和底部抑制沿着体半导体材料中的氮化镓/氮化铝镓界面的泄漏路径形成，这改善高电压隔离。根据另一实施例，构造化合物半导体器件，以使得在包含电连接到化合物半导体器件的源极的导电材料的沟槽的底部不存在介电材料。因此，改善高电压电隔离，并且源极和化合物半导体材料的衬底能够被耦合到相同电势，例如地。根据另一实施例，构造化合物半导体器件，以使得在包含电连接到化合物半导体器件的漏极的导电材料的沟槽的底部不存在介电材料。因此，改善高电压电隔离，并且漏极和化合物半导体材料的衬底能够被耦合到相同电势，例如地。
虽然已在这里公开某些优选实施例和方法，但通过前面的公开，对于本领域技术人员而言将会清楚的是，可在不脱离本公开的精神和范围的情况下做出这种实施例和方法的变化和修改。预期本公开将会仅由所附权利要求需要的范围以及适用的法律的规则和原理限制。

Claims (20)

1.一种包括III族氮化物叠层的半导体部件，包括：
半导体材料的主体，具有表面；
成核层，位于半导体材料的主体上；
III族氮化物材料层，位于成核层上；
多个沟槽，其中所述多个沟槽中的每个沟槽延伸通过III族氮化物材料层、成核层并且延伸到半导体材料的主体中，并且其中所述多个沟槽中的每个沟槽具有底部和相对的侧壁；
绝缘材料层，位于所述多个沟槽中的第一沟槽的相对的侧壁上并且位于所述多个沟槽中的第二沟槽的相对的侧壁上；和
沟槽填充材料，位于第一和第二沟槽中。
2.如权利要求1所述的半导体部件，其中从包括氮化铝和氮化硅的绝缘材料的组选择位于第一和第二沟槽的相对的侧壁上的绝缘材料层。
3.如权利要求2所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括导电材料。
4.如权利要求3所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括接触半导体材料的主体的掺杂多晶硅。
5.如权利要求2所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括电绝缘材料。
6.如权利要求1所述的半导体部件，其中所述绝缘材料层位于第一和第二沟槽的底部上。
7.如权利要求6所述的半导体部件，其中位于底部上并且位于第一和第二沟槽的相对的侧壁上的绝缘材料层包括从包括氮化铝和氮化硅的绝缘材料的组选择的绝缘材料。
8.如权利要求6所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括导电材料。
9.如权利要求1所述的半导体部件，其中从包括硅、氮化硅、氮化镓和蓝宝石的半导体材料的组选择半导体材料的主体。
10.如权利要求1所述的半导体部件，还包括：控制电极以及第一和第二电流传送电极，形成在应变层上方。
11.一种半导体部件，包括：
半导体材料的主体；
多个化合物半导体材料层，位于半导体材料的主体上；
第一沟槽，延伸通过所述多个化合物半导体材料层，第一沟槽具有第一和第二侧壁以及底部；
第二沟槽，延伸通过所述多个化合物半导体材料层，第二沟槽具有第一和第二侧壁以及底部；
绝缘材料，位于第一沟槽的第一和第二侧壁上并且位于第二沟槽的第一和第二侧壁上；
沟槽填充材料，位于第一和第二沟槽中；和
控制电极以及第一和第二电流传送电极，位于所述多个化合物半导体材料层上方、在第一和第二沟槽之间。
12.如权利要求11所述的半导体部件，其中所述多个化合物半导体材料层包括：
氮化铝层，位于半导体材料的主体上；
III-N材料层，位于氮化铝层上；
氮化镓层，位于III-N材料层上；和
氮化铝镓层，位于氮化镓层上。
13.如权利要求12所述的半导体部件，其中所述III-N材料层包括氮化镓。
14.如权利要求11所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括掺杂多晶硅或氧化物之一。
15.如权利要求11所述的半导体部件，其中位于第一沟槽的第一和第二侧壁上并且位于第二沟槽的第一和第二侧壁上的绝缘材料也位于第二沟槽的底部上。
16.如权利要求15所述的半导体部件，其中所述第一和第二沟槽中的沟槽填充材料包括接触半导体材料的主体的掺杂多晶硅。
17.如权利要求16所述的半导体部件，其中所述第一电流传送电极和第二电流传送电极之一电耦合到第一沟槽中的沟槽填充材料。
18.一种半导体部件，包括：
半导体材料的主体；
多个化合物半导体材料层，位于半导体材料的主体上方；
第一和第二填充沟槽，延伸到所述多个化合物半导体材料层中，其中第一沟槽包括第一和第二侧壁以及底部以及位于第一和第二侧壁上方的第一介电衬垫，并且其中第二沟槽包括第一和第二侧壁以及底部以及位于第二沟槽的第一和第二侧壁上方的第二介电衬垫；以及
源电极、漏电极和栅电极，位于所述多个化合物半导体材料层上方。
19.如权利要求18所述的半导体部件，其中所述第二介电衬垫位于第二沟槽的底部上方，并且其中沟槽填充材料包括多晶硅，其中多晶硅接触半导体材料的主体。
20.如权利要求19所述的半导体部件，还包括：电互连件，将源电极和漏电极之一连接到第一沟槽中的沟槽填充材料。
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