KR20160100524A - 질화물계 절연 게이트 바이폴라 트랜지스터 - Google Patents
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Abstract
일 실시 예에 따르는 질화물계 절연 게이트 바이폴라 트랜지스터는 n형으로 도핑되는 질화물계 제1 반도체 패턴 영역; 상기 제1 반도체 패턴 영역의 내부에 배치되는 p형으로 도핑되는 복수의 질화물계 제2 반도체 패턴 영역; 상기 제2 반도체 패턴 영역의 상부에 위치하는 상기 제1 반도체 패턴 영역에 선택적으로 형성되는 트렌치 내부에 배치되는 게이트 유전층 및 게이트 전극층; 상기 제1 반도체 패턴 영역의 하부에 위치하는 p형으로 도핑되는 질화물계 제3 반도체 패턴 영역; 상기 제2 반도체 패턴 영역 상에서 상기 트렌치의 측면 방향으로 배치되고, 상기 제1 및 제2 반도체 패턴 영역과 접하는 소스 전극층; 및 상기 제3 반도체 패턴 영역과 접하는 드레인 전극층을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 질화물계 전기 소자에 관한 것으로서, 보다 상세하게는 질화물계 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, 이하, IGBT)에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 소자의 요청이 증가하고 있다. 특히, 전력용 반도체 소자는 스위칭 소자로서 역방향 고전압을 견뎌야 하며, 순방향 동작시 고전류를 흐르게 해야 한다. 종래에는, 이러한 전력용 반도체 소자로서, 실리콘 반도체 소자가 시장에서 널리 이용되었으나, 2000년대 이후 실리콘의 재료적 한계에 부딪혀, 전력 손실 감소를 달성하거나 셀 밀도를 증가시키는 기술의 향상이 뚜렷하게 일어나지 않고 있다.
한편, 재료적 한계를 극복하기 위해, 실리콘을 대신하여 질화갈륨(GaN)을 전력용 반도체 소자에 도입하려는 시도가 있어 왔다. 구체적으로, Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 소자는 종래의 실리콘 반도체 소자에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다.
이러한, 질화갈륨계 소자의 일 예로서는, 쇼트키 배리어 다이오드, pn 접합 다이오드, MIS(Metal-Insulator-Semiconductor) 트랜지스터 등과 같은 반도체 소자 전반에 적용되고 있으며, 향후에도 그 활용 범위는 넓어질 것으로 예상되고 있다.
본 개시의 실시 예는 소스 전극 및 드레인 전극 사이의 내압 특성을 향상시킬 수 있는 질화물계 IGBT의 구조를 제공한다.
본 개시의 실시 예는 게이트 전극 하부의 채널층에서의 전하 전도도를 향상시킬 수 있는 IGBT 구조를 제공한다.
본 개시의 실시 예는 상술한 구조의 질화물계 IGBT의 제조 방법을 제공한다.
일 측면에 따르는 질화물계 절연 게이트 바이폴라 트랜지스터가 개시된다. 상기 절연 게이트 바이폴라 트랜지스터는 n형으로 도핑되는 질화물계 제1 반도체 패턴 영역; 상기 제1 반도체 패턴 영역의 내부에 배치되는 p형으로 도핑되는 복수의 질화물계 제2 반도체 패턴 영역; 상기 제2 반도체 패턴 영역의 상부에 위치하는 상기 제1 반도체 패턴 영역에 선택적으로 형성되는 트렌치 내부에 배치되는 게이트 유전층 및 게이트 전극층; 상기 제1 반도체 패턴 영역의 하부에 위치하는 p형으로 도핑되는 질화물계 제3 반도체 패턴 영역; 상기 제2 반도체 패턴 영역 상에서 상기 트렌치의 측면 방향으로 배치되고, 상기 제1 및 제2 반도체 패턴 영역과 접하는 소스 전극층; 및 상기 제3 반도체 패턴 영역과 접하는 드레인 전극층을 포함한다.
다른 측면에 따르는 질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 성장 기판 상에 p형으로 도핑되는 질화물계 제1 물질층, n형으로 도핑되는 질화물계 제2 물질층, p형으로 도핑되는 질화물계 제3 물질층을 순차적으로 형성한다. 상기 제3 물질층의 표면으로부터 상기 제2 물질층의 내부에 이르는 제1 트렌치를 형성하여, 상기 제3 물질층을 측면 방향으로 서로 분리시킨다. 상기 제1 트렌치를 메우며 상기 제2 물질층 상에 적층되는 n형으로 도핑되는 질화물계 제4 물질층을 형성한다. 상기 제4 물질층의 일부분을 두께 방향으로 선택적으로 식각하여 상기 제4 물질층 내부에 제2 트렌치를 형성하고, 상기 제2 트렌치 내에 게이트 유전층 및 게이트 전극층을 형성한다. 상기 제4 물질층을 선택적으로 식각하여 상기 제3 물질층을 노출시키는 제3 트렌치를 형성하고, 상기 제3 물질층 및 상기 제4 물질층과 접하는 소스 전극층을 형성한다. 상기 성장 기판을 제거하고, 상기 제1 물질층과 접하는 드레인 전극층을 형성한다.
본 개시의 일 실시 예에 따르면, 질화물계 물질층을 이용하는 IGBT를 제공할 수 있다. 종래의 실리콘에 비해, 내압 특성이 우수한 질화물계 물질을 적용함으로써, 소스 전극층과 드레인 전극층 사이의 항복 전압을 향상시킬 수 있다. 이로써, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 개시의 일 실시 예에 따르면, IGBT의 게이트 전극에 의해 제어되는 전자 전도 채널을, n형 도핑되는 질화물계 반도체 패턴 영역 내부에 형성함으로써, 채널 이동도를 향상시킬 수 있다.
상술한 본 개시된 기술의 효과는 본 개시의 일 실시 예의 구성으로부터 도출되는 다양한 효과 중 어느 하나를 예시하는 것이며, 제시하는 실시예의 구성으로부터 자명하게 도출될 수 있는 다른 다양한 효과를 배제하는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따르는 질화물계 IGBT를 개략적으로 나타내는 단면도이다.
도 2a와 도 2b는 본 개시의 일 실시 예에 따르는 질화물계 IGBT의 동작을 개략적으로 설명하는 모식도이다.
도 3 내지 도 14는 본 개시의 일 실시 예에 따른 질화물계 IGBT의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2a와 도 2b는 본 개시의 일 실시 예에 따르는 질화물계 IGBT의 동작을 개략적으로 설명하는 모식도이다.
도 3 내지 도 14는 본 개시의 일 실시 예에 따른 질화물계 IGBT의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.
본 명세서에서, 일 층(layer)과 다른 층(layer) 사이의 계면 영역이라 함은, 일 층과 다른 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 일 층 또는 다른 층의 계면으로부터 소정 깊이의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층 또는 상기 질화물계 물질층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 형성할 수 있다.
본 명세서에서, n형 또는 p형으로 도핑되는다는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에 n형은 도펀트가 약 1E16/cm3 이상, p형은 도펀트가 1E17/cm3 이상 주입되는 것을 의미할 수 있다. 또한, '고농도의 n형으로 도핑된다'는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에, n형 도펀트가 약 1E19 /cm3 이상 주입됨으로써, 고농도로 도핑되는 것을 의미할 수 있다. '고농도의 p형으로 도핑된다'는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에, p형 도펀트가 약 1E20 /cm3 이상 주입됨으로써, 고농도로 도핑되는 것을 의미할 수 있다.
본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층을 n형 또는 p형으로 도핑할 때, 일 예로서, n형으로 도핑하는 경우, 도펀트로서 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 등을 적용할 수 있으며, p형으로 도핑하는 경우, 도펀트로서 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등을 적용할 수 있다.
본 명세서에서, 질화물계 반도체 패턴 영역이란, 상술한 질화물계 반도체층 또는 질화물계 물질층이 적층되거나 형성된 영역 또는 패턴 형태로 존재하는 영역을 의미할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 질화물계 IGBT를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 질화물계 IGBT(100)는 제1 반도체 패턴 영역(110), 제1 반도체 패턴 영역(110)의 내부에 배치되는 복수의 질화물계 제2 반도체 패턴 영역(120), 제1 반도체 패턴 영역(110) 상부의 게이트 유전층(142) 및 게이트 전극층(145), 제1 반도체 패턴 영역(110)의 하부에 위치하는 질화물계 제3 반도체 패턴 영역(150), 제1 및 제2 반도체 패턴 영역(110, 120)과 접하는 소스 전극층(160), 및 제3 반도체 패턴 영역(150)과 접하는 드레인 전극층(170)을 포함한다.
제1 반도체 패턴 영역(110)은 n형으로 도핑될 수 있다. 구체적으로, 제1 반도체 패턴 영역(110)은 n형으로 도핑되는 GaN 패턴층일 수 있다.
제2 반도체 패턴 영역(120)은 p형으로 도핑될 수 있다. 구체적으로, 제2 반도체 패턴 영역(120)은 p형으로 도핑되는 GaN 패턴층일 수 있다. 도시되는 바와 같이, 제2 반도체 패턴 영역(120)은 제1 반도체 패턴 영역(110)에 의해 둘러싸이도록 배치될 수 있다. 제2 반도체 패턴 영역(120)은 측면 방향으로, 소정의 간격(S120)만큼 서로 이격되어 배치되는 복수의 패턴층으로 이루어질 수 있다.
제1 반도체 패턴 영역(110)의 상면에는 고농도의 n형으로 도핑되는 상부 질화물계 패턴 영역(130)이 배치될 수 있다. 구체적으로 상부 질화물계 패턴 영역(130)은 고농도의 n형으로 도핑되는 GaN 패턴층일 수 있다.
게이트 유전층(142)이 제1 트렌치(10)의 내부에 형성될 수 있다. 제1 트렌치(10)는 제2 반도체 패턴 영역(120)의 상부에 위치하는 제1 반도체 패턴 영역(110)에 선택적으로 형성될 수 있다. 제1 트렌치(10)는 상부 질화물계 패턴 영역(120)의 표면으로부터 제1 반도체 패턴 영역(110)의 내부에 이르도록 형성될 수 있다. 제1 트렌치(10)의 하면과 제2 반도체 패턴 영역(120) 사이에 위치하는 제1 반도체 패턴 영역(110)의 부분은 리세스(recess)되어 소정의 두께(T10)로 감소될 수 있다. 게이트 유전층(142)은 일 예로서, 산화물층, 질화물층 또는 산질화물층일 수 있다.
게이트 유전층(142) 상에는 게이트 전극층(145)이 배치될 수 있다. 게이트 전극층(145)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑되는 p형 GaN층을 포함할 수 있다. 다른 예로서, 게이트 전극층(145)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
제1 트렌치(10)의 측면 방향으로, 상부 질화물계 패턴 영역(130) 및 제1 반도체 패턴 영역(110)을 관통하여 제2 반도체 패턴 영역(120)을 노출시키는 제2 트렌치(20)가 형성될 수 있다. 제2 트렌치(20)의 내부에 소스 전극층(160)이 배치될 수 있다. 소스 전극층(160)은 측면 방향으로 상부 질화물계 패턴 영역(130) 및 제1 반도체 패턴 영역(110)과 접할 수 있다. 또한, 소스 전극층(160)은 하부 방향으로 제2 반도체 패턴 영역(120)과 접할 수 있다.
일 실시 예에 있어서, 소스 전극층(160)은 상부 질화물계 패턴 영역(130) 및 제1 반도체 패턴 영역(110) 중 적어도 하나와 터널링에 의한 오믹 접합을 이룰 수 있다. 소스 전극층(160)은 제2 반도체 패턴 영역(120)과 오믹 접합을 이룰 수 있다. 소스 전극층(160)은 일 예로서, 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 백금(Pt)층 또는 이들의 둘 이상의 적층 구조로 이루어질 수 있다.
도 1을 다시 참조하면, 제1 반도체 패턴 영역(110)의 하면 상에는 질화물계 제3 반도체 패턴 영역(150)이 배치될 수 있다. 제3 반도체 패턴 영역(150)은 p형으로 도핑될 수 있다. 이때, 제3 반도체 패턴 영역(150)의 도핑 농도는 제1 반도체 패턴 영역(110)의 도핑 농도보다 높을 수 있다. 일 예로서, 제3 반도체 패턴 영역(150)은 고농도의 p형으로 도핑되는 GaN 패턴층일 수 있다.
제3 반도체 패턴 영역(150)의 하면에는 드레인 전극층(170)이 배치될 수 있다. 드레인 전극층(170)은 제3 반도체 패턴 영역(150)과 오믹 접합을 이룰 수 있다. 드레인 전극층(170)은 일 예로서, 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 백금(Pt)층 또는 이들의 둘 이상의 적층 구조로 이루어질 수 있다.
드레인 전극층(170)의 하부에는 방열 기판(180)이 배치될 수 있다. 방열 기판(180)은 열 전도율이 우수한 금속 또는 합금을 포함할 수 있다. 일 예로서, 방열 기판(180)은 구리(Cu) 기판일 수 있다. 방열 기판(180)은 접착층(미도시)을 이용하여 드레인 전극층(170)에 접합되도록 배치될 수 있다.
상술한 IGBT 구조에서, 제1 트렌치(10)의 하면과 제2 반도체 패턴 영역(120) 사이의 제1 반도체 패턴 영역(110)(이하, 제1 채널 영역(R1)) 및 복수의 제2 반도체 패턴 영역(120) 사이의 제1 반도체 패턴 영역(110)(이하, 제2 채널 영역(R2))에, 전자의 공핍층이 형성될 수 있다. 상기 공핍층의 폭 또는 두께는 게이트 전극층(145)에 인가되는 전압의 극성 및 크기에 따라 축소 또는 확대될 수 있다.
도 2a와 도 2b는 본 개시의 일 실시 예에 따르는 질화물계 IGBT의 동작을 개략적으로 설명하는 모식도이다. 도 2a 및 도 2b에 도시되는 질화물계 IGBT(200)는 도 1과 관련하여 상술한 IGBT(100)와 그 구성이 실질적으로 동일하다.
도 2a를 참조하면, IGBT(200)의 소스 전극층(160)과 드레인 전극층(170) 사이에는 드레인 전극층(170)에 상대적으로 양의 극성을 가진 바이어스를 구비하는 전압(VDS)이 인가될 수 있다. 이때, 제1 반도체 패턴층(110)과 제2 반도체 패턴층(120) 사이의 PN 접합에서는 역방향의 바이어스 상태가 유지되고, 제2 반도체 패턴층(120)과 제3 반도체 패턴층(170) 사이의 PN 접합에서는 순방향의 바이어스 상태가 유지될 수 있다. 이때, 역방향의 바이어스 상태가 유지되는 제1 반도체 패턴층(110)과 제2 반도체 패턴층(120) 사이의 PN 접합 영역은 전하의 공핍층이 형성될 수 있다.
도 2a에 도시되는 바와 같이, 게이트 전극층(145)에 문턱 전압보다 작은 전압(VG0)가 인가될 때, 제1 채널 영역(R1) 및 제2 채널 영역(R2)에 전자의 공핍층이 형성될 수 있다. 상기 공핍층은 제1 및 제2 채널 영역(R1, R2)을 통한 전자의 전도를 억제할 수 있다. 이에 따라, 질화물계 IGBT는 턴-오프 상태를 유지할 수 있다.
도 2b를 참조하면, 게이트 전극층(145)에 문턱 전압 이상의 전압(VG1)이 인가될 때, 상기 공핍층이 적어도 축소되거나 제거됨으로써, 제1 채널 영역(R1)에 전도성 제1 채널(Ch1)이 형성될 수 있다. 제1 채널(Ch1)은 전자의 측면 방향으로의 제1 이동 경로를 형성할 수 있다. 또한, 제2 채널 영역(R2)에 전도성 제2 채널(Ch2)이 형성될 수 있다. 제2 채널(Ch2)은 전자의 상하 방향으로의 제2 이동 경로를 형성할 수 있다. 이와 같이, 상기 제1 이동 경로 및 상기 제2 이동 경로를 따라, 제1 반도체 패턴 영역(110)에 전자가 공급될 수 있다. 도면에서는, 전자의 흐름을 Fe로 표기하고 있다.
제1 반도체 패턴 영역(110)에 공급된 전자는, 순방향의 바이어스 상태가 유지되는 PN 접합의 제3 반도체 패턴 영역(150)으로 전도할 수 있으며, 이에 대응하여, 제3 반도체 패턴 영역(150)으로부터 제1 반도체 패턴 영역(110)으로 정공이 주입되도록 유도할 수 있다. 한편, 제3 반도체 패턴 영역(150)의 도핑 농도가 제1 반도체 패턴 영역(110)의 도핑 농도보다 높게 설계함으로써, 제1 반도체 패턴 영역(110)으로부터 제3 반도체 패턴 영역(150)으로 전도하는 전자의 밀도보다 제3 반도체 패턴 영역(150)으로부터 제1 반도체 패턴 영역(110)으로 전도하는 정공의 밀도가 높도록 할 수 있다.
상기 주입된 정공은 제1 반도체 패턴 영역(110) 내부를 전도하여, 역방향의 바이어스 상태가 유지되는 제1 반도체 패턴 영역(110) 및 제2 반도체 패턴 영역(120)의 PN 접합 영역에 도달할 수 있다. 이때, 상기 PN 접합에 따른 공핍층 영역에서 형성되는 전계에 의해 상기 정공은 소스 전극층(160)으로 이동할 수 있다. 이에 따라, 질화물계 IGBT는 턴-온 상태의 전류 흐름을 발생시킬 수 있다. 도면에서는, 정공의 흐름을 Fh로 표기하고 있다.
상술한 바와 같이, 본 개시의 질화물계 IGBT에서는, 종래의 실리콘에 비해, 내압 특성이 우수한 질화물계 물질을 적용함으로써, 소스 전극층(160)과 드레인 전극층(170) 사이의 항복 전압을 향상시킬 수 있다. 이로써, IGBT 트랜지스터의 구조적, 전기적 신뢰성을 향상시킬 수 있다.
또한, 게이트 전극(145)에 의해 제어되는 전자 전도 채널을, n형 도핑되는 질화물계 제1 반도체 패턴 영역(110) 내부에 형성함으로써, 채널 이동도를 향상시킬 수 있다.
도 3 내지 도 14는 본 개시의 일 실시 예에 따른 질화물계 IGBT의 제조 방법을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 성장 기판(301) 상에 질화물계 버퍼층(302), p형으로 도핑되는 질화물계 제1 물질층(310), n형으로 도핑되는 질화물계 제2 물질층(320), p형으로 도핑되는 질화물계 제3 물질층(330)을 순차적으로 형성한다.
성장 기판(301)은 일 예로서, 사파이어, SiC, 또는 실리콘 재질일 수 있다. 이때, 버퍼층(302)은 GaN층, 제1 물질층(310)은 p형 도핑되는 GaN층, 제2 물질층(320)은 n형 도핑되는 GaN층, 제3 물질층(330)은 p형 도핑되는 GaN층일 수 있다.
일 실시 예에서, 제1 물질층(310)의 도핑 농도는 제2 물질층(320)의 도핑 농도보다 높을 수 있다. 즉, 제1 물질층(310)은 고농도의 p형 도핑되는 GaN층일 수 있다. 또한, 제2 물질층(320)의 두께는 제1 물질층(310) 및 제3 물질층(330)의 두께보다 두꺼울 수 있다.
도 4를 참조하면, 제3 물질층(330)의 표면으로부터 제2 물질층(320)의 내부에 이르는 제1 트렌치(30)를 형성한다. 제1 트렌치(30)에 의해, 제3 물질층(330)이 측면 방향으로 서로 분리될 수 있다. 도시되는 바와 같이, 제3 물질층(330)은 소정의 간격(S330)에 의해 서로 분리되는 복수의 패턴 영역 구조를 가질 수 있다.
도 5를 참조하면, 제1 트렌치(30)를 메우며 제2 물질층(330) 상에 적층되는 n형으로 도핑되는 질화물계 제4 물질층(340)을 형성한다. 일 실시 예에 있어서, 제4 물질층(340)의 도핑 농도는 제2 물질층(320)의 도핑 농도와 실질적으로 동일할 수 있다. 이어서, 제4 물질층(340) 상에 고농도의 n형으로 도핑되는 질화물계 제5 물질층(350)을 형성한다.
일 실시 예에 있어서, 제4 물질층(340)은 n형으로 도핑되는 GaN층이며, 제5 물질층(350)은 고농도의 n형으로 도핑되는 GaN층일 수 잇다.
도 6을 참조하면, 제5 물질층(350)을 두께 방향으로 관통하도록 선택적으로 식각하고, 이어서, 제4 물질층(340)의 일부분을 두께 방향으로 선택적으로 식각하여, 제2 트렌치(40)를 형성한다. 제2 트렌치(40)는 제5 물질층(350)의 표면으로부터 제5 물질층(350)을 관통하여 제4 물질층(340)의 내부에 이르도록 형성될 수 있다.
도 7을 참조하면, 제4 및 제5 물질층(340, 350)을 선택적으로 식각하여 제3 물질층(330)을 노출시키는 제3 트렌치(50)를 형성한다. 제3 트렌치(50)는 제5 물질층(350)의 표면으로부터 제5 물질층(350) 및 제4 물질층(340)을 관통하여 제3 물질층(330)을 선택적으로 노출시키도록 형성될 수 있다.
도 8을 참조하면, 제3 트렌치(50) 내부에 제1 소스 전극층(360)을 형성할 수 있다. 제1 소스 전극층(360)은 제3 물질층(330)과 오믹 접합하는 물질을 포함할 수 있다. 제3 물질층(330)이 p형 도핑되는 GaN층일 경우, 제1 소스 전극층(360)은 일 예로서, 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 백금(Pt)층 또는 이들의 둘 이상의 적층 구조로 이루어질 수 있다.
도 9를 참조하면, 제2 트렌치(40) 내부 및 제2 트렌치(40) 외부의 제5 물질층(350) 및 제1 소스 전극층(360) 상에 게이트 유전층(370)을 형성한다. 게이트 유전층(142)은 일 예로서, 산화물층, 질화물층 또는 산질화물층일 수 있다.
도 10을 참조하면, 제3 트렌치(50)의 바닥면 상에 형성된 제1 소스 전극층(360) 및 게이트 유전층(360)의 일부분을 선택적으로 식각하여, 제3 물질층(330)을 노출시킨다. 이에 의해, 제3 물질층(330)과의 컨택을 이루는 제4 트렌치(60)가 형성될 수 있다.
도 11을 참조하면, 제4 트렌치(60)을 채우는 제2 소스 전극층(380)을 형성한다. 또한, 적어도 제2 트렌치(40) 내부의 게이트 유전층(370) 상에 게이트 전극층(390)을 형성한다. 게이트 전극층(390)은 제2 트렌치(40) 외부의 게이트 유전층(370) 상에도 선택적으로 형성될 수 있다.
제2 소스 전극층(380) 및 게이트 전극층(390)은 전도성 물질층을 증착하고, 증착된 물질층을 패터닝하는 공정으로 형성될 수 있다. 제2 소스 전극층(380) 및 게이트 전극층(390)은 동일 재질을 포함할 수 있다. 제2 소스 전극층(380) 및 게이트 전극층(390)은 순차적으로 형성되거나, 또는, 동시에 형성될 수 있다. 동시에 형성되는 경우, 상기 전도성 물질층을 증착하고, 증착된 물질층을 패터닝하는 공정이 함께 수행될 수 있다.
제2 소스 전극층(380)은 일 예로서, 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 백금(Pt)층 또는 이들의 둘 이상의 적층 구조로 이루어질 수 있다. 게이트 전극층(390)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑되는 p형 GaN층을 포함할 수 있다. 다른 예로서, 게이트 전극층(145)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
도 12를 참조하면, 제2 소스 전극층(380) 및 게이트 전극층(390)의 상부에 접착층(412)를 이용하여 지지 기판(410)을 접합시킨다. 이어서, 성장 기판(301)과 질화물계 버퍼층(302) 사이를 서로 분리시킴으로써, 성장 기판(301)을 도 11의 구조물로부터 제거한다.
도 13을 참조하면, 성장 기판(301)이 제거됨으로써 노출되는 질화물계 버퍼층(302)을 식각하여 제거한다. 이로서, 제1 물질층(310)을 노출시킨다. 식각 공정은 일 예로서, 건식 식각, 습식 식각 또는 이들의 조합을 적용할 수 있다.
도 14를 참조하면, 질화물계 버퍼층(302)이 제거됨으로써 노출되는 제1 물질층(310) 상에 드레인 전극층(420)을 형성한다. 드레인 전극층(420)은 제1 물질층(310)과 오믹 접합을 이루도록 접할 수 있다. 드레인 전극층(170)은 일 예로서, 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 백금(Pt)층 또는 이들의 둘 이상의 적층 구조로 이루어질 수 있다.
도 14를 다시 참조하면, 드레인 전극층(420)의 하부에는 방열 기판(430)이 배치될 수 있다. 방열 기판(430)은 열 전도율이 우수한 금속 또는 합금을 포함할 수 있다. 일 예로서, 방열 기판(430)은 구리(Cu) 기판일 수 있다. 방열 기판(430)은 접착층(미도시)을 이용하여 드레인 전극층(420)에 접합될 수 있다. 상술한 공정을 통해, 본 개시의 실시 예에 따르는 IGBT를 제조할 수 있다. 본 실시예에 따르는 IGBT의 제조 방법에 따라, 도 1에 도시되는 IGBT(100)를 제조할 수 있다. 본 실시 예의 제조 공정에서, 제1 소스 전극층(360) 및 제2 소스 전극층(380)은 도 1의 IGBT(100)의 소스 전극층(160)을 구성할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 20: 제1 및 제2 트렌치, 30 40 50 60: 제1 내지 제4 트렌치,
100 200: 질화물계 IGBT,
110: 제1 반도체 패턴 영역, 120: 제2 반도체 패턴 영역,
130: 상부 질화물계 패턴 영역, 142: 게이트 유전층, 145: 게이트 전극층,
150: 제3 반도체 패턴 영역, 160: 소스 전극층, 170: 드레인 전극층,
180: 방열 기판,
301: 성장 기판, 302: 질화물계 버퍼층,
310 320 330 340 350: 질화물계 제1 내지 5 물질층,
360: 제1 소스 전극층, 370: 게이트 유전층, 380: 제2 소스 전극층,
390: 게이트 전극층,
410: 지지 기판, 412: 접착층, 420: 드레인 전극층, 430: 방열 기판.
100 200: 질화물계 IGBT,
110: 제1 반도체 패턴 영역, 120: 제2 반도체 패턴 영역,
130: 상부 질화물계 패턴 영역, 142: 게이트 유전층, 145: 게이트 전극층,
150: 제3 반도체 패턴 영역, 160: 소스 전극층, 170: 드레인 전극층,
180: 방열 기판,
301: 성장 기판, 302: 질화물계 버퍼층,
310 320 330 340 350: 질화물계 제1 내지 5 물질층,
360: 제1 소스 전극층, 370: 게이트 유전층, 380: 제2 소스 전극층,
390: 게이트 전극층,
410: 지지 기판, 412: 접착층, 420: 드레인 전극층, 430: 방열 기판.
Claims (17)
- n형으로 도핑되는 질화물계 제1 반도체 패턴 영역;
상기 제1 반도체 패턴 영역의 내부에 배치되는 p형으로 도핑되는 복수의 질화물계 제2 반도체 패턴 영역;
상기 제2 반도체 패턴 영역의 상부에 위치하는 상기 제1 반도체 패턴 영역에 선택적으로 형성되는 트렌치 내부에 배치되는 게이트 유전층 및 게이트 전극층;
상기 제1 반도체 패턴 영역의 하부에 위치하는 p형으로 도핑되는 질화물계 제3 반도체 패턴 영역;
상기 제2 반도체 패턴 영역 상에서 상기 트렌치의 측면 방향으로 배치되고, 상기 제1 및 제2 반도체 패턴 영역과 접하는 소스 전극층; 및
상기 제3 반도체 패턴 영역과 접하는 드레인 전극층을 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제1 항에 있어서,
상기 소스 전극층과 상기 드레인 전극층 사이에는, 상기 드레인 전극층에 상기 소스 전극층과 대비하여 상대적으로 양의 극성을 가진 바이어스를 구비하는 전압이 인가되는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제2 항에 있어서,
상기 게이트 전극층에 문턱 전압 보다 작은 전압이 인가될 때, 상기 트렌치의 하면과 상기 제2 반도체 패턴 영역 사이의 상기 제1 반도체 패턴 영역 및 상기 복수의 제2 반도체 패턴 영역 사이의 상기 제1 반도체 패턴 영역에, 전자의 공핍층이 형성되는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제2 항에 있어서,
상기 게이트 전극층에 문턱 전압 이상의 전압이 인가될 때,
상기 트렌치의 하면과 상기 제2 반도체 패턴 영역 사이의 상기 제1 반도체 패턴 영역에 형성되는 제1 채널을 통한 전자의 측면 방향으로의 제1 이동 경로, 상기 복수의 제2 반도체 패턴 영역 사이의 상기 제1 반도체 패턴 영역에 형성되는 제2 채널을 통한 상기 전자의 상하 방향으로의 제2 이동 경로가 형성되는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제4 항에 있어서,
상기 제1 이동 경로 및 상기 제2 이동 경로를 거쳐서 상기 제1 반도체 패턴 영역에 공급되는 상기 전자에 대응하여,
상기 제3 반도체 패턴 영역으로부터 정공이 주입되고, 상기 주입된 정공은 상기 제1 반도체 패턴 영역 및 상기 제2 반도체 패턴 영역을 경유하여, 소스 전극층으로 이동하는
질화물계 절연 게이트 바이폴라 트랜지스터. - 제1 항에 있어서,
상기 소스 전극층은 상기 제2 반도체 패턴 영역과 오믹 접합을 이루고,
상기 드레인 전극층은 상기 제3 반도체 패턴 영역과 오믹 접합을 이루는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제6 항에 있어서,
상기 제2 반도체 패턴 영역과 상기 제3 반도체 패턴 영역은 p형 도핑되는 GaN층을 포함하고,
상기 소스 전극층 및 상기 드레인 전극층은 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 및 백금(Pt)층으로부터 선택되는 적어도 하나 이상을 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제1 항에 있어서,
상기 제3 반도체 패턴 영역의 도핑 농도는 상기 제1 반도체 패턴 영역의 도핑 농도보다 높은
질화물계 절연 게이트 바이폴라 트랜지스터.
- 제1 항에 있어서,
상기 드레인 전극층과 접합하도록 배치되는 방열 기판을 더 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터.
- (a) 성장 기판 상에 p형으로 도핑되는 질화물계 제1 물질층, n형으로 도핑되는 질화물계 제2 물질층, p형으로 도핑되는 질화물계 제3 물질층을 순차적으로 형성하는 단계;
(b) 상기 제3 물질층의 표면으로부터 상기 제2 물질층의 내부에 이르는 제1 트렌치를 형성하여, 상기 제3 물질층을 측면 방향으로 서로 분리시키는 단계;
(c) 상기 제1 트렌치를 메우며 상기 제2 물질층 상에 적층되는 n형으로 도핑되는 질화물계 제4 물질층을 형성하는 단계;
(d) 상기 제4 물질층의 일부분을 두께 방향으로 선택적으로 식각하여 상기 제4 물질층 내부에 제2 트렌치를 형성하고, 상기 제2 트렌치 내에 게이트 유전층 및 게이트 전극층을 형성하는 단계;
(e) 상기 제4 물질층을 선택적으로 식각하여 상기 제3 물질층을 노출시키는 제3 트렌치를 형성하고, 상기 제3 물질층 및 상기 제4 물질층과 접하는 소스 전극층을 형성하는 단계; 및
(f) 상기 성장 기판을 제거하고, 상기 제1 물질층과 접하는 드레인 전극층을 형성하는 단계를 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(a) 단계에 있어서,
상기 제1 물질층의 도핑 농도는 상기 제2 물질층의 도핑 농도보다 높은
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
상기 소스 전극층은 상기 제3 물질층과 오믹 접합하는 물질을 포함하며,
상기 드레인 전극층은 상기 제1 물질층과 오믹 접합하는 물질을 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제12 항에 있어서,
상기 제1 물질층 및 상기 제3 물질층은 p형 도핑되는 GaN층을 포함하고,
상기 소스 전극층 및 상기 드레인 전극층은 니켈(Ni)층, 금(Au)층, 팔라듐(Pd)층, 및 백금(Pt)층으로부터 선택되는 적어도 하나 이상을 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(d) 단계는
상기 제2 트렌치 하부의 잔존하는 상기 제4 물질층의 부분이, 상기 제3 물질층과의 pn 접합에 의해 전기적으로 완전히 공핍되도록, 식각량을 조절하는 단계를 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
상기 드레인 전극층과 접합하는 방열 기판을 부착하는 단계를 더 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(c) 단계 후에,
상기 제4 물질층 상에 고농도의 n형 도핑되는 질화물계 제5 물질층을 형성하는 단계를 더 포함하고,
(d) 단계는 상기 제2 트렌치가 상기 제5 물질층의 표면으로부터 상기 제5 물질층을 관통하여 상기 제4 물질층의 내부에 이르도록 진행하며,
(e) 단계는 상기 제3 트렌치가 상기 제5 물질층의 표면으로부터 상기 제5 물질층 및 상기 제4 물질층을 관통하여 상기 제3 물질층을 노출하도록 진행하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(a) 단계는
상기 성장 기판과 상기 제1 물질층 사이에, 질화물계 버퍼층을 형성하는 단계를 더 포함하고,
(f) 단계는,
(f1) 상기 성장 기판과 상기 질화물계 버퍼층 사이를 서로 분리시키는 단계;
(f2) 노출되는 상기 질화물계 버퍼층을 식각하여 상기 제1 물질층을 노출시키는 단계를 포함하는
질화물계 절연 게이트 바이폴라 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150023045A KR20160100524A (ko) | 2015-02-16 | 2015-02-16 | 질화물계 절연 게이트 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150023045A KR20160100524A (ko) | 2015-02-16 | 2015-02-16 | 질화물계 절연 게이트 바이폴라 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=56884058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| KR (1) | KR20160100524A (ko) |
-
2015
- 2015-02-16 KR KR1020150023045A patent/KR20160100524A/ko not_active Application Discontinuation
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