KR20150025303A - 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents

트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 Download PDF

Info

Publication number
KR20150025303A
KR20150025303A KR20130102768A KR20130102768A KR20150025303A KR 20150025303 A KR20150025303 A KR 20150025303A KR 20130102768 A KR20130102768 A KR 20130102768A KR 20130102768 A KR20130102768 A KR 20130102768A KR 20150025303 A KR20150025303 A KR 20150025303A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
nitride
trench
forming
type
Prior art date
Application number
KR20130102768A
Other languages
English (en)
Inventor
모토노부 타케야
Original Assignee
서울반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울반도체 주식회사 filed Critical 서울반도체 주식회사
Priority to KR20130102768A priority Critical patent/KR20150025303A/ko
Priority to EP20140182215 priority patent/EP2843708A1/en
Priority to US14/470,164 priority patent/US20150060943A1/en
Priority to JP2014172631A priority patent/JP5909531B2/ja
Priority to CN201410433051.3A priority patent/CN104425618A/zh
Publication of KR20150025303A publication Critical patent/KR20150025303A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법에 있어서, 성장 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 제1 형으로 도핑된 질화물계 제3 반도체층을 순차적으로 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층의 내부에 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 제3 반도체층 또는 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성한다. 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성한다.

Description

트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법{nitride-based transistor with a trench type of gate electrode and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다.
이러한, 질화갈륨계 트랜지스터는 수평형 구조 또는 수직형 구조로 제조될 수 있다. 수평형 구조는 질화물계 트랜지스터의 전하 전도가 수평 방향으로 이루어지고 있는 구조를 의미하며, 일반적으로, 소스 전극, 게이트 전극 및 드레인 전극이 기판 상의 동일면 상에 배치되는 구조이다. 그러나, 이러한 수평형 구조에서는, 표면에 형성된 전계가 채널층을 통해 이동하는 전하의 흐름을 방해하여 전하 이동도를 감소시키거나, 소자 동작시에 게이트 전극의 모서리에 집중된 전계가 소자의 내압을 열화시키는 문제가 보고되고 있다.
최근에 등장한 수직형 구조는, 상술한 수평형 구조와는 달리, 전하 전도가 수직 방향으로 이루어지고 있는 구조를 의미하며, 미국공개특허 2012-0319127에 개시된 전류구경수직전자트랜지스터(CAVET; Current Aperture Vertical ElectronTransistor)를 일 예로서 제시할 수 있다. 상기 CAVET에 따르면, 소스 전극과 드레인 전극은 수직 방향으로 서로 대향되게 배치되고, 그 사이에 전류 장벽층으로서 p형 갈륨나이트라이드(p-GaN)층이 배치된다. 그리고, 전류는 p형갈륨나이트라이드(p-GaN)층에 의해 제공되는 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다. 하지만, 이러한 수직형 구조의 상용화를 위해서는, 채널층에서의 전하 이동도를 향상시키는 기술 또는 이러한 채널 이동도에 대한 신뢰성을 확보하는 기술 등에 대한 요청이 여전히 계속되고 있다.
본 개시의 실시예는 채널층의 이동도를 향상시킬 수 있는 질화물계 트랜지스터를 제공한다.
본 개시의 실시예는 상술한 특성을 구비하는 질화물계 트랜지스터를 제조하는 방법을 제공한다.
일 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 성장 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 제1 형으로 도핑된 질화물계 제3 반도체층을 순차적으로 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층의 내부에 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 제3 반도체층 또는 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성한다. 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성한다.
다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 성장 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 저농도의 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 제1 형으로 도핑된 질화물계 제3 반도체층을 순차적으로 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우며 상기 제3 반도체층 상에 적층되는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층 상에 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성한다. 적어도 상기 상부 질화물계 반도체층 및 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성한다. 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성한다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 성장 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 순차적으로 형성한다. 상기 상부 질화물계 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제3 반도체층을 형성한다. 상기 제3 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성한다. 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성한다.
또다른 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 제1 형으로 도핑된 질화물계 제1 반도체 영역, 상기 제1 반도체 영역의 내부에 배치되며 제2 형으로 도핑된 질화물계 제2 반도체 패턴 영역, 상기 제1 반도체 영역 상에 배치되는 고농도의 제1 형으로 도핑된 질화물계 제3 반도체 영역, 상기 제2 반도체 패턴 영역 사이의 영역에 형성되는 트렌치 내부에 배치되는 게이트 유전층 및 게이트 전극, 상기 제3 반도체 영역과 전기적으로 연결되는 소스 전극, 및 상기 제1 반도체 영역과 전기적으로 연결되는 드레인 전극을 포함한다.
본 개시의 실시 예들에 의하면, 상하 방향의 채널을 가지는 질화물계 트랜지스터에 있어서, 제2 형으로 도핑된 질화물계 반도체층과 게이트 유전층 사이에 제1 형으로 도핑된 질화물계 반도체층을 배치시킬 수 있다. 게이트 전극은 상기 제1 형으로 도핑된 질화물계 반도체층의 공핍 영역을 제어함으로써, 상기 제1 형으로 도핑된 질화물계 반도체층에 채널층을 형성할 수 있다. 일 예로서, 상기 제1 형으로 도핑된 질화물계 반도체층이 n형 반도체층이며, 상기 제2 형으로 도핑된 질화물계 반도체층이 p형 반도체층인 경우에, 전하 전도도가 상대적으로 높은 상기 n형 반도체층에 채널층을 형성함으로써, 질화물계 트랜지스터의 채널 이동도를 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3 내지 도 14는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 15 내지 도 26은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 상하 방향으로 형성되는 채널이라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하의 전도가 상하 방향으로 이루어지는 채널을 구비한다는 것을 의미할 수 있다. 따라서, 상기 채널은 채널층이 기판 면과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 상기 채널층이 상기 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다. 경사도는 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도를 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사면을 가질 수 있다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.
본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 제1 층 또는 제2 층의 소정 깊이로의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는 질화물계 반도체 내에, 도펀트가 약 0.1 내지 1 X 1017/cm3 주입되는 경우를 의미할 수 있다. '고농도로 도핑된다'는 의미는 질화물계 반도체 내에, 도펀트가 약 1018/cm3 이상 주입되는 경우를 의미할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 질화물계 트랜지스터(100)는 질화물계 제1 반도체 영역(110), 질화물계 제2 반도체 패턴 영역(120) 및 질화물계 제3 반도체 영역(130)을 구비한다. 또한, 질화물계 트랜지스터(100)는 질화물계 제2 반도체 패턴 영역(120) 사이의 제1 반도체 영역(110)에 형성되는 트렌치(10)를 구비할 수 있다. 또한, 질화물게 트랜지스터(100)는 트렌치(10)의 내부에 배치되는 게이트 유전층(142) 및 게이트 전극(144)을 포함할 수 있다. 질화물계 트랜지스터(100)는 질화물계 제3 반도체 영역(130)과 전기적으로 연결되는 소스 전극(150) 및 질화물계 제1 반도체 영역(110)과 전기적으로 연결되는 드레인 전극(170)을 포함할 수 있다.
도면을 참조하면, 질화물계 제1 반도체 영역(110)은 제1 형으로 도핑된 질화물층을 포함할 수 있다. 상기 제1 형은 도핑 타입을 의미하는 것으로, 반도체 물질층 내부에 유입되는 도펀트의 종류에 따라, 일 예로서, n형 또는 p형일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등이 적용될 수 있다. 질화물계 제1 반도체층(110)은 일 예로서, AlxInyGa1-x-yN (0 = x = 1, 0 = y = 1) 과 같은 질화물을 포함할 수 있다. 제1 반도체층(110)은 일 예로서, 에피 성장된 n형의 GaN층일 수 있다.
제2 반도체 패턴 영역(120)은 제1 반도체 영역(110)의 내부에 배치될 수 있다. 따라서, 제2 반도체 패턴 영역(120)은 제1 반도체 영역(110)에 의해 둘러싸이도록 배치될 수 있다. 제2 반도체 패턴 영역(120)은 소정의 폭, 길이 및 두께를 가지며, 불연속적으로 배치되는 패턴층을 포함할 수 있다. 제2 반도체 패턴 영역(120)은 제1 반도체 영역(110)과 다른 유형의 도핑 타입인 제2 형으로 도핑된 질화물층을 포함할 수 있다. 일 예로서, 제1 반도체 영역(110)이 n형으로 도핑되는 경우 제2 반도체 패턴 영역(120)은 p형으로 도핑될 수 있으며, 제1 반도체 영역(110)이 p형으로 도핑되는 경우 제2 반도체 패턴 영역(120)은 n형으로 도핑될 수 있다.
제3 반도체 영역(130)은 제1 반도체 영역(110) 상에 배치될 수 있다. 제3 반도체 영역(130)은 고농도의 제1 형으로 도핑된 질화물층을 포함할 수 있다. 제3 반도체 영역(130)은 제1 반도체 영역(110)과 동일 유형의 도핑 타입을 구비할 수 있다. 제3 반도체 영역(130)은 소스 전극(150)과 전기적으로 연결될 수 있다.
이하에서는 일 실시 예로서, 제1 반도체 영역(110)이 n형으로 도핑된 GaN층을 포함하고, 제2 반도체 패턴 영역(120)이 p형으로 도핑된 GaN층을 포함하며, 제3 반도체 영역(130)이 고농도의 n형으로 도핑된 GaN층을 포함하는 경우에 대하여 설명하도록 한다. 하지만, 반드시, 이에 한정되는 것은 아니고, 다른 변형예에 있어서도 후술하는 실시예에서의 동작 기작과 실질적으로 동일한 동작 기작이 적용될 수 있다.
도면을 다시 참조하면, 제2 반도체 패턴 영역(120) 사이의 제1 반도체 영역(110) 내에 트렌치(10)가 형성될 수 있다. 트렌치(10) 내부에는 게이트 유전층(142) 및 게이트 전극(144)가 배치될 수 있다.
게이트 유전층(142)은 트렌치(10)의 내벽에 박막의 형태로 배치될 수 있다. 게이트 유전층(142)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 게이트 유전층(142)은 실리콘 산화막을 포함할 수 있다.
게이트 전극(144)은 게이트 유전층(142) 상에 배치되며, 트렌치(10)를 채우도록 형성될 수 있다. 게이트 전극(144)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(144)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
게이트 전극(144)은 제2 반도체 패턴 영역(120)과 트렌치(10)의 측벽 사이에 위치하는 제1 반도체 영역(110)의 공핍 영역을 조절할 수 있다. 도시된 바와 같이, 제1 반도체 영역(110)과 제2 반도체 패턴 영역(120)이 접하도록 배치될 때, 제1 반도체 영역(110)과 제2 반도체 패턴 영역(120)의 계면 영역에서는 PN 접합에 따른 공핍 영역이 발생할 수 있다. 도면에서는, 공핍 영역(115)으로서, 편의상 제1 반도체 영역(110) 내부로 형성되는 공핍 영역만을 개략적으로 나타내고 있다. 또한, 도시되지는 않았지만, 제1 반도체 영역(110)과 게이트 전극(144) 사이의 에너지 밴드 차이로 인해, 게이트 유전층(142)와 인접하는 제1 반도체 영역(110) 내에 공핍 영역이 추가로 형성될 수도 있다.
구체적으로, 제1 반도체 영역(110)이 n형으로 도핑된 GaN층을 포함하고, 제2 반도체 패턴 영역(120)이 p형으로 도핑된 GaN층을 포함할 때, 제2 반도체 패턴 영역(120)과 트렌치(10)의 측벽 사이에 위치하는 제1 반도체 영역(110)의 내부에는, 전자의 공핍 영역을 형성시킬 수 있다.
이때, 게이트 전극(144)에 게이트 전압을 인가함으로써, 공핍 영역(115)의 폭(W)을 변화시킬 수 있다. 구체적인 실시 예에 있어서, 상기 게이트 전압에 문턱 전압 이상의 게이트 전압을 인가하여 공핍 영역(115)의 폭(W)을 충분히 감소시킴으로써, 제2 반도체 패턴 영역(120)과 트렌치(10)의 측벽 사이에 위치하는 제1 반도체 영역(110)에 전자 전도를 위한 채널층을 형성할 수 있다. 상기 채널층이 상하 방향으로 형성되는 경우, 제3 반도체 영역(130)으로부터 상기 채널층을 통해 하부의 드레인 전극(170) 방향으로 전자가 전도할 수 있다.
소스 전극(150)은 게이트 전극(144)과 물리적으로 이격하여 배치되며, 제3 반도체 영역(130)과 접하도록 배치될 수 있다. 소스 전극(150)은 제3 반도체 영역(130)과 오믹 접합(ohmic contact)할 수 있는 물질을 포함할 수 있다. 소스 전극(150)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다. 도시된 바와 같이, 소스 전극(150)은 제2 반도체 패턴 영역(120)과 접하도록 형성될 수 있다. 소스 전극(150)은 소자 동작 시에, 제2 반도체 패턴 영역(120)과 제3 반도체 영역(130)의 전위를 접지 수준으로 유지하도록 할 수 있다. 이로서, 제2 반도체 패턴 영역(120)과 제3 반도체 영역(130)을 전기적으로 안정화시킬 수 있다. 소스 전극(150)과 게이트 전극(144) 사이에는 절연층(146)이 배치되어 소스 전극(150)과 게이트 전극(144)을 전기적으로 절연할 수 있다.
제1 반도체 영역(110)의 하부에는 고농도의 제1 형으로 도핑된 제4 반도체 영역(160)이 배치될 수 있다. 일 실시 예에 있어서, 제1 반도체 영역(110)이 n형 GaN층을 포함하는 경우, 제4 반도체 영역(160)은 고농도의 n형 GaN층을 포함할 수 있다.
드레인 전극(170)이 제4 반도체 영역(160) 상에 배치될 수 있다. 드레인 전극(170)은 제4 반도체 영역(160)과 오믹 접합(ohmic contact)할 수 있는 물질을 포함할 수 있다. 드레인 전극(170)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
도면을 참조하면, 소스 전극(150)의 상부에는 히트 싱크(180)가 배치될 수 있다. 히트 싱크(180)는 접합 부재(182)를 이용하여, 소스 전극(150)의 상부에 부착할 수 있다. 접합 부재(182)는 일 예로서, 열 전도율이 좋은 솔더 또는 금속 페이스트를 포함할 수 있으나, 반드시 이에 한정되지 않고 공지의 다른 물질을 포함할 수 있다. 히트 싱크(180)는 질화물계 트랜지스터(100)에서 발생하는 열을 외부로 전달하는 역할을 수행할 수 있다. 히트 싱크(180)는 열 전도율이 좋은 금속과 같은 재질로 이루어지는 구조물일 수 있다.
상술한 도면을 이용하여, 본 실시 예에 따르는 질화물계 트랜지스터(100)의 구동 방법을 설명하면, 먼저, 대기 상태에서, 제2 반도체 패턴 영역(120)과 게이트 전극(144) 사이에 위치하는 제1 반도체 영역(110)에 공핍 영역(115)이 형성된다. 소스 전극(150)과 드레인 전극(170) 사이에 구동 전압이 인가되더라도, 공핍 영역(115)이 전하의 이동을 방해함으로써, 소스 전극(150)과 드레인 전극(170) 사이에서 전하 전도는 발생하지 않는다. 게이트 전극(144)에 문턱 전압 이상의 전압이 인가되면, 공핍 영역(115)이 제거되어 제1 반도체 영역(110) 내에 상하 방향의 채널층이 형성된다. 일 실시 예로서, 제1 반도체 영역(110)이 n형 도핑된 GaN층을 포함하고, 제2 반도체 패턴 영역(120)이 p형 도핑된 GaN층을 포함하는 경우, 게이트 전극(144)에 인가되는 상기 전압에 의해, 제1 반도체 영역(110)에 전자가 전도할 수 있는 상하 방향의 채널층이 형성될 수 있다. 상기 전자는 소스 전극(110)으로부터 제3 반도체 영역(130)으로 전도된 후에, 하부 방향에 위치하는 상기 채널층, 제1 반도체 영역(110), 및 제4 반도체 영역(160)을 통과하여 드레인 전극(170)으로 전도될 수 있다. 본 실시 예에서는 게이트 전극(144)에 의해 제어되는 채널층을 상하 방향으로 구성하되, 채널층을 n형 도핑된 GaN층에 형성함으로써 채널층에서의 전하 이동도를 증가시킬 수 있다.
발명자에 따르면, 본 실시예와 대비되는 제1 비교예로서, n형 도핑 영역-p형 도핑 영역-n형 도핑 영역으로 이루어지는 질화물 구조물에서, 게이트 전압을 통해 상기 p형 도핑 영역 내에 직접 채널층을 형성하는 질화물계 트랜지스터 구조를 들 수 있다고 한다. 그런데, 발명자는 제1 비교예의 트랜지스터 구조는 채널층에서의 전자 이동도를 신뢰성 있게 구현하기가 어렵다고 판단한다. 반드시 특정한 이론에 구애되어 해석되지는 않지만, 통상적으로 상기 p형 도핑 영역은 GaN와 같은 질화물층 내에 마그네슘과 같은 p형 도펀트를 주입시켜 형성하는데, p형 도펀트의 주입 농도가 증가할수록 p형 도펀트의 활성화 공정을 신뢰성 있게 구현하기 어렵기 때문에, 상기 채널층에서의 전자 이동도에 편차가 발생할 수 있다고 판단하고 있다. 또한, 발명자에 따르면, 본 실시예와 대비되는 제2 비교예로서, n형 도핑 영역-p형 도핑 영역-n형 도핑 영역으로 이루어지는 질화물 구조물에서, 상기 p형 도핑 영역과 게이트 전극 사이에, AlGaN층 및 GaN층의 이중 접합에 따르는 2DEG층을 형성하는 트랜지스터 구조를 들 수 있다고 한다. 이경우, 2DEG 층이 채널층을 형성함으로써, 전하 이동도를 향상시킬 수 있지만, 제2 비교예의 트랜지스터에서는 문턱 전압이 고전압 환경에서 동작하기에 상대적으로 낮다는 문제점이 있다고 판단하고 있다. 즉, 발명자는 제2 비교예의 트랜지스터 구조에서 상기 게이트 전극이 상기 2DEG층을 제어하기가 상대적으로 힘들어, 3V 이상의 문턱전압을 구현하기 어렵다고 판단한다.
이와 대비하여, 본 실시예는 게이트 전극(144)과 인접하는 제1 반도체 영역(110) 내에 공핍 영역(115)을 형성하고, 게이트 전압을 통해 공핍 영역(115)을 제어함으로써, 전하 전도를 위한 충분한 이동도를 구비하며, 3 V 이상의 충분히 높은 문턱 전압을 구비하는 채널층을 형성할 수 있다. 이로써, 상술한 비교예들에서 나타나는 채널층에서의 전하 이동도 저하 현상 및 문턱 전압의 저하 현상을 극복할 수 있는 장점이 있다.
도 2는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 트랜지스터(200)는 기판(105) 상에 제4 반도체 영역(160)이 배치되며, 드레인 전극(270)이 제4 반도체 영역(160) 의 일부분 상에 패턴 형태로 배치된다는 구성을 제외하면, 도 1과 관련하여 상술한 질화물계 트랜지스터(100)와 실질적으로 동일하다.
기판(105)은 일 예로서, 사파이어 기판, GaN 기판, SiC 기판, Si 기판, AlN 기판 등과 같은 성장 기판일 수 있다. 기판(105)은 전기적 절연성을 구비할 수 있는 다른 다양한 재질의 기판이 적용될 수도 있다.
도 3 내지 도 14는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 이하, 설명하는 실시 예에서, 질화물계 반도체층은, 일 예로서, AlxInyGa1-x-yN (0 = x = 1, 0 = y = 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 형성할 수 있다.
도 3을 참조하면, 성장 기판(305) 상부에 제1 형으로 도핑된 질화물계 제1 반도체층(320), 제2 형으로 도핑된 질화물계 제2 반도체층(330) 및 제1 형으로 도핑된 질화물계 제3 반도체층(340)을 순차적으로 형성한다. 이때, 성장 기판(305)과 제1 반도체층(320) 사이에, 상기 제1 반도체층(320)보다 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(310)을 추가로 형성할 수 있다.
성장 기판(305)은 일 예로서, 사파이어 기판, GaN 기판, SiC 기판, Si 기판, AlN 기판일 수 있으나, 반드시 이에 한정되지 않고, 질화물계 물질층을 성장시킬 수 있는 조건을 만족하는 다양한 기판이 적용될 수 있다.
일 실시 예에 의하면, 제1 반도체층(320), 제2 반도체층(330) 및 제3 반도체층(340)은 도핑 타입만 달리할 뿐, 동일한 질화물을 포함할 수 있다. 제1 형이 n형인 경우, 제2 형은 p형을 의미할 수 있으며, 제1 형이 p형인 경우, 제2 형이 n형일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등이 적용될 수 있다.
도 4를 참조하면, 제3 반도체층(340)으로부터 제1 반도체층(320)의 내부에 이르는 제1 트렌치(20)를 형성한다. 제1 트렌치(20)는 제3 반도체층(340), 제2 반도체층(330) 및 제1 반도체층(320)의 일부분을 선택적으로 식각함으로써, 형성할 수 있다. 제1 트렌치(20)의 측벽부는 제1 트렌치(20)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제1 트렌치(20)의 측벽부는 제1 트렌치(20)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 이때, 경사각은 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도 미만의 각을 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사를 가질 수 있다.
도 5를 참조하면, 제1 트렌치(20)를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층(350)을 형성한다. 제4 반도체층(350)은 제1 트렌치(20)를 메우도록 형성됨과 동시에 제3 반도체층(340) 상에 적층되도록 형성될 수 있다. 이어서, 제4 반도체층(350)보다 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층(360)을 형성할 수 있다. 일 실시 예에 있어서, 제4 반도체층(350)은 약 0.1 내지 1 X 1017/cm3의 도핑 농도로 도핑된 n형의 GaN층일 수 있으며, 상부 질화물계 반도체층(360)은 약 1018/cm3 이상의 도핑 농도로 도핑된 n형의 GaN층일 수 있다. 이로서, 제2 반도체층(330)은 제1 반도체층(320), 제3 반도체층(340) 및 제4 반도체층(350)에 의해 둘러싸이도록 배치될 수 있다.
도 6을 참조하면, 상부 질화물계 반도체층(360) 및 질화물계 제4 반도체층(350)을 선택적으로 식각하여 제2 트렌치(30)를 형성한다. 제2 트렌치(30)는 제1 트렌치(20)의 내부에 형성될 수 있다.
보다 구체적인 일 실시 예에 의하면, 제2 트렌치(30)는 제1 트렌치(20)의 측벽부로부터 제4 반도체층(350)이 소정의 두께만큼 잔존하도록, 제4 반도체층(350)을 선택적으로 식각하는 공정을 수행함으로써 형성될 수 있다. 잔존하는 제4 반도체층(350)의 일부분은 후속 공정을 통해, 질화물계 트랜지스터의 채널층으로 기능할 수 있다. 따라서, 잔존하는 제4 반도체층(350)의 두께는 제2 반도체층(330)과 게이트 전극 사이에 형성되는 공핍 영역의 폭을 고려하여 결정될 수 있다. 제2 트렌치(30)는 제3 반도체층(350)의 표면으로부터 적어도 제2 반도체층(330)의 두께를 커버하도록 형성될 수 있다. 비록, 도면에서는 제2 트렌치(30)의 바닥면이 제1 트렌치(20)의 바닥면도 동일 수준의 깊이로 도시되고 있으나, 반드시 이에 한정되는 것은 아니고, 제2 트렌치(30)의 바닥면이 제1 트렌치(20)의 바닥면 보다 깊거나 얕도록 형성될 수도 있다.
제2 트렌치(30)의 측벽부는 제2 트렌치(30)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제2 트렌치(30)의 측벽부는 제2 트렌치(30)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 이때, 경사각은 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도 미만의 각을 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사를 가질 수 있다.
도 7을 참조하면, 제2 트렌치(30) 사이의 상부 질화물계 반도체층(360), 제4 반도체층(350) 및 제3 반도체층(340)을 선택적으로 식각하여, 제2 반도체층(330)을 부분적으로 노출시키는 제3 트렌치(40)를 형성한다. 제3 트렌치(40)의 측벽부는 제3 트렌치(40)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제3 트렌치(40)의 측벽부는 제3 트렌치(40)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 제3 트렌치(40)는 후술하는 소스 전극(380)을 형성하기 위한 소스 콘택(40)으로 기능할 수 있다.
도 8을 참조하면, 제2 트렌치(30) 및 제3 트렌치(40) 내부 및 상부 질화물계 반도체층(360) 상에 게이트 유전막(372)를 형성한다. 도시되는 바와 같이, 게이트 유전막(372)이 제2 트렌치(30)의 측벽을 따라 형성되며, 제3 트렌치(40)의 내부를 메우도록 형성될 수 있다.
게이트 유전막(372)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 게이트 유전막(372)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 9를 참조하면, 제2 트렌치(30)의 내부 및 제2 트렌치(30) 외부의 게이트 유전층(372) 상에 게이트 도전층을 형성함으로써, 게이트 전극(374)를 형성할 수 있다. 이때, 상기 게이트 도전층은 제2 트렌치(30)의 내부를 메우도록 형성될 수 있다. 게이트 전극(374)은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(374)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 게이트 전극(374)를 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 10을 참조하면, 게이트 유전층(372) 및 게이트 전극(374) 상에 층간 절연층(376)을 형성한다. 층간 절연층(376)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 층간 절연층(376)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 11을 참조하면, 층간 절연층(376) 및 게이트 유전막(372)을 선택적으로 식각하여, 절연층 패턴(378) 및 게이트 유전층(373)을 형성한다. 또한, 상기 선택적 식각 과정에서 제3 트렌치(40) 내부의 게이트 유전막(372)가 제거됨으로써, 제3 트렌치(40)가 노출된다. 제3 트렌치(40)는 적어도 제4 반도체층(350)으로부터 하부 방향으로 형성되어, 제2 반도체층(330)을 노출시킬 수 있다. 제3 트렌치(40)는 후술하는 바와 같이, 소스 전극(380)을 형성하기 위한 소스 콘택(40)으로 기능할 수 있다.
도 12를 참조하면, 소스 콘택(40)의 내부 및 절연층 패턴(378) 사이에 소스 전극(380)을 형성한다. 소스 전극(380)은 제3 반도체층(340), 제4 반도체층(350) 또는 상부 질화물계 반도체층(360)과 오믹 접합을 이룰 수 있다. 소스 전극(380)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다. 소스 전극(380)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 13을 참조하면, 소스 전극(380)의 상부에 히트 싱크(910)를 배치시킨다. 히트 싱크(910)는 질화물계 트랜지스터의 내부에서 발생하는 열을 외부로 전도시키는 기능을 수행한다. 히트 싱크(910)는 일 예로서, 열 전도율이 좋은 금속과 같은 재질로 이루어지는 구조물일 수 있다. 히트 싱크(910)는 접합 부재(912)를 이용하여, 소스 전극(380)의 상부에 부착할 수 있다. 접합 부재(912)는 일 예로서, 열 전도율이 좋은 솔더 또는 금속 페이스트를 포함할 수 있으나, 반드시 이에 한정되지 않고 공지의 다른 물질을 포함할 수 있다.
도 13을 다시 참조하면, 성장 기판(305)를 하부 질화물계 반도체층(310)과 서로 분리시킨다. 상기 분리시키는 방법은 일 예로서, 레이저 리프트 오프(laer lift off) 공정을 적용할 수 있다.
도 14를 참조하면, 성장 기판(305)이 분리됨으로써, 노출되는 하부 질화물계 반도체층(310) 상에 드레인 전극(390)을 형성한다. 드레인 전극(390)은 하부 질화물계 반도체층(310)과 오믹 접합을 형성할 수 있다. 드레인 전극(390)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다. 소스 전극(380)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 제조할 수 있다.
몇몇 다른 실시 예들에 의하면, 도 12와 관련하여 상술한 소스 전극(380)을 형성하는 공정을 수행한 후에, 성장 기판(305) 상에서, 제1 반도체층(320), 제2 반도체층(330), 제3 반도체층(340), 제4 반도체층(350), 상부 질화물계 반도체층(360)을 선택적으로 식각하여, 하부 질화물계 반도체층(310)을 노출시킬 수 있다. 이어서, 하부 질화물계 반도체층(310) 상에 드레인 전극(390)을 형성할 수 있다. 상술한 공정을 통해, 도 2와 관련하여 상술한 질화물계 트랜지스터를 형성할 수 있다. 추가하여, 소스 전극(380)의 상부에 히트 싱크를 추가로 배치시킬 수도 있다.
도 15 내지 도 26은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 이하, 설명하는 실시 예에서, 질화물계 반도체층은, 일 예로서, AlxInyGa1 -x- yN (0 = x = 1, 0 = y = 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 형성할 수 있다. 도 3 내지 도 14와 관련되어 상술한 실시 예의 구성요소와 동일한 구성요소에 대하여는 중복을 배제하기 위해, 이하에서 상세한 설명은 생략하기로 한다.
도 15를 참조하면, 성장 기판(305) 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(310), 제1 형으로 도핑된 질화물계 제1 반도체층(320), 제2 형으로 도핑된 질화물계 제2 반도체층(330) 및 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층(1510)을 순차적으로 형성한다. 일 실시 예에 있어서, 하부 질화물계 반도체층(310)은 고농도로 도핑된 n형의 GaN층, 제1 반도체층(320)은 상대적으로 저농도로 도핑된 n형의 GaN층, 제2 반도체층(330)은 p형의 GaN층, 상부 질화물계 반도체층(1510)은 고농도로 도핑된 n형의 GaN층일 수 있다. 하부 질화물계 반도체층(310) 및 상부 질화물계 반도체층(1510)은 약 1018/cm3 이상의 도핑 농도로 도핑될 수 있으며, 제1 반도체층(320)은 약 0.1 내지 1 X 1017/cm3의 도핑 농도로 도핑될 수 있다.
도 16을 참조하면, 상부 질화물계 반도체층(1510)으로부터 제1 반도체층(320)의 내부에 이르는 제1 트렌치(60)를 형성한다. 제1 트렌치(60)는 상부 질화물계 반도체층(1510), 제2 반도체층(330) 및 제1 반도체층(320)의 일부분을 선택적으로 식각함으로써, 형성될 수 있다. 제1 트렌치(60)의 측벽부는 제1 트렌치(60)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제1 트렌치(60)의 측벽부는 제1 트렌치(60)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다.
도 17을 참조하면, 제1 트렌치(60)를 메우는 제1 형으로 도핑된 질화물계 제3 반도체층(1520)을 형성한다. 제3 반도체층(1520)은 제1 트렌치(60)를 메우도록 형성됨과 동시에 상부 질화물계 반도체층(1510) 상에 적층되도록 형성될 수 있다. 일 실시 예에 있어서, 제3 반도체층(1520)은 약 0.1 내지 1 X 1017/cm3의 도핑 농도로 도핑된 n형의 GaN층일 수 있다. 이로서, 제2 반도체층(330)은 제1 반도체층(320), 상부 질화물계 반도체층(1510) 및 제3 반도체층(1520)에 의해 둘러싸이도록 배치될 수 있다.
도 18을 참조하면, 제3 반도체층(1520)을 평탄화하여, 제3 반도체층(1520)의 표면이 상부 질화물계 반도체층(1510)의 표면과 균일하도록 한다. 상기 평탄화 방법은 일 예로서, 화학적기계적연마법(Chemical Mechanical Polishing), 건식 식각법 또는 습식 식각법을 적용할 수 있다.
도 19를 참조하면, 제3 반도체층(1520)을 선택적으로 식각하여 제2 트렌치(70)를 형성한다. 제2 트렌치(70)는 제1 트렌치(60)의 내부에 형성될 수 있다. 보다 구체적인 일 실시 예에 의하면, 제2 트렌치(70)는 제1 트렌치(60)의 측벽부로부터 제3 반도체층(1520)이 소정의 두께만큼 잔존하도록, 제3 반도체층(1520)을 선택적으로 식각하는 공정을 수행함으로써 형성될 수 있다. 제2 트렌치(70)의 측벽부에 잔존하는 제3 반도체층(1520)의 일부분(1522)은 후속 공정을 통해, 질화물계 트랜지스터의 채널층으로 기능할 수 있다. 따라서, 잔존하는 제3 반도체층(1520)의 일부분(1522)의 두께는 제2 반도체층(330)과 게이트 전극 사이에 형성되는 공핍 영역의 폭을 고려하여 결정될 수 있다.
비록, 도면에서는 제2 트렌치(70)의 바닥면이 제1 트렌치(60)의 바닥면도 동일 수준의 깊이로 도시되고 있으나, 반드시 이에 한정되는 것은 아니고, 제2 트렌치(70)의 바닥면이 제1 트렌치(60)의 바닥면 보다 깊거나 얕도록 형성될 수도 있다.
도 20을 참조하면, 제2 트렌치(70)의 내부, 제3 반도체층(1522), 및 상부 질화물계 반도체층(1510) 상에 게이트 유전막(372)를 형성한다. 게이트 유전막(372)은 제2 트렌치(70)의 측벽 및 바닥면을 따라 형성될 수 있다.
도 21을 참조하면, 제2 트렌치(70)의 내부 및 제2 트렌치(70) 외부의 게이트 유전층(372) 상에 게이트 도전층을 형성함으로써, 게이트 전극(374)를 형성할 수 있다. 이때, 상기 게이트 도전층은 제2 트렌치(70)의 내부를 메우도록 형성될 수 있다.
도 22를 참조하면, 게이트 유전층(372) 및 게이트 전극(374) 상에 층간 절연층(376)을 형성한다. 도 23을 참조하면, 층간 절연층(376), 게이트 유전막(372), 및 상부 질화물계 반도체층(1510)을 선택적으로 식각하여, 절연층 패턴(378) 및 게이트 유전층(373)을 형성한다. 또한, 제2 반도체층(330)을 부분적으로 노출시키는 제3 트렌치(80)를 형성할 수 있다. 제3 트렌치(80)는 소스 전극(380)을 형성하기 위한 소스 콘택(80)으로 기능할 수 있다.
도 24를 참조하면, 소스 콘택(80)의 내부 및 절연층 패턴(378) 사이에 소스 전극(380)을 형성한다. 소스 전극(380)은 상부 질화물계 반도체층(1510)과 오믹 접합을 이룰 수 있다.
도 25를 참조하면, 소스 전극(380)의 상부에 히트 싱크(910)를 배치시킨다. 히트 싱크(910)는 질화물계 트랜지스터의 내부에서 발생하는 열을 외부로 전도시키는 기능을 수행한다. 히트 싱크(910)는 접합 부재(912)를 이용하여, 소스 전극(380)의 상부에 부착할 수 있다. 접합 부재(912)는 일 예로서, 열 전도율이 좋은 솔더 또는 금속 페이스트를 포함할 수 있으나, 반드시 이에 한정되지 않고 공지의 다른 물질을 포함할 수 있다.
도면을 다시 참조하면, 성장 기판(305)를 하부 질화물계 반도체층(310)과 서로 분리시킨다. 상기 분리시키는 방법은 일 예로서, 레이저 리프트 오프(laer lift off) 공정을 적용할 수 있다.
도 26을 참조하면, 성장 기판(305)이 분리됨으로써, 노출되는 하부 질화물계 반도체층(310) 상에 드레인 전극(390)을 형성한다. 드레인 전극(390)은 하부 질화물계 반도체층(310)과 오믹 접합을 형성할 수 있다. 상술한 공정을 통하여, 본 개시의 실시 예에 따르는 질화물계 트랜지스터를 형성할 수 있다.
몇몇 다른 실시 예들에 의하면, 도 24와 관련하여 상술한 소스 전극(380)을 형성하는 공정을 수행한 후에, 성장 기판(305) 상에서, 제1 반도체층(320), 제2 반도체층(330), 상부 질화물계 반도체층(1510)을 선택적으로 식각하여, 하부 질화물계 반도체층(310)을 노출시킬 수 있다. 이어서, 하부 질화물계 반도체층(310) 상에 드레인 전극(390)을 형성할 수 있다. 상술한 공정을 통해, 도 2와 관련하여 상술한 질화물계 트랜지스터와 실질적으로 동일한 구조를 형성할 수 있다. 추가하여, 소스 전극(380)의 상부에 히트 싱크를 추가로 배치시킬 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 200: 질화물계 트랜지스터,
10: 트렌치, 20 30 40: 제1 내지 제3 트렌치,
60 70 80 : 제1 내지 제3 트렌치, 110: 제1 반도체 영역,
115: 공핍 영역, 120: 제2 반도체 패턴 영역,
130: 제3 반도체 영역, 142: 게이트 유전층,
144: 게이트 전극, 146: 층간 절연층,
150: 소스 전극, 160: 하부 질화물계 반도체층,
170: 드레인 전극, 180: 히트 싱크, 182: 접합 부재,
305: 성장 기판, 310: 하부 질화물계 반도체층,
320: 제1 반도체층, 330: 제2 반도체층,
340: 제3 반도체층, 350: 제4 반도체층,
360: 상부 질화물계 반도체층, 372: 게이트 절연막,
373: 게이트 절연층, 374: 게이트 전극,
376: 층간 절연층, 380: 소스 전극,
390: 드레인 전극, 910: 히트 싱크,
912: 접합 부재, 1510: 상부 질화물계 반도체층,
1520: 제3 반도체층.

Claims (33)

  1. (a) 성장 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 제1 형으로 도핑된 질화물계 제3 반도체층을 순차적으로 형성하는 단계;
    (b) 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
    (c) 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성하는 단계;
    (d) 상기 제4 반도체층의 내부에 제2 트렌치를 형성하는 단계;
    (e) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
    (f) 상기 제3 반도체층 또는 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성하는 단계; 및
    (g) 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    (a) 단계에 있어서,
    상기 성장 기판과 상기 제1 반도체층 사이에, 상기 제1 반도체층보다 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층을 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 또는 제2 트렌치의 측벽부는 상기 제1 또는 제2 트렌치의 바닥면과 수직을 이루도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 또는 제2 트렌치의 측벽부는 상기 제1 또는 제2 트렌치의 바닥면과 소정의 각도로 경사를 이루도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층에 의해 둘러싸이도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  6. 제1 항에 있어서,
    (c) 단계는
    상기 제4 반도체층이 상기 제1 트렌치를 메우도록 형성됨과 동시에 상기 제3 반도체층 상에 적층되도록 진행되는
    질화물계 트랜지스터의 제조 방법.
  7. 제6 항에 있어서,
    (c) 단계 이후에, 상기 제4 반도체층 상에 상기 제4 반도체층 보다 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  8. 제1 항에 있어서,
    (d) 단계는
    상기 제1 트렌치의 측벽부로부터 상기 제4 반도체층의 일부분이 소정의 두께 만큼 잔존하도록, 상기 제4 반도체층을 선택적으로 식각하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  9. 제1 항에 있어서,
    (d) 단계는
    상기 제4 반도체층의 표면으로부터, 적어도 상기 제2 반도체층의 두께를 커버하도록 상기 제2 트렌치를 형성하는
    질화물계 트랜지스터의 제조 방법.
  10. 제1 항에 있어서,
    (e) 단계는
    상기 제2 트렌치의 측벽부 및 바닥면에 게이트 유전막을 형성하는 단계; 및
    상기 제2 트렌치를 메우도록 상기 게이트 유전막 상에 게이트 도전층을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  11. 제1 항에 있어서,
    (f) 단계는
    적어도 상기 제4 반도체층으로부터 하부 방향으로 형성되어, 상기 제2 반도체층을 노출시키는 소스 콘택을 형성하는 단계; 및
    상기 제3 반도체층 또는 상기 제4 반도체층과 오믹 접합을 이루는 도전층을 상기 소스 콘택 내부에 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  12. 제1 항에 있어서,
    (g) 단계는
    (g1) 상기 성장 기판을 상기 제1 반도체층과 서로 분리시키는 단계;
    (g2) 상기 성장 기판이 제거된 상기 제1 반도체층 상에 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  13. 제1 항에 있어서,
    (g) 단계는
    (g1) 상기 성장 기판 상에 위치하는 상기 제1 내지 제4 반도체층을 선택적으로 식각하는 단계; 및
    (g2) 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 상기 성장 기판 상에 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  14. (a) 성장 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 저농도의 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 제1 형으로 도핑된 질화물계 제3 반도체층을 순차적으로 형성하는 단계;
    (b) 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
    (c) 상기 제1 트렌치를 메우며 상기 제3 반도체층 상에 적층되는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성하는 단계;
    (d) 상기 제4 반도체층 상에 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성하는 단계;
    (e) 적어도 상기 상부 질화물계 반도체층 및 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성하는 단계;
    (f) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
    (g) 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성하는 단계; 및
    (h) 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  15. (a) 성장 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 제1 형으로 도핑된 질화물계 제1 반도체층, 제2 형으로 도핑된 질화물계 제2 반도체층 및 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 순차적으로 형성하는 단계;
    (b) 상기 상부 질화물계 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
    (c) 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제3 반도체층을 형성하는 단계;
    (d) 상기 제3 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성하는 단계;
    (e) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
    (f) 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성하는 단계; 및
    (g) 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 또는 제2 트렌치의 측벽부는 상기 제1 또는 제2 트렌치의 바닥면과 수직을 이루도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 또는 제2 트렌치의 측벽부는 상기 제1 또는 제2 트렌치의 바닥면과 소정의 각도로 경사를 이루도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  18. 제15 항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층, 상기 제3 반도체층 및 상기 상부 질화물계 반도체층에 의해 둘러싸이도록 형성되는
    질화물계 트랜지스터의 제조 방법.
  19. 제15 항에 있어서,
    (d) 단계는
    상기 제1 트렌치의 측벽부로부터 상기 제3 반도체층의 일부분이 소정의 두께 만큼 잔존하도록, 상기 제3 반도체층을 선택적으로 식각하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  20. 제15 항에 있어서,
    (d) 단계는
    상기 제3 반도체층의 표면으로부터, 적어도 상기 제2 반도체층의 깊이 방향의 영역을 커버하도록 상기 제2 트렌치를 형성하는
    질화물계 트랜지스터의 제조 방법.
  21. 제15 항에 있어서,
    (e) 단계는
    상기 제2 트렌치의 측벽부 및 바닥면에 게이트 유전층을 형성하는 단계; 및
    상기 제2 트렌치를 메우도록 상기 게이트 유전막 상에 게이트 도전층을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  22. 제15 항에 있어서,
    (f) 단계는
    적어도 상기 상부 질화물계 반도체층으로부터 하부 방향으로 형성되어, 상기 제2 반도체층을 노출시키는 소스 콘택을 형성하는 단계; 및
    상기 상부 질화물계 반도체층과 오믹 접합을 이루는 도전층을 상기 소스 콘택 내부에 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  23. 제15 항에 있어서,
    (g) 단계는
    (g1) 상기 성장 기판을 상기 하부 질화물계 반도체층과 서로 분리시키는 단계;
    (g2) 상기 하부 질화물계 반도체층 상에 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  24. 제15 항에 있어서,
    (g) 단계는
    (g1) 상기 성장 기판 상에 위치하는 상기 상부 질화물계 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층을 선택적으로 식각하는 단계; 및
    (g2) 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 상기 성장 기판 상에 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  25. 제1 형으로 도핑된 질화물계 제1 반도체 영역;
    상기 제1 반도체 영역의 내부에 배치되며, 제2 형으로 도핑된 질화물계 제2 반도체 패턴 영역;
    상기 제1 반도체 영역 상에 배치되는 고농도의 제1 형으로 도핑된 질화물계 제3 반도체 영역;
    상기 제2 반도체 패턴 영역 사이의 영역에 형성되는 트렌치 내부에 배치되는 게이트 유전층 및 게이트 전극;
    상기 제3 반도체 영역과 전기적으로 연결되는 소스 전극; 및
    상기 제1 반도체 영역과 전기적으로 연결되는 드레인 전극을 포함하는
    질화물계 트랜지스터.
  26. 제25 항에 있어서,
    상기 게이트 전극은 상기 제2 반도체 패턴 영역과 상기 트렌치의 측벽 사이에 위치하는 상기 제1 반도체 영역의 공핍 영역을 조절하는
    질화물계 트랜지스터.
  27. 제25 항에 있어서,
    상기 게이트 전극은 상기 트렌치의 내부를 채우도록 배치되는
    질화물계 트랜지스터.
  28. 제25 항에 있어서,
    상기 소스 전극은 상기 제3 반도체 영역으로부터 하부 방향으로 형성되어 상기 제2 반도체층을 노출시키는 콘택 패턴 내부로 연장되는
    질화물계 트랜지스터.
  29. 제25 항에 있어서,
    상기 소스 전극은 상기 제3 반도체 영역과 오믹 접합을 이루는
    질화물계 트랜지스터.
  30. 제25 항에 있어서,
    상기 소스 전극의 상부에 배치되는 히트 싱크를 더 포함하는
    질화물계 트랜지스터.
  31. 제25 항에 있어서,
    상기 제1 반도체 영역의 하부에 배치되며, 고농도의 제1 형으로 도핑된 제4 반도체 영역을 더 포함하는
    질화물계 트랜지스터.
  32. 제31 항에 있어서,
    상기 드레인 전극은 상기 제4 반도체 영역 상에 배치되는
    질화물계 트랜지스터.
  33. 제32 항에 있어서,
    상기 드레인 전극은 상기 제4 반도체 영역과 오믹 접합을 이루는
    질화물계 트랜지스터.




KR20130102768A 2013-08-28 2013-08-28 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 KR20150025303A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR20130102768A KR20150025303A (ko) 2013-08-28 2013-08-28 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
EP20140182215 EP2843708A1 (en) 2013-08-28 2014-08-26 Nitride-based transistors and methods of fabricating the same
US14/470,164 US20150060943A1 (en) 2013-08-28 2014-08-27 Nitride-based transistors and methods of fabricating the same
JP2014172631A JP5909531B2 (ja) 2013-08-28 2014-08-27 窒化物系トランジスタおよびその製造方法
CN201410433051.3A CN104425618A (zh) 2013-08-28 2014-08-28 氮化物系晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130102768A KR20150025303A (ko) 2013-08-28 2013-08-28 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20150025303A true KR20150025303A (ko) 2015-03-10

Family

ID=53021560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130102768A KR20150025303A (ko) 2013-08-28 2013-08-28 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20150025303A (ko)

Similar Documents

Publication Publication Date Title
JP5909531B2 (ja) 窒化物系トランジスタおよびその製造方法
JP4645034B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
JP5431667B2 (ja) 窒化ガリウム半導体装置
US9502544B2 (en) Method and system for planar regrowth in GaN electronic devices
CN110476254B (zh) 具有垂直结构的异质结晶体管
CN108122746B (zh) 用于制造半导体器件和功率半导体器件的方法
JP2012019186A (ja) 窒化物系半導体素子及びその製造方法
CN111146283A (zh) 高电子迁移率晶体管及其制造方法
JP2008210936A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
KR20140133360A (ko) 노멀리 오프 타입 트랜지스터 및 그 제조방법
JP4645753B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
KR20150000115A (ko) 수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
US9391179B2 (en) Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance
JP2007115861A (ja) へテロ接合トランジスタ
KR20140141126A (ko) 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법
KR20170032642A (ko) 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법
CN115136320A (zh) 垂直场效应晶体管、用于制造其的方法以及具有垂直场效应晶体管的构件
KR20140146849A (ko) 수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
KR102135569B1 (ko) 전류차단층을 구비하는 수직형 질화물계 트랜지스터 및 이의 제조 방법
KR20150025303A (ko) 트렌치형 게이트 전극을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
KR20150012019A (ko) 질화물계 트랜지스터 및 이의 제조 방법
KR102066587B1 (ko) 수직형 질화물계 트랜지스터의 제조 방법
KR20170000612A (ko) 노멀리-오프를 구현하는 질화물계 트랜지스터
KR20160102613A (ko) 질화물계 게이트 유전층을 구비하는 질화물계 트랜지스터
KR20150062099A (ko) 트렌치 게이트 전극을 구비하는 수직형 질화물계 트랜지스터 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application