CN113725215A - 一种具有隔离结构的氮化镓集成电路 - Google Patents
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Abstract
本发明属于功率半导体技术，特别涉及一种具有隔离结构的氮化镓集成电路，相对于传统的凹槽隔离，本发明在凹槽隔离结构内填充有p型半导体材料，填充的p型半导体材料与缓冲层形成耗尽区，实现对氮化镓集成电路模块的电学隔离；同时通过改变凹槽结构和填充物的形状、大小以及填充材料的掺杂浓度，可以与缓冲层形成不同大小和形状的耗尽区域,达到理想的隔离效应。本发明的效应效果：通过对缓冲层的耗尽可以达到良好的隔离效果；制备简单，实用性强，不引入额外的电流源或电压源。
Description
技术领域
本发明属于半导体功率集成电路技术领域，特别涉及一种具有隔离结构的氮化镓集成电路。
背景技术
氮化镓(GaN)作为宽禁带半导体材料，具有宽禁带(3.4eV)、高热导率(～2.0W/(cm·K))、高电子饱和速度(～2.7×107cm/s)、高的临界击穿电场(～3.5×106V/cm)、高电子迁移率(～2000cm2/V·s)，利用氮化镓自发极化效应和AlGaN/GaN异质结结构的压电极化效应，制备出的异质结场效应晶体管(HFET)，可以形成具有高电子密度的二维电子气沟道(非人为掺杂下沟道二维电子气面密度高达1013cm-2量级)。凭借上述氮化镓优异材料特性，基于GaN材料制备的电子电力器件和电路在具有比硅和砷化镓器件更强的高温工作、抗辐照能力的同时，还具有极低导通损耗和高的电流密度，在射频、消费电子、航空航天、轨道交通等高频、小体积、高功率等场景下都具有广泛的应用前景。
GaN基器件虽然凭借其出众的物理、化学以及电学特性，能有效的减小电路中电容电感等元件的体积，促进设备的小型化，进一步降低产品的成本，提高产品可靠性。但是在高频领域的运用中，寄生参数的影响逐渐凸显出来，而目前GaN功率器件的电路，大多依旧采用硅基电路驱动，这将限制GaN电路在频率特性上的巨大优势。因此想要充分发展GaN基器件的性能，GaN基单片集成电路是GaN功率器件发展的必然趋势。通过单个GaN-on-Si芯片上驱动、保护、功率、逻辑等各模块的全GaN集成，有效的减小电路中寄生电容，发挥GaN基器件高频、小体积、低成本、高集成度的特性。
GaN单片集成可以减小电路寄生参数，充分GaN高频特性，但是在集成中，多个模块集成在同一晶圆上，不同模块之间的泄露电流导致的串扰不可忽略，数字模块和模拟模块之间的干扰可能导致器件的误开启，甚至是电路的损坏；因此采用适当的隔离措施，是保证GaN集成电路稳定工作的重要基础；目前，常采用的多为台面隔离，通过对非有源区的刻蚀，形成远大于沟道深度的隔离凹槽，实现不同器件、电路之间的电学隔离，这种方法实现简单，但刻蚀后会导致材料表面不平整，可能使后续工艺淀积其他材料时在台阶处出现缺陷甚至断裂等问题，同时为了有效抑制电路之间的串扰，需要较大的凹槽宽度，不利于提高GaN基电路的集成度。另一种常用的隔离方式为离子注入隔离，通过注入如He离子等形成高阻区，但是离子注入的深度有限；此外，基SOI原理的隔离，通过在衬底上生长氧化层将器件半包裹，但是存在散热和稳定性问题；同时也存在通过在器件之间形成反向耦合电场，降低器件之间的电流电压信号串扰的反向耦合电场隔离方式，但是这需要额外的负电压源来形成反向耦合电场。
发明内容
本发明所要解决的是单片GaN集成电路的隔离问题，提出了一种基于p型半导体材料填充的隔离方式，通过填充材料与GaN缓冲层之间形成耗尽区，有效的抑制了GaN基集成电路中不同器件、电路、模块之间的电流泄露，降低了GaN基集成电路不同器件、电路之间的相互干扰。
本发明具有以下特点：
1)在GaN缓冲层中形成耗尽区进行隔离，隔离效果较好。
2)制备简单，实用性强，不引入额外的电流源或电压源
3)不会剧烈的增大器件或电路的热阻
4)表面平坦，不会对后续工艺造成影响
本发明提出了一种隔离结构，其结构如图1所示，通过p型填充材料与缓冲层之间形成耗尽区，有效的实现了GaN集成的电学隔离，同时通过对半绝缘缓冲层的耗尽，进一步抑制了GaN集成电路中器件、电路、功能模块之间电流信号和电压信号的影响，在降低电路的泄露电流的同时，也避免了因串扰导致器件误开启。同时本发明可调整凹槽和填充的形状和大小，以达到对缓冲层更好的耗尽效果，使隔离作用最佳。
本发明的技术方案是：
一种具有隔离结构的氮化镓集成电路，所述集成电路由第一器件09和第二器件10集成在同一衬底01上构成，所述第一器件09和第二器件10的结构相同，均包括从下到上依次设置的衬底01、缓冲层02、沟道层03、势垒层04，其中沟道层04和势垒层04形成异质结结构；所述势垒层04上表面两端设置有第一金属05，在第一金属05之间的势垒层04上表面具有绝缘层07，绝缘层07上表面设置有第二金属06；在第一器件09和第二器件10之间具有隔离结构，所述隔离结构为凹槽11和凹槽11中填充材料08共同构成，所述隔离结构从集成电路上表面沿垂直方向延伸到缓冲层02中；
进一步的所述凹槽11可以为矩形、梯形、V字型和T字形中的一种，通过p型填充材料08与缓冲层的耗尽，形成耗尽区，隔离不同器件，减小电流泄露导致的器件之间的干扰。
进一步的所述填充材料08为p型半导体材料，所述半导体材料为Polysilicon、NiO、ZnO、GaN中的一种。
进一步的，所述p型半导体材料的掺杂浓度在1×1016～1×1018cm-2。
本发明的有益效果为：
相对于传统台面隔离，本发明具有良好的表面平坦度有利于后续工艺的进行。同时通常GaN材料在非人为掺杂的情况下，具有1×1014cm-2n型背景掺杂，因此一般GaN基高电子迁移率晶体管(High Electron Mobility Transistor,HEMT)的GaN缓冲层呈n型，会有一定的缓冲层泄露电流，通过p型填充材料和缓冲层之间的耗尽作用，形成耗尽区，具有良好的隔离作用；而相对于GaN-on-SOI工艺，本发明没有对衬底进行包裹等处理，因此不会导致热阻增加等问题。与反向电场耦合等隔离方式，本发明不需要额外引入负压电源，制备和使用都相对更简单。
附图说明
图1为本发明提出的，一种应用于GaN集成电路隔离结构示意图
图2为本发明提出的，一种应用于GaN集成电路梯形隔离结构示意图
图3为本发明提出的，一种应用于GaN集成电路T字形结构隔离结构示意图
图4，为本发明提出的，实施例结构示意图
图5为本发明提出的，基于TCAD软件的实施例仿真结构图
图6为本发明提出的，不同隔离填充深度下泄露电流的变化
图7为本发明与电场耦合隔离结构的泄露电流对比图
具体实施方式
下面结合附图，详细描述本发明的技术方案：
如图4所示为本发明实施例提供的一种应用于GaN集成电路隔离结构示意图，以GaN基高电子迁移率晶体管为例来示范该GaN集成电路隔离结构的运用，隔离结构为本发明主体结构。
一种应用于氮化镓集成电路的隔离结构，包括从下到上依次设置的衬底01、缓冲层02、沟道层03、势垒层04，其中沟道层04和势垒层04形成异质结结构；
进一步，在实施例中所述衬底01为硅、缓冲层02为GaN、沟道层03为GaN，势垒层04为AlGaN。
具体的AlGaN势垒层和GaN缓冲层形成异质结结构，极化作用下在AlGaN/GaN异质结界面形成二维电子气沟道。
所述势垒层04上表面设置有第一金属05、绝缘层07以及pGaN层101，pGaN层101上设置有第二金属06。
具体的，第一金属05采用低功函数金属、与沟道层形成欧姆接触，作为器件的源极或漏极，第二金属06采用高功函数金属，与pGaN层101形成肖特基接触，作为器件的栅极。
所述集成电路由第一器件09和第二器件10集成在同一衬底上构成，所述第一器件09和第二器件10由pGaN层101、缓冲层02、沟道层03、势垒层04、第一金属05、第一金属06、绝缘层07在衬底01上共同构成；
进一步的，所述第一器件，第二器件均为pGaN增强型GaN基高电子迁移率晶体管。
所述隔离结构位于第一器件09和第二器件10之间，所述隔离结构为凹槽11和凹槽11中填充材料08共同构成，所述隔离结构从集成电路上表面沿垂直方向延伸到缓冲层02中。
通过上述结构，凹槽11中填充材料08与GaN缓冲层形成耗尽区域，隔离开第一器件09和第二器件10，从而避免了器件在工作时相互之间的电流泄露，同时，有效的抑制了不同器件之间的信号串扰，提高了器件工作的稳定性和可靠性。
本实施例中，隔离结构在第一器件09和第二器件10之间，隔离结构的位置可以在电路和电路之间，电路和器件之间实现不同模块的隔离，也就是说，上述隔离结构不限于器件的隔离，可以根据实际使用的需要，隔离不同的电路模块。只要能够通过填充相应半导体材料与其他材料形成耗尽区，做到在氮化镓集成电路中有效的电学隔离，都可以通过本发明技术取得相应的效果。
进一步的，在本实施例中所述凹槽11为矩形，凹槽形状可以为梯形、V字型和T字形等不同形状，参见图1、图2、图3，不同的凹槽形状填充材料，具有不同的耗尽区边界，因此可以根据实际使用时需要进行调整。
具体的，在本实施例中，凹槽宽度为1.5um，其中第一器件09的栅源距离为14μm，第二器件的栅源距离为3μm。即第一器件09为高压器件，第二器件10为低压器件。
进一步的，在本实施例中所述填充材料08为p型半导体材料为GaN，掺杂浓度为1×1018cm-2，所述半导体材料可以为Polysilicon、NiO、ZnO、GaN中的一种，掺杂浓度可以在1×1016cm-2～1×1018cm-2。
具体的，掺杂浓度决定了耗尽区宽度，可以根据实际应用中GaN缓冲层的背景掺杂浓度、GaN缓冲层厚度以及器件、电路间隔距离以及形状进行调整。
通过TCAD软件对上述结构进行仿真，器件的仿真结构图，参见图5，左边为第一器件，右边为第二器件，在第一器件高压工作时，测量第二器件源极泄露电流，验证隔离结构的隔离效果。得到器件的电流泄露曲线，参见图6。从图6中可以明显看到，通过本发明提出的结构，在第一器件漏极电压为700V时，第二器件一侧仅有10-15量级的泄露电流，起到了良好的隔离效果。同时隔离结构深度越大，对电流的抑制作用更好。
通过仿真，对比了反向电场耦合隔离与本发明的隔离效果，参见图7，可以看出在反向耦合电压为-10V时，本发明的泄露电流依旧比反向电场耦合隔离结构小2-3个量级，表明本发明具有良好的隔离效果。
Claims (3)
1.一种具有隔离结构的氮化镓集成电路，所述集成电路由第一器件(09)和第二器件(10)集成在同一衬底(01)上构成，所述第一器件(09)和第二器件(10)的结构相同，均包括从下到上依次设置的衬底(01)、缓冲层(02)、沟道层(03)、势垒层(04)，其中沟道层(04)和势垒层(04)形成异质结结构；所述势垒层(04)上表面两端设置有第一金属(05)，在第一金属(05)之间的势垒层(04)上表面具有绝缘层(07)，绝缘层(07)上表面设置有第二金属(06)；在第一器件(09)和第二器件(10)之间具有隔离结构，所述隔离结构为凹槽(11)和凹槽(11)中填充材料(08)共同构成，所述隔离结构从集成电路上表面沿垂直方向延伸到缓冲层(02)中。
2.根据权利要求1所述的一种应用于氮化镓集成电路的隔离结构，其特征在于，所述凹槽为矩形、梯形和T字形中的一种。
3.根据权利要求1或2所述的一种应用于氮化镓集成电路的隔离结构，其特征在于，所述填充材料(08)为p型半导体材料，所述半导体材料为Polysilicon、NiO、ZnO、GaN中的一种。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20211130 |