CN102237361A - 带有集成保护器的GaN基功率器件：结构和方法 - Google Patents

带有集成保护器的GaN基功率器件：结构和方法 Download PDF

Info

Publication number
CN102237361A
CN102237361A CN2011101080353A CN201110108035A CN102237361A CN 102237361 A CN102237361 A CN 102237361A CN 2011101080353 A CN2011101080353 A CN 2011101080353A CN 201110108035 A CN201110108035 A CN 201110108035A CN 102237361 A CN102237361 A CN 102237361A
Authority
CN
China
Prior art keywords
electrode
substrate
layer
active area
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011101080353A
Other languages
English (en)
Inventor
F·希伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of CN102237361A publication Critical patent/CN102237361A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明实施例提供带有集成箝位结构的功率器件的结构和方法。箝位结构的集成可以保护功率器件，例如免于电过应力(EOS)。在一个实施例中，有源器件可以形成在基板之上，而箝位结构可以集成在功率器件的有源区之外，例如在有源区的下方和/或基板内。将箝位结构集成在功率器件的有源区之外可以使给定芯片尺寸的有源面积最大化并提高箝位器件的稳定性，因为电流会通过这种集成而分布于基板中。

Description

带有集成保护器的GaN基功率器件:结构和方法
相关申请 
本申请要求于2010年4月23日提交的序列号为61/327,291和61/327,334的美国临时专利申请的优先权，据此将它们的全文以引用的方式并入。 
具体实施方式
下文将详细地参考本发明教导内容的示例性实施例，其实例在附图中示出。在可能的情况下，相同的附图标记在所有附图中用于指代相同或相似的部件。并入本说明书并构成本说明书的一部分的附图示出本发明教导内容的实施例，并连同说明书一起用来解释本发明教导内容的原理。在图中： 
图1A-1G描述根据本发明教导内容的各实施例在不同的制造阶段集成了N+PP+二极管的示例性功率器件； 
图2A-2F描述根据本发明教导内容的各实施例在不同的制造阶段集成了N+PP+二极管的另一示例性功率器件； 
图3A-3E描述根据本发明教导内容的各实施例在不同的制造阶段集成了P+N-N+二极管的示例性功率器件； 
图4A-4D描述根据本发明教导内容的各实施例在不同的制造阶段集成了肖特基(Schottky)二极管的示例性功率器件，所述肖特基二极管具有不同深度的沟槽电极； 
图5A-5F描述根据本发明教导内容的各实施例在不同的制造阶段集成了肖特基二极管的示例性功率器件，所述肖特基二极管具有相同深度的沟槽电极； 
图6描述根据本发明教导内容的各实施例集成了PN二极管的示例性功率器件； 
图7A-7B描述根据本发明教导内容的各实施例集成了PN二极管的另一示例性功率器件； 
图8描述根据本发明教导内容的各实施例集成了N+NPP+二极管的示例性功率器件； 
图9描述根据本发明教导内容的各实施例集成了N+PP+二极管的示例性功率器件； 
图10描述根据本发明教导内容的各实施例集成了N+PP+二极管的另一示例性功率器件； 
图11A描述根据本发明教导内容的各实施例集成了P+NN+二极管的示例性功率器件； 
图11B描述根据本发明教导内容的各实施例集成了肖特基二极管的示例性功率器件； 
图12描述根据本发明教导内容的各实施例集成了N+PP+二极管和门极箝位的示例性功率器件； 
图13描述根据本发明教导内容的各实施例的示例性功率器件，所述功率器件具有集成了N+PP+二极管的金刚石上硅(silicon-on-diamond，SOD)基板； 
图14A-14B描述根据本发明教导内容的各实施例的示例性功率器件，所述功率器件具有集成了N+PP+二极管的SOD基板且具有不同的沟槽电极深度； 
图15A-15B描述根据本发明教导内容的各实施例的示例性功率器件，所述功率器件具有集成了肖特基二极管的硅基基板；和 
图16描述根据本发明教导内容的各实施例的示例性功率器件，所述功率器件具有集成了肖特基二极管的SOD或硅上金刚石上硅(silicon-on-diamond-on-silicon，SODOS)。 
应当指出的是，附图的一些细节已被简化，并且绘图是用来帮助理解本发明的实施例，并没有保持严格的结构精确性、细节和尺寸。 
示例性实施例提供了用于带有集成箝位结构的功率器件的结构和方法。箝位结构的集成可保护功率器件(例如)免于过度电应力(EOS)。在一个实施例中，有源器件可形成于基板上，而箝位结构可集成到功率器件的有源区之外，例如在有源区的下方和/或基板内。 
在实施例中，有源器件可以是横向有源器件，包括例如场效应晶体管(FET)等。示例性FET可以包括高电子迁移率晶体管(HEMT)功率器件。箝位结构可形成在示例性HEMT功率器件的有源单元之间的隔离区和/或硅基板内有源单元的下方。这种集成不同于常规的保护结构集成，常规的保护结构集成是集成在功率器件的有源区，因此占用HEMT有源面积。所以，将箝位结构集成到功率器件的有源区之外(例如，在有源面积的下方)可以使给定芯片尺寸的有源面积最大化，并提高箝位器件的稳定性，因为电流会通过这种集成而分布于基板中。然后可以使用基板进行功率电极连接，这样简化了功率器件的封装。 
在实施例中，术语“箝位结构”是指可以被集成以保护功率器件且不占用功率器件的有源面积的任何结构。本文中公开的箝位结构可包 括但不限于PN、P+N、PN+、P+N+、N+NPP、P+PN+、N+PP+、P+NN+等二极管；带或不带自对准护环的肖特基二极管；齐纳和/或雪崩二极管；暂态箝位(TVS)；二极管/双极晶体管对；双极器件，包括NPN、PNP等；条纹箝位；和/或其它箝位结构。 
图1-16描述本发明教导内容的各实施例。本领域的普通技术人员应理解，下文对实施例的描述是示例性的，各实施例过程的变型(例如对材料、材料电导率、厚度和宽度、掺杂剂、掺杂浓度、几何形状等的改动)和所得到的结构是显而易见的。 
如本文中所用，所公开的箝位功率器件可以通过各种晶体生长技术来形成，包括但不限于金属有机化学气相沉积(MOCVD)(也称为有机金属气相外延(OMVPE))、脉冲MOCVD、分子束外延(MBE)、气源MBE(GSMBE)、金属有机MBE(MOMBE)、原子层外延(ALE)和/或氢化物气相外延(HVPE)。在实施例中，外延层的生长在所有方向(即，横向和纵向)上可以是基本上相同的。 
尽管下述示例性实施例讨论的是特定的半导体层，但是应理解，可以使用任何已知的化合物半导体(例如，III-V、II-VI等)，包括：二元化合物半导体，例如GaN、AIN、InN、GaAs、InP、InAs等；三元化合物半导体，例如AlGaN、InAlN、AlGaAs、InGaN、InAlAs、InGaAs等；和四元化合物半导体，例如AlInGaN、AlGaInP等。还应理解，为制造前述的箝位功率器件，这些化合物半导体可以是分层的和/或以各种组合方式堆叠的。 
多种掺杂剂可用于箝位功率器件的层或区以提供所需的电导率。掺杂剂可以是例如P型掺杂剂，如硼、Mg、Zn、Cd、Hg和C；或N型掺杂剂，如As、Sb、磷、Si、Ge、Sn、S、Se和Te。 
在实施例中，箝位功率器件可以包括由材料形成的基板，所述材料包括但不限于蓝宝石、碳化硅(SiC)、硅(Si)、硅上蓝宝石(SOS)、 金刚石上硅(SOD)、硅上金刚石上硅(SODOS)、金刚石、绝缘体上硅(SOI)、III-V半导体化合物(如GaN或GaAs)、金属、陶瓷或玻璃。 
在一个实施例中，基板可以是P+或N+型掺杂的硅层。在另一实施例中，基板可以包括层状结构，所述层状结构具有设置在P+层(或N+层)上的(例如)硅的P型掺杂外延(即，P外延)层(或N外延层)。在另外的实施例中，基板可以是金刚石上硅(SOD)基板，其具有设置在P+掺杂型或未掺杂的金刚石层上的硅外延层。在其它实施例中，基板可以包括硅上金刚石上硅(SODOS)，其具有附接于SOD基板的金刚石层的硅操作晶片(handle wafer)。 
在要于基板中形成箝位结构的实施例中，可以实施各种掺杂或注入过程以在基板的外延层中形成N+区或P+区，其中N+区可以是集成二极管的阴极N+扩散区，P+区可以是集成二极管的阳极P+扩散区。 
如本文中所用，除另有规定外，可以通过用N型掺杂剂掺杂或注入基板外延层的一部分的方式来形成N+区，例如使用As、Sb或磷，采用的注入剂量在约1E14原子/cm2至约2E16原子/cm2范围内，注入能量在约不到10keV至约180KeV范围内。接下来可以是例如在约850℃至约1200℃的温度范围内的退火过程。应该指出的是，可以采用多注入方式定制所得到的掺杂分布，例如使用As加磷，或者使用不同能量的As或磷或Sb等。 
如本文中所用，除另有规定外，可以通过用例如可以是硼掺杂(例如用B11或BF2)的P型掺杂剂掺杂或注入基板外延层的一部分的方式来形成P+区，采用的注入剂量在约1E14原子/cm2至约2E16原子/cm2范围内，注入能量在约10keV至约180KeV范围内。 
导电材料和结构可用于形成示例性的箝位功率器件。例如，导电材料和结构可用于连接箝位结构与有源器件的沟槽电极和/或沟槽电极阻挡层；有源器件的门极/源极/漏极、肖特基电极等。 
利用本领域的普通技术人员已知的技术可以使导电材料和结构包括金属铟(In)、钛(Ti)、钨(W)、硅(Si)、铝(A1)、铂(Pt)、镍(Ni)、钴(Co)或金(Au)，它们存在于例如若干多层结构或合金组合(如Al/Ti/Pt/Au、Ni/Au、Ti/A1、Ti/Au、Ti/Al/Ti/Au、Ti/Al/Au、Ti/TiN CoSix/TiN、TiW、TiWN、WSix)中。 
例如，沟槽电极可形成于功率器件的整个有源区并且在基板的层上。沟槽电极可以包括具有单一深度的电极和/或具有不同深度的电极，用以连接有源器件与集成箝位结构。在实施例中，沟槽电极可以具有T形结构，该结构具有悬着下部的顶部。T形结构的顶部可以比下部宽，其中下部形成在具有沟槽宽度的沟槽内。在实施例中，T形沟槽电极的下部宽度可以为沟槽宽度的约0.5倍到约1.0倍，而T形沟槽电极的顶部宽度可以大于下部的宽度，并且可以为沟槽宽度的约0.5倍到约1.5倍。在一些实施例中，T形沟槽电极的顶部可以设置在相应沟槽的顶部。 
沟槽电极可以包括金属或金属合金，所述金属或金属合金包括但不限于W、WSix、Ti/TiN、掺杂的多晶硅(N+或P+，这取决于电极，沉积时原位掺杂，或者沉积后利用扩散掺杂)、TaN、TiW和TiWN。在实施例中，可以形成沟槽电极阻挡层以将沟槽电极与邻近的半导体区(例如，有源区或电介质侧壁)隔开。沟槽电极阻挡层可以包括氮的含金属材料，如TiN、TiWN和/或TaN。在实施例中，肖特基电极层可以包括Ti/TiN、CoSix/TiN、TiW、TiWN、Ni等导电材料和结构。 
在具体的实施例中，可以使用钨(W)沟槽电极，并且可以通过TiN沟槽电极阻挡层将其与邻近的半导体区隔开，其中可以在TiN沟槽电极阻挡层与邻近的半导体区之间形成Ti粘附层。示例性Ti粘附层的厚度可以在约50埃到约500埃范围内，如约150埃。示例性TiN沟槽电极阻挡层的厚度可以在约300埃到约1500埃范围内，如约900埃。 
电介质材料也可参与形成示例性箝位功率器件。例如，电介质材料可用于有源区之间的电隔离和/或根据需要可以用作注入或图案化过程中的硬掩膜。如本文中所用，电介质材料可包括但不限于二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氟化二氧化硅(SiOF)、碳氧化硅(SiOC)、氧化铪(HfO2)、硅酸铪(HfSiO)、氮化硅酸铪(HfSiON)、氧化锆(ZrO2)、氧化铝(A12O3)、钛酸锶钡(BST)、锆钛酸铅(PZT)、硅酸锆(ZrSiO2)、氧化钽(TaO2)或其它绝缘材料。 
可以采用各种蚀刻技术形成示例性箝位功率器件，这些技术包括但不限于等离子体蚀刻、反应性离子蚀刻(RIE)、磁增强RIE(MERLE)、感应耦合等离子体(ICP)、变压器耦合等离子体(TCP)、湿蚀刻、化学机械抛光(CMP)等。具体来说，这样的蚀刻技术可用于各相同性地和/或各向异性地蚀刻给定的材料，并且给定的蚀刻技术的选择可取决于被蚀刻的材料和蚀刻剂的化学成分。 
图1A-1G、2A-2F、3A-3E、4A-4D和5A-5F描述根据本发明教导内容的各实施例形成示例性功率器件的各种方法。本领域的普通技术人员应理解，根据所采用的半导体制造过程，在所述过程中可以包括一些附加的处理步骤和材料/掺杂区，而其它所述的结构和处理步骤对于形成功能器件来说可以是任选的而不是必须的。还应理解，每个处理步骤的参数可以根据所使用的设备和所需的层而有所变化。此外，虽然对所公开的功率器件的材料、区或层的电导率或掺杂类型(例如，P-型或N-型)进行了具体的讨论，但可以根据具体的器件应用和所采用的半导体制造过程而逆转电导率或掺杂类型。 
此外，虽然图1-5中的制作过程说明的是形成GaN/AlGaN HEMT器件，但本领域的普通技术人员应理解，可以用其它III-V半导体(例如InAlN)替代AlGaN(或GaN)以形成GaN/InAlN HEMT。 
图1A-1G描述根据本发明教导内容的各实施例的包括N+PP+二极管箝位结构的示例性功率器件100。 
在图1A中显示了基板110，例如Si、金刚石上硅(SOD)、硅上金刚石上硅(SODOS)、蓝宝石、金刚石、碳化硅(SiC)等，在其上可以形成层状有源区234。在一个实施例中，基板110可以是在高度掺杂的P+层112上设有P-外延层114的硅基板。层状有源区234可以包括例如形成在设置于缓冲(多)层120上的GaN层130上的AlGaN层140。 
缓冲(多)层120可以形成在基板110上。缓冲层120可以由例如GaN/AlN、AlGaN、AlGaN/AlN(见上文)、LT-AlN、HT、AlN、其组合的交替层等形成。缓冲层120的厚度可以为约数百到约数千埃甚至微米不等，并且其可以通过各种已知的外延生长技术来形成。在实施例中，缓冲层120可以作为应力消除层。 
在缓冲层120上可以生长示例性的GaN层130，或者在其它实施例中，可以作为缓冲层120的一部分而包括GaN层130。GaN层130可以是无掺杂的(本征的)或N型的，并且根据应用情况，可以具有约0.5微米到约2微米以上的厚度。例如，低电压RF功率应用最有可能使用比高电压功率转换应用薄的GaN层。 
示例性AlGaN层140可以在GaN层130上进行生长，并且可以包括约10重量％到约28重量％或到约30重量％的Al(例如，约25重量％)，并且是无掺杂的。AlGaN层140的厚度可以为约 
Figure BSA00000483811100081
到约 
Figure BSA00000483811100082
例如约 
Figure BSA00000483811100083
AlGaN层的厚度可影响耗尽型器件的通道电荷及箍断电压。 
在实施例中，可以通过包括外延生长(例如通过MOCVD、MBE等)在内的常规方法形成上述层120、130和140。在AlGaN层140生长之后，可以实施器件隔离的已知方法。 
在某些实施例中，有源器件的层状有源区234(例如在高电压功率应用中)可以包括厚度在约5埃到约40埃范围内的GaN薄盖层(见140)，其覆盖厚度在约100埃到约400埃范围内、Al含量在约12 重量％到约30重量％范围内的AlGaN载流子施主层(见130)。任选地，可以在应力消除层顶部上(见120)生长AIN二元或三元阻挡层(例如厚度约5埃到约20埃)和GaN缓冲(通道)层，其中示例性2DEG(HEMT的二维电子气通道)的厚度在0.15微米到4微米范围内。应力消除层可以包括例如AlN、AlGaN、GaN、低温AlN、高温AlN和/或这些层的多层堆叠，并且厚度可以在约0.1微米到约0.3微米范围内。可以在基板(见110，如Si、SiC、蓝宝石和/或GaN)顶部上生长应力消除层。如图1A所示，然后可以采用已知的氧化物和氮化物沉积技术沉积电介质掩膜150，例如采用低压化学气相沉积(LPCVD)、等离子体增强CVD(PECVD)、常压CVD(ACVD)、低于大气压的CVD(SACVD)、原子层沉积(ALD)等。虽然本文中具体提到的是氧化物和氮化物，但根据应用情况，其它电介质材料可以是合适的，如氧氮化物、富硅氧化物、非硅基氧化物等。在实施例中，电介质掩膜150可以包括例如一个或多个电介质层(未示出)。 
在实施例中，电介质掩膜150的形成方式可以是，首先在AlGaN层140之上覆盖沉积电介质层(未示出)，接下来进行已知的图案化过程以形成电介质掩膜150。 
在图1B中，电介质掩膜150可以用作硬掩膜，用于在整个层状有源区234的P-外延层114上形成沟槽160a-c。具体而言，电介质掩膜150可限定三个相应的区域，在所述区域上可以进行蚀刻以除去部分的层状有源区234(例如，部分的AlGaN/GaN/AlN层状堆叠)，从而暴露出部分下面的基板110之P-外延层114。 
在图1C中，在形成沟槽160a-c之后，可以蚀刻掉电介质掩膜150(见图1B)，可以沉积电介质材料165(例如氧化物)以填充沟槽160a-c(见图1B)并且在层140上。 
在图1D中，可以化学蚀刻示例性电介质氧化物材料165以暴露沟槽160b和下面P-外延层114的相应部分。示例性氧化物材料165 的其余部分可以用作阳极掩膜，用于在基板110的P-外延层114中形成P+扩散区116。在示例性实施例中，可以通过在下面的P-外延层114的暴露部分中掺杂硼来形成P+扩散区116。 
在图1E中，形成阳极P+扩散区116之后，可以用另一种示例性氧化物材料167填充沟槽160b。氧化物材料167可以用作硬掩膜，露出沟槽160a和160c，用于在基板110的下面的P-外延层114中形成N+区118。N+区118可以用作集成在基板110中的N+PP+二极管的阴极。可以通过用包括As、Sb或磷在内的掺杂剂对P-外延层114(贯穿沟槽160a和160c)的暴露部分进行掺杂来形成N+区118。 
形成阴极N+区118之后，可以除掉或蚀刻掉氧化物材料167，露出沟槽160a-c(未示出)。结果在图1F中，沟槽电极阻挡层172可以形成(例如，图案化)在沟槽160a-c的表面上，接着沉积沟槽电极导电材料以填充具有沟槽电极阻挡层172的沟槽，从而形成沟槽电极174。在实施例中，可以在阻挡层与邻近的有源区之间形成粘附层，或者阻挡层可以是粘附层。 
在图1G中，可以利用标准的材料和方法来完成示例性功率器件100G，所述方法包括例如在相应的沟槽电极174上形成S/D电极184/186，在S/D电极184/186上沉积示例性氮化物钝化层192，通过在钝化层192上进行金属沉积和图案化而形成门电极182；在器件的整个表面上沉积示例性氧化物电介质194，和在整个示例性氮化物钝化层192和整个示例性氧化物电介质194的相应S/D电极184/186上形成S/D互连184’/186’。 
在某些实施例中，对于基于GaN的有源器件(如HEMT)，S/D电极可以通过下述方式来形成：在接触区上沉积Ti/Al/Au，(例如)通过剥离、镀覆和/或蚀刻过程对此层状金属进行图案化，以及在800℃到约900℃的温度范围内进行退火。可以通过沉积包括Ni、Pt等在内的肖特基门金属来形成肖特基门。可以通过在门的沉积和图案 化之前沉积薄电介质来形成绝缘的门晶体管。绝缘体可以是氧化物、氮化物、氮氧化物、A12O3、HfOx、A1N等。 
按此方式可以在层状有源区234之外(例如，在下方)但在基板110之内形成N+PP+二极管，包括在P+层112上的P-外延层114中的N+区118，其中P+层112可接地以电连接在基板110中形成的二极管。沟槽电极174可设置在基板110上并贯穿示例性的基于GaN的有源区234，一个沟槽电极174电连接示例性的基于GaN的HEMT的漏极186与N+PP+二极管的阴极(见N+区118)；另一沟槽电极174电连接示例性HEMT的源极186与N+PP+二极管的阳极(见P+区116)。 
在实施例中，图1G中描述的示例性功率器件可以包括在沟槽160a-c的侧壁上形成的电介质侧壁。电介质侧壁可形成在沟槽电极174与层状有源区234之间。例如，图2A-2F描述根据本发明教导内容的各实施例在制作的不同阶段集成N+PP+二极管的另一示例性功率器件200。 
图2A-2F的过程可始于图2A中所示的器件，其中图2A的器件200A具有类似于图1B中所示的结构。具体来说，器件200A可以包括在P+层212上设有P-外延层214的基板210。在实施例中，可以根据所需的击穿电压选择P-外延层214的掺杂浓度和厚度。P-外延层的厚度可以在约1微米到约20微米范围内，掺杂范围在约1E14原子/cm2到约1E17原子/cm2，涉及范围在约3KeV到约200KeV。在一些情况下，较厚的P-外延层和较少掺杂的P-外延层可以将基板的击穿电压(钳位电压)扩大到远高于约200V。在基板210之上，可以对层状有源区234(例如AlGaN/GaN/AlN堆叠层)进行图案化，并且其可以包括形成在GaN层230上的AlGaN层240，而GaN层230形成在缓冲层220上。在层状有源区234之上可以设置电介质掩膜250并用作硬掩膜，用于在整个层状有源区234形成沟槽260a-c，从而暴露部分的基板210之P-外延层214。 
在图2B中，可以除去电介质掩膜250以暴露层240，接着进行例如氮化硅的电介质沉积以在每个沟槽260a-c的侧壁上形成电介质侧壁265。电介质侧壁265的形成方式可以是，例如首先实施共形电介质沉积以覆盖具有暴露层240的器件的整个表面。共形电介质沉积之后，可以实施各向异性蚀刻过程以使电介质沉积图案化，在每个沟槽260a-c上留下示例性的氮化物侧壁(见265)。在图2C中，可以形成阳极掩膜255以填充沟槽260a和260c，并暴露具有示例性氮化物侧壁265b的沟槽260b。可以通过本领域的普通技术人员已知的电介质层沉积和图案化的方式形成阳极掩膜255。可以在P-外延层214中用例如硼来实施阳极注入，从而在P-外延层214中形成阳极P+扩散区216。 
在图2D中，可以在层状有源区234上形成图2D中的阴极掩膜257(例如氧化物层)以填充沟槽260b并暴露沟槽260a和260c，其中每个沟槽260a/260c具有氮化物侧壁265a/265c。阴极掩膜257可用作注入掩膜以用N型掺杂剂来掺杂P-外延层214的暴露部分，从而在沟槽260a和260c下方形成阴极N+扩散区218。 
在图2E中，可以除去阴极掩膜257以暴露各自具有电介质侧壁265的沟槽260a-c。沟槽电极阻挡层2可形成在带有电介质侧壁265的沟槽260a-c的每个表面上。可以形成沟槽电极274以用导电材料填充具有沟槽电极阻挡层272的沟槽。例如，可以通过电极沉积继之以图案化过程来形成沟槽电极274。 
在图2F中，可以利用标准的材料和方法来完成示例性功率器件200F，所述方法包括例如在相应的沟槽电极274上形成S/D电极284/286，在S/D电极284/286上沉积示例性氮化物钝化层292，通过在钝化层292上进行金属沉积和图案化而形成门电极282；在器件的整个表面上沉积示例性氧化物电介质294，和在整个示例性氮化物钝化层292和整个示例性氧化物电介质294的相应S/D电极284/286上形成S/D互连284’/286’。 
在实施例中，根据本发明教导内容的各实施例，可以在功率器件基板内的器件有源区外形成P+N-N+箝位结构。例如，图3A-3E描述根据本发明教导内容的各实施例在不同制造阶段集成P+N-N+二极管的示例性功率器件300。 
图3A-3E的过程始于图3A中所示的结构，其中器件300A具有类似于图1B和2A中所示的结构，不同的是基板310可以在N+层313上包括N-外延层315，所述N-外延层315可以具有类似于上述P-外延层的掺杂浓度和/或厚度特征，并且不同的是，一个沟槽(例如浅沟槽360shl)首先形成在整个层状有源区234和基板310上。如图所示，可以在基板310之上对层状有源区234进行图案化。层状有源区234可以包括形成在GaN层330上的AlGaN层340，GaN层330形成在缓冲层320上。在层状有源区234之上可以设置电介质掩膜350或电介质掩膜层并用作硬掩膜，用于在整个层状有源区234上形成浅沟槽360shl以暴露部分的基板310，特别是暴露部分的基板之N-外延层315。 
在图3B中，电介质掩膜350可以用作硬掩膜，用于在整个浅沟槽360shl上进行阳极掺杂或注入，从而在基板N-外延层315中形成阳极P+层316。 
在图3C中，可以除去或蚀刻掉图3B中的电介质掩膜350以暴露层状有源区234(特别是AlGaN层340)，接着进行例如氮化硅的共形电介质沉积。示例性氮化物共形电介质沉积355可填充浅沟槽360shl并形成在层状有源区234的表面上。沉积的电介质层355在后续过程中可用于保护浅沟槽360shl(见图3B)和保护层状有源区234的有源表面。 
还在图3C中，可以在整个层状有源区234并进一步在基板310的整个N-外延层315上形成深沟槽360dp。可以利用图案化电介质层355作为硬掩膜在基板310的P+层313上形成深沟槽360dp。 
在图3D中，可以从图3C的器件300C中除去图案化电介质层355，接着进行沟槽电极阻挡层372的覆盖沉积。如图所示，沟槽电极阻挡层372可以形成在层状有源区234、浅沟槽360shl和深沟槽360dp的表面上。在实施例中，可以在沟槽电极阻挡层372的形成(例如金属沉积)之后实施退火过程。 
在图3E中，与在图1F-1G和图2E-2F中的描述类似，可以通过下述步骤来完成示例性功率器件300E，这些步骤包括例如沉积沟槽电极层和沟槽电极阻挡层并进行图案化以在浅沟槽360shl的沟槽电极阻挡层372上形成浅沟槽电极374shl，和在深沟槽360dp的沟槽电极阻挡层372上形成深沟槽电极374dp。也可通过下述步骤来完成示例性功率器件300E，这些步骤包括在浅沟槽电极374shl上形成源极384和在深沟槽电极374dp上形成漏极386；在S/D电极384/386上沉积示例性氮化物钝化层392，通过金属沉积形成门电极382并在钝化层392中进行图案化；在器件的整个表面上沉积示例性氧化物电介质394；和在整个示例性氮化物钝化层392和在整个示例性氧化物电介质394的相应S/D电极384/386上形成S/D互连384’/386’。 
按图3A-3E所示的这种方式，可以在层状有源区234之外(例如，在下方)但在基板310之内形成示例性P+N-N+或P+NN+二极管，包括设置在N+层313上的N-外延层315中的P+区316。图3A-3E中所示的示例性功率器件还包括浅沟槽电极374shl和深沟槽电极374dp，所述浅沟槽电极374shl设置在整个示例性HEMT有源区234上并电连接示例性HEMT的源极384与示例性P+N-N+二极管的阳极(见P+区316)，所述深沟槽电极374dp设置在整个有源区234并进一步在整个N+层313上的N-外延层315上。在实施例中，可以在沟槽电极阻挡层372与层状有源区234之间形成电介质侧壁(未示出)。 
图4A-4D描述根据本发明教导内容的各实施例在不同的制造阶段集成肖特基二极管的示例性功率器件400。 
图4A的器件400A可以采取图3A中所示的结构，其中电介质掩膜450或电介质掩膜层可以形成在层状有源区234上(例如，具有AlGaN/GaN/A1N堆叠层)，层状有源区234可以形成在基板410之上。基板410可以包括设置在N+层413上的N-外延层415。浅沟槽460shl可以形成在整个层状有源区234上且在基板410上，具体而言，在N-外延层415上。 
仍在图4A中，浅沟槽460shl可以具有用于形成肖特基二极管的侧壁间隔件465。例如，侧壁间隔件465可以是P-掺杂的多晶硅。示例性P-多晶硅侧壁间隔件465可以按下述方式形成：将多晶硅沉积在图3A中所示的结构上，接着进行本领域的普通技术人员已知的多晶硅掺杂过程和多晶硅间隔件蚀刻。在实施例中，多晶硅掺杂过程可以按下述方式实施：将例如硼或BF2倾斜和/或旋转注入到沉积的多晶硅层中，接着进行任选的退火步骤和蚀刻过程。在实施例中，硼或BF2的倾斜和旋转注入可采用约5E13原子/cm2到约1E16原子/cm2范围内的注入剂量，注入能量范围在约10keV到约100KeV，倾斜角范围在约5度到约45度(例如约7度到约15度范围内)。在一些情况下，可以旋转进行多次注入，例如以每次1/4的剂量进行约4次注入，以覆盖所有的多晶硅侧壁。或者，可以在沉积期间对多晶硅进行“原位”掺杂。 
在图4B中，与图3C中的描述类似，可以沉积电介质掩膜455以填充和保护浅沟槽460shl(带有侧壁间隔件465)，并且沉积在层状有源区234的表面上。此外，利用电介质掩膜455作为用于形成深沟槽460dp的硬掩膜，可以在N+区413上且在整个层状有源区234和在整个基板410之N-外延层415上形成深沟槽460dp。 
在图4C中，可以从图4B的器件400B中除去电介质层455以暴露层状有源区234。然后可以在层状有源区234、带有肖特基侧壁间隔件465的浅沟槽460shl和深沟槽460dp的表面上共形沉积肖特基电极层472。电极(例如，诸如Ti、Co、Ni、Pt等的金属)沉积之后， 可以例如在约500℃到约800℃的温度范围内实施退火过程以在浅沟槽460shl的底部形成肖特基电极。在实施例中，肖特基二极管可以包括带有自对准扩散护环的肖特基区470，所述自对准扩散护环由示例性的P-掺杂多晶硅侧壁间隔件465的扩散形成，并且形成在浅沟槽460shl以内。 
在图4D中，与图3E中的描述类似，可以通过下述步骤来完成示例性功率器件400D，所述步骤包括例如在肖特基电极层472上沉积沟槽电极层(未示出)，对沟槽电极层和肖特基电极层472进行图案化，以在浅沟槽460shl中的肖特基电极472的一部分上形成浅沟槽电极474shl，和在深沟槽460dp中的肖特基电极472的另一部分上形成深沟槽电极474dp。也可以通过下述步骤来完成示例性功率器件400D，所述步骤包括例如在浅沟槽电极474shl上形成源极484和在深沟槽电极474dp上形成漏极486；在S/D电极484/486上沉积示例性氮化物钝化层492，通过金属沉积形成门电极482并在钝化层492中进行图案化；在器件的整个表面上沉积示例性氧化物电介质494；和在整个示例性氮化物钝化层492和整个示例性氧化物电介质494的相应S/D电极484/486上形成S/D互连484’/486’。 
按如图4A-4D中所示的这种方式，可以利用具有不同深度的沟槽电极在具有设置在N+层上的N-外延层的基板上形成肖特基二极管结构，用以电连接肖特基二极管与有源功率器件。 
在实施例中，图5A-5F描述根据本发明教导内容的各实施例在不同制造阶段的示例性功率器件500，所述功率器件500具有通过阴极和阳极深度相同的沟槽电极与有源区电连接的肖特基二极管，而不是具有不同深度的沟槽电极(即，浅沟槽电极和深沟槽电极)。 
在图5A中，制造过程始于具有基板510、层状有源区234和电介质掩膜550或电介质掩膜层的器件500A。基板510可以包括设置在N+区513上的N-外延层515。电介质掩膜550可以形成在层状有 源区234(例如，包括AlGaN/GaN/AlN堆叠层)上。所述层状有源区234形成在基板510之上。浅沟槽560a-b可以形成在整个层状有源区234并且在基板510上，特别是在N-外延层515上。 
在图5B中，可以除去电介质掩膜550以暴露层状有源区234，并且可以形成电介质沟槽填充物566来填充沟槽560a-b之一(例如沟槽560b)。可以采用已知的技术形成器件500B，包括例如在除去电介质掩膜550之后进行氧化物沉积，接着进行回蚀刻过程以蚀刻沟槽560a中的氧化物。 
在图5C中，肖特基侧壁间隔件565可以形成在沟槽560a的侧壁上。与图4B中的描述类似，肖特基侧壁间隔件565可以包括例如P-掺杂的多晶硅侧壁间隔件。 
在图5D中，可以从图5C的沟槽560b中除去电介质沟槽填充物566以暴露基板510的一部分下面的N-外延层515。然后可以对下面的N-外延层515的暴露部分进行N-掺杂，接着进行退火过程以形成阴极N+区518。 
在实施例中，可以由示例性P-掺杂多晶硅侧壁间隔件565的扩散形成带有自对准扩散护环的肖特基区570，并且形成在浅沟槽560a以内。 
在图5E中，可以在具有带侧壁间隔件565的浅沟槽560a和浅沟槽560b的层状有源区234上共形沉积肖特基电极层572(也参见图4中的472)。电极沉积之后，可以实施退火过程以在浅沟槽560a的底部形成肖特基电极。 
在图5F中，形成肖特基电极层572之后，与图4D中的描述类似，可以采用下述步骤来完成(未示出)示例性功率器件500，所述步骤包括例如在肖特基电极层572上沉积沟槽电极层(未示出)，对沟槽电极层和肖特基电极层572进行图案化，以在浅沟槽560a中的 肖特基电极572的表面部分上形成沟槽电极574a，和在浅沟槽560b中的肖特基电极572的另一表面部分上形成沟槽电极574b。也可以通过下述步骤来完成示例性功率器件500F，所述步骤包括例如在沟槽电极574a上形成源极584和在沟槽电极574b上形成漏极586；在S/D电极584/586上沉积示例性氮化物钝化层592，通过金属沉积形成门电极582并在钝化层592中进行图案化；和在器件的整个表面上沉积示例性氧化物电介质594。 
按如图5A-5F中所示的这种方式，可以利用相同深度的浅沟槽电极将肖特基二极管结构集成在具有N+基板上的N-外延层的基板上。 
除了图1-5中所示的方法和器件之外，可以将各种其它示例性箝位结构并入到功率器件有源区之外以保护所公开的功率器件的终端免于EOS，如图6、7A-7B、8-10、11A-11B、12-13、14A-14B和15-16所示。 
例如，图6-10中所示的箝位功率器件的基板可以包括P+层并可以接地。这种接地基板可以用作形成在基板内的箝位结构的阳极。箝位结构的阴极可以形成在功率器件的漏极区之间。 
在另一实例中，图11A中的示例性功率器件的基板可以包括基板漏极，其可用作形成在基板内的箝位结构的阴极。在其它实例中，图12中的示例性功率器件可以包括条纹箝位，图11B、15A-B和16中的示例性功率器件可以包括肖特基二极管。在实施例中，可以在示例性FET(场效应晶体管)单元的整个宽度上沿着源极区或沿着漏极区连续地配置条纹箝位或肖特基二极管。在其它实施例中，可以在源极指之间或漏极指之间沿着整个FET单元的宽度不连续或间断地配置条纹箝位或肖特基二极管。肖特基二级管在外围可以具有自对准的P-护环。在实施例中，如图13、14A-B和16中所示，除了使用硅基板外，基板还可以包括SOD或SODOS。 
具体来说，图6描述根据本发明教导内容的各实施例集成示例性PN二极管的示例性器件600的截面视图。如图所示，器件600可以包括基板610和设置在基板610之上的层状有源区234。 
层状有源区234可以包括例如本文中公开的AlGaN/GaN/A1N堆叠层。基板610可以是具有阴极N+区616的P+基板。阴极N+区616可以形成在N-区617中，所述N-区617也位于P+基板610中。然后可以形成PN二极管。在示例性实施例中，通过约1E11原子/cm2到约1E14原子/cm2的中到低剂量范围的磷注入，接着进行退火过程，由此可以形成N-区617。 
也可以在基板610上的整个层状有源区234上形成第一沟槽电极674a以电连接有源器件(例如HEMT)的漏极686与基板610中的PN二极管的阴极N+区616。可以在P+基板610上的整个层状有源区234上形成第二沟槽电极674b以电连接示例性有源器件的源极684与P+基板610。与图5E中对器件500E的描述类似，有源器件也可以包括通过在钝化层692中进行金属沉积和图案化形成的门电极682。 
示例性功率器件600因此可以包括PN二极管箝位漏极，而P+基板610可以在接地时用作PN二级管的阳极。P+基板610也可用作由第二沟槽电极674b连接的器件源极。 
图7A-7B描述集成了具有与图6中所示的结构类似的PN二极管的示例性功率器件700，不同的是电介质侧壁792可以形成在每个沟槽电极674与层状有源区234之间。在实施例中，沟槽电极阻挡层(未示出)可以形成在每个沟槽电极674与电介质侧壁792之间，或者形成在每个沟槽电极674与层状有源区234(在没有电介质侧壁792的情况下，见图6)之间。如图7B所示，PN二极管可以形成在有源器件单元之间的隔离区792中。 
在实施例中，各种基板和箝位结构可用于所公开的功率器件。例如，图8描述了具有基板810的示例性功率器件800。基板810可集成N+NPP+二极管。在一个实施例中，可以通过将图7中的基板710替换为图8中的基板810而形成示例性器件800。 
如图所示，基板810可以包括设置在P+层812上的P-外延层814。在P-外延层814中，阴极N+区816可以形成在位于P-外延层814中的N-区817中。N+/N-/P-外延/P+二极管因此可集成在基板810内。 
阴极N+区816可以通过第一沟槽电极874a与漏极886电连接。第一沟槽电极874a可以形成在整个层状有源区234并且在基板810的N+区816上。器件800还可以包括第二沟槽电极874b，其形成在整个层状有源区234并且在基板810的P-外延层上。第二沟槽电极874b可与示例性功率器件800的源极884电连接。 
按这种方式，示例性功率器件800可以具有N+/N-/P-外延/P+二极管箝位漏极，而基板810的P+层812可以用作器件源极连接装置。 
在实施例中，基于图6-8中所示的结构，可以使用各种其它基板。例如，如图9中所示，可以用基板910替代图8中的基板810以形成示例性功率器件900。具体来说，与图8中的基板810相比，基板910可以通过直接在P-外延层914中而不是在形成于P-外延层中的N-区(见817)中形成N+区916而集成N+PP+二极管。 
基板910还可以包括P+层912，其上可设置P-外延层914。与图8中的描述类似，阴极N+区916可以通过第一沟槽电极974a与漏极986电连接。第一沟槽电极974a可以形成在整个层状有源区234并且在基板910的N+区916上。器件900还可以包括第二沟槽电极974b，其形成在整个层状有源区234并且在基板910的P-外延层上。第二沟槽电极974b可以与示例性功率器件900的源极984电连接。按这种方式，示例性功率器件900可以具有N+PP+二极管箝位漏极，而基板810的P+层912可以用作器件源极连接装置。 
实施例中，如图10中所示，深沟槽电极可用于电连接源极与图9中所示基板的P+层，从而形成示例性器件1000。 
器件1000可以包括基板1010，所述基板1010包括在其上可以设置P-外延层1014的P+层1012。在P-外延层1014中可以形成阴极N+区1016，并且可以通过浅沟槽电极1074shl与漏极1086电连接。浅沟槽电极1074shl可以形成在整个层状有源区234并且在基板1010的N+区1016上。器件1000还可以包括深沟槽电极1074dp，其形成在基板1010在整个层状有源区234并进一步在整个P-外延层1014上的P+层上。深沟槽1074dp可以电连接示例性功率器件的源极1084与基板1010的P+层1012。按这种方式，示例性功率器件900可以具有N+PP+二极管箝位漏极，而基板1010的P+层1012可以用作二极管阳极连接装置和有源器件源极连接装置。 
图11A描述根据本发明教导内容的各实施例集成P+NN+二极管的示例性功率器件1100A。 
如图所示，器件1100A可以包括具有设置在N+层1113上的N-外延层1115的基板1110。阳极P+区1111可以形成在N-外延层1115中，从而与浅沟槽电极1174shl电连接。浅沟槽电极1174shl可以形成在整个层状有源区234并且在基板1110的P+区1111上，从而与有源器件的源极1184电连接。 
器件1100A还可以包括深沟槽电极1174dp，其形成在基板1110在整个层状有源区234并进一步在整个N-外延层1115上的N+层1113上。深沟槽电极1174dp可以电连接示例性功率器件的漏极1186与基板1110的N+层1113。按这种方式，示例性功率器件1100A可以具有P+NN+二极管箝位漏极，而基板1110的N+层1113可以用作二极管阴极连接装置和有源器件漏极连接装置。 
基于图11A中所示的结构，图11B描述根据本发明教导内容的各实施例了集成肖特基二极管的示例性功率器件1100B。 
如图11B中所示，肖特基电极(也参见图4D和图5E)可以形成在N-外延层1115上并且在整个层状有源区234上的浅沟槽中。例如，肖特基电极层1172(也参见图4-5中的472和572)可以形成在浅沟槽内，并且浅沟槽电极1174shl可以被浅沟槽中的肖特基电极层1172围绕，如图4D和5E中所述，从而形成带有自对准P-护环的肖特基二极管(图11B中未示出)。 
图11B中的浅沟槽电极1174可以将有源器件的源极1184连接至基板1110的N-外延层1115。与图11A中的描述类似，深沟槽电极1174dp可以沉积在N+区1113上，并且可以使漏极1186与基板1110的N+层1113接触。深沟槽电极1174dp可以用作阴极连接装置和漏极连接装置。 
在实施例中，还可以将图1-11中所示的集成箝位结构连接至功率器件的门极，以提供从门极到漏极和/或从门极到源极的保护。例如，图12描述了示例性功率器件1200，其具有集成图9中器件900的漏极箝位的门极箝位结构。如图所示，器件1200可以包括电连接门极982与第一沟槽电极974a的门极箝位结构1255，所述第一沟槽电极974a也与阴极N+区916电连接。阴极N+区916可以形成在P-外延层914中。于是功率器件1200可以具有N+PP+二极管箝位漏极，而基板910的P+层912可以用作器件源极连接装置。在实施例中，第一沟槽电极974a和第二沟槽电极974b可以通过形成在整个层状有源区234上的相应沟槽的侧壁上的电介质侧壁992与周围的半导体区(即，层状有源区234)隔开。 
在各实施例中，除了将箝位结构集成到如图1-12所示的具有基于硅的基板的功率器件当中之外，金刚石上硅基板(SOD)或硅上金刚石上硅基板(SODOS)也可以用于功率器件以并入箝位结构。 
在一个实施例中，SOD或SODOS基板的金刚石层可以是P-掺杂或无掺杂的。例如，金刚石层可以替代图1-12中的基板的每个P- 掺杂层。图13-14和16描述具有SOD或SODOS的功率器件的各种示例性实施例。SODOS基板可以具有附在SOD基板的金刚石层背部的硅操作晶片。 
具体来说，可通过以图13中的SOD基板1310替代具有如图1G所示设置在P+层112上的P-外延层114的基板110来形成图13中的器件1300。SOD1310可以包括P-掺杂金刚石层1319上的P-外延硅层1314。可任选的是，可以在P+金刚石层1319的反面上形成操作基板1305(例如P+硅基板1305)。器件1300还可以包括在P-外延层1314中电连接源极1384与P+区1316的第一沟槽电极1374a和在P-外延层1314中电连接漏极1386与N+区1318的第二沟槽电极1374b。第一和第二沟槽电极1374a-b均可以是具有相同深度的浅沟槽电极。在实施例中，可以与沟槽电极一起形成沟槽电极层1372和/或电介质侧壁(图13中未示出)。 
示例性功率器件1300因而可具有集成了N+PP+二极管的SOD基板。在实施例中，可以在器件的底部(例如，在操作晶片1305上)实施功率器件的接地连接。 
在其它实施例中，器件1300的金刚石层1319可以是无掺杂的。因为金刚石层1319和/或操作晶片1305没有被掺杂，所以作为另外的选择，可以对器件1300实施绝缘的底部连接。 
图14A-14B描述示例性功率器件1400A和1400B，与图13中的器件1300相比，它们对于阴极/阳极沟槽填充物来说具有不同的沟槽电极深度。 
如图14A所示，浅沟槽电极1474shl可以形成在整个层状有源区234并且在P-外延层1414上。浅沟槽电极1474shl可以电连接漏极1486与形成在基板1410的P-外延层1414中的N+区1416。深沟槽电极1474dp可以形成在整个层状有源区234并进一步在整个P-外延层1414上的P+金刚石层1419上。深沟槽电极1474dp可以电连接 源极1484与基板1410的P+金刚石层1419。在实施例中，深源沟槽电极可以减小源极电阻，并且可以简化器件的组装。 
与器件1400A相比，图14B中的器件1400B可以进一步在N+接触扩散区1416(例如通过砷)以外包括N-扩散区1417(例如通过磷扩散)，从而调节器件的击穿电压。 
图15A-15B描述根据本发明教导内容的各实施例在具有不同或相同沟槽电极深度的基板中并有肖特基二极管的示例性功率器件。 
器件1500A可以包括在N+层1513上设有N-外延层1515的基板1510。层状有源区234可形成在基板1510之上。 
深沟槽电极1574dp可以接触漏极1584，并且可以通过形成在基板1510的整个层状有源区234并进一步在基板1510的整个N-外延层1515上的N+层1513上的相应深沟槽的电介质侧壁1592与周围的半导体区隔开。 
浅沟槽电极1574shl可以形成在整个层状有源区234并且在使源极1586与N-外延层1515接触的基板1510的N-外延层1515上。肖特基电极层1572可以形成在围绕浅沟槽电极1574shl的浅沟槽内并且在N-外延层1515上。可以在形成于浅沟槽中的肖特基电极层1572的侧壁上配置示例性P-型多晶硅侧壁间隔件1565。然后可以由P-型多晶硅侧壁间隔件1565的扩散形成肖特基护环。 
不采用如图15A中所示的具有深沟槽以连接漏极1584与基板1510的N+层1513的方式，图15B中的器件1500B可以包括形成在N-外延层1513上的第二浅沟槽电极1574shl。第二浅沟槽电极1574shl可以具有与第一沟槽电极1574shl相同的深度，从而电连接漏极1586与形成在N-外延层1515中的N+区1518。 
图16描述根据本发明教导内容的各实施例在SOD或SODOS的基板内并有肖特基二极管的示例性功率器件1600。 
在本实例中，基于图5F中所示的器件，可以将图5F中的基板510替换成基板1610，从而形成图16中的示例性器件1600。具体来说，基板1610可以是在无掺杂金刚石区1619上形成有N-外延硅层1615的金刚石上硅基板(SOD)，或者是具有可选的硅操作晶片1605附在与N-外延硅层1615反向的金刚石层1619背部的SODOS基板。 
虽然给出本发明教导内容的宽范围的数值范围和参数是近似值，但在具体实例中给出的数值是尽可能准确记录的。然而，任何数值都固有地包含某些必然的误差，这是由在对它们进行相应的试验测量中所存在的标准偏差导致的。此外，本文所公开的所有范围应理解为包括纳入其中的任意和所有的子范围。例如，“小于10”的范围可以包括在最小值0与最大值10之间(含)的任意和所有子范围，即，最小值等于或大于0且最大值小于或等于10的任意和所有的子范围，例如，1至5。在某些情况下，表示参数的数值可以采用负值。在这种情况下，表示“小于10”范围的实例值可以设为负值，例如，-1、-2、-3、-10、-20、-30等。 
虽然已参照一种或多种实施方式对本发明的教导内容进行了说明，但是在不偏离所附权利要求的实质和范围的情况下可以对示出的实例进行变动和/或修改。此外，虽然仅参照若干实施方式之一对本发明教导内容的具体特征进行公开，但这种特征可以与其它实施方式的一种或多种其它特征相结合，这对于任何给定或具体的功能来说可能是理想的或有利的。此外，在具体实施方式和权利要求书中使用表示范围的术语“含”、“含有”、“具有”、“有”、“带有”或其变型，这种术语旨在具有包容性，在某种意义上类似于术语“包含”。术语“至少一个”用于表示可以选择一个或多个所列事项。此外，在本文的讨论和权利要求中，对于两种材料使用术语“在...上”(一个在另一个“上”)表示在材料之间至少有一定程度的接触，而“之上”表示材料是接近的，但可能有一种或多种另外的介于其间的材料，使得有可能发生但不要求接触。如本文中所用，“在...上”和“之上”都不意味着具有任何方向性。术语“共形”描述涂布材料，其中共形材料保持下面材料的角 度。术语“约”表示所列值可能会有些变更，只要这种变更不会导致与示出的实施例的过程或结构不一致就行。最后，“示例性”表示该描述用作实例而不是意味着其是理想的。考虑本文所公开的本发明教导内容的说明书及实施方式，本领域技术人员将显而易见本发明教导内容的其它实施例。说明书及实例仅被视为是示例性的。本发明教导内容的真实范围和实质由所附权利要求书给出。 
本申请中所使用的相对位置的术语是基于与常规平面或晶片或基板的工作表面平行的平面定义的，不考虑晶片或基板的取向。本申请中所使用的术语“水平”或“侧”定义为与常规平面或晶片或基板的工作表面平行的平面，不考虑晶片或基板的取向。术语“竖”是指垂直于水平的方向。诸如“上”、“侧”(如在“侧壁”中)、“较高”、“较低”、“之上”、“顶部”和“下面”之类的术语是相对于在晶片或基板顶面上的常规平面或工作表面定义的，不考虑晶片或基板的取向。 

Claims (27)

1.一种功率器件，其包括：
基板，其包括在下面的层上的外延层；
有源器件，其包括有源区、漏极和源极，其中所述有源区设置在所述基板之上；
第一沟槽电极，其设置在整个所述有源区上并与所述有源器件的所述源极电连接；
在整个所述有源区并且在所述基板的所述外延层上围绕所述第一沟槽电极的电极层；和
第二沟槽电极，其设置在整个所述有源区上；其中所述第二沟槽电极电连接所述有源器件的所述漏极与所述基板，使得电流在所述有源区之下流过所述基板。
2.根据权利要求1所述的器件，其中所述基板的所述下面的层包括N+掺杂型半导体层和无掺杂金刚石。
3.根据权利要求1所述的器件，其中所述基板包括在硅操作晶片上的无掺杂金刚石下面层上具有硅外延层的硅上金刚石上硅(SODOS)基板。
4.根据权利要求1所述的器件，其中所述有源器件包括横向有源器件。
5.根据权利要求4所述的器件，其中所述横向有源器件包括场效应晶体管(FET)。
6.根据权利要求5所述的器件，其中所述FET包括高电子迁移率晶体管(HEMT)。
7.根据权利要求1所述的器件，还包括设置在所述侧壁间隔件与所述有源器件的所述有源区之间的电介质侧壁。
8.根据权利要求1所述的器件，还包括设置在所述第二沟槽电极与所述有源区之间的电介质侧壁。
9.根据权利要求1所述的器件，还包括设置在所述第二沟槽电极与所述有源区之间或所述第二沟槽电极与电介质侧壁之间的沟槽电极阻挡层，所述电介质侧壁设置在所述第二沟槽电极与所述有源区之间。
10.一种制造功率器件的方法，包括：
提供包括在下面的层上的外延层的基板；
在所述基板之上形成有源器件的有源区；
在整个所述有源区上形成第一沟槽以暴露所述基板的第一部分；
在整个所述有源区上形成第二沟槽以暴露所述基板的第二部分；
在所述第一沟槽和所述第二沟槽的每个表面上形成电极层；
沉积导电材料以填充所述第一沟槽，从而形成由所述电极层的第一部分围绕的第一沟槽电极；
沉积导电材料以填充所述第二沟槽，从而形成由所述电极层的第二部分围绕的第二沟槽电极；
形成与所述第一沟槽电极电连接的所述有源器件的源极；和
形成与所述第二沟槽电极电连接的所述有源器件的漏极。
11.根据权利要求10所述的方法，还包括在形成所述电极层时在约500℃到约800℃的温度范围内进行退火的过程。
12.根据权利要求10所述的方法，其中在所述基板上形成所述有源区的步骤包括异质外延生长层状结构，所述层状结构包括在所述基板上的AlN上的GaN上的AlGaN。
13.一种制造高电子迁移率晶体管(HEMT)的方法，包括：
提供包括在N+层上的N-外延层的基板；
在所述基板之上形成基于GaN的HEMT有源区；
在整个所述基于GaN的HEMT有源区上形成浅沟槽以暴露部分的所述基板之所述N-掺杂型外延层；
沿着所述浅沟槽的侧壁形成多晶硅侧壁间隔件；其中所述多晶硅侧壁间隔件是P-掺杂型的；
在整个所述基于GaN的HEMT有源区和所述N-掺杂型外延层两者上形成深沟槽以暴露部分的所述基板之所述N+层；
在具有所述多晶硅侧壁间隔件的所述浅沟槽和所述深沟槽的每个表面上形成肖特基电极层；
沉积导电材料以填充所述浅沟槽，从而形成由肖特基金属层的第一部分围绕的浅沟槽电极；
沉积导电材料以填充所述深沟槽，从而形成由肖特基金属层的第二部分围绕的深沟槽电极；
形成与所述浅沟槽电极电连接的HEMT源极；和
形成与所述深沟槽电极电连接的HEMT漏极。
14.根据权利要求13所述的方法，还包括当形成所述肖特基电极层时在约500℃到约800℃温度范围内退火的过程。
15.根据权利要求13所述的方法，还包括通过硼或BF2的倾斜和旋转注入对所述多晶硅侧壁间隔件进行掺杂，其中所述注入的注入剂量范围在约5E13原子/cm2到约1E16原子/cm2，注入能量范围在约10keV到约100KeV，倾斜角范围在约5度到约15度。
16.根据权利要求1所述的器件，还包括：
设置在所述有源区的侧壁与所述电极层之间的侧壁间隔件；
其中所述电极层是肖特基电极层。
17.根据权利要求16所述的器件，其中所述第二沟槽电极设置在所述基板的所述外延层上。
18.根据权利要求16所述的器件，其中所述第二沟槽电极设置在所述基板的所述下面的层上。
19.根据权利要求16所述的器件，其中所述侧壁间隔件由多晶硅组成。
20.根据权利要求16所述的器件，其中所述侧壁间隔件是P掺杂型的。
21.根据权利要求16所述的器件，还包括由所述侧壁间隔件的扩散在所述第一沟槽电极下面的所述外延层中形成的护环。
22.根据权利要求1所述的器件，其中所述第二沟槽电极设置在所述基板的所述下面的层上。
23.根据权利要求19所述的方法，还包括沿所述第一沟槽的侧壁形成侧壁间隔件；其中在所述第一沟槽的每个表面上形成电极层包括在具有所述侧壁间隔件的所述第一沟槽的每个表面上形成肖特基电极层。
24.根据权利要求23所述的方法，还包括通过硼或BF2的倾斜和旋转注入对所述侧壁间隔件进行掺杂，其中所述注入的注入剂量范围在约5E13原子/cm2到约1E16原子/cm2，注入能量范围在约10keV到约100KeV，倾斜角范围在约5度到约45度。
25.根据权利要求23所述的方法，其中所述肖特基电极层包括铂、镍、钴、钛或铝中的一种。
26.根据权利要求10所述的方法，其中在整个所述有源区上形成所述第一沟槽包括在整个所述有源区上形成所述第一沟槽以暴露所述基板的所述外延层的第一部分；且
在整个所述有源区上形成所述第二沟槽包括在整个所述有源区上形成所述第二沟槽以暴露所述基板的所述外延层的第二部分
27.根据权利要求10所述的方法，其中形成所述有源区包括在所述基板之上形成所述有源器件的基于GaN的有源区。
CN2011101080353A 2010-04-23 2011-04-22 带有集成保护器的GaN基功率器件：结构和方法 Pending CN102237361A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US32733410P 2010-04-23 2010-04-23
US32729110P 2010-04-23 2010-04-23
US61/327,291 2010-04-23
US61/327,334 2010-04-23
US12/950,453 US8492773B2 (en) 2010-04-23 2010-11-19 Power devices with integrated protection devices: structures and methods
US12/950,453 2010-11-19

Publications (1)

Publication Number Publication Date
CN102237361A true CN102237361A (zh) 2011-11-09

Family

ID=44815042

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201110108025XA Pending CN102237360A (zh) 2010-04-23 2011-04-22 带有集成保护器的GaN基功率器件：结构和方法
CN2011101080353A Pending CN102237361A (zh) 2010-04-23 2011-04-22 带有集成保护器的GaN基功率器件：结构和方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201110108025XA Pending CN102237360A (zh) 2010-04-23 2011-04-22 带有集成保护器的GaN基功率器件：结构和方法

Country Status (5)

Country Link
US (2) US8637360B2 (zh)
KR (2) KR20110118580A (zh)
CN (2) CN102237360A (zh)
DE (2) DE102011002234A1 (zh)
TW (2) TW201205681A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103606566A (zh) * 2013-11-14 2014-02-26 中航（重庆）微电子有限公司 一种沟槽式肖特基二极管结构及其制造方法
CN103618003A (zh) * 2013-11-18 2014-03-05 石以瑄 具有改良栅极的高电子迁移率晶体管
CN109755308A (zh) * 2017-11-08 2019-05-14 世界先进积体电路股份有限公司 半导体结构和高电子迁移率晶体管的制造方法
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI455209B (zh) * 2009-10-12 2014-10-01 Pfc Device Co 溝渠式金氧半ｐ－ｎ接面蕭基二極體結構及其製作方法
JP5891650B2 (ja) * 2011-08-18 2016-03-23 富士通株式会社 化合物半導体装置及びその製造方法
US20130140671A1 (en) * 2011-12-06 2013-06-06 Win Semiconductors Corp. Compound semiconductor integrated circuit with three-dimensionally formed components
US9165839B2 (en) * 2012-03-13 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma protection diode for a HEMT device
JP5607096B2 (ja) * 2012-03-23 2014-10-15 株式会社東芝 窒化物半導体装置
CN103367393B (zh) * 2012-03-28 2016-04-13 上海华虹宏力半导体制造有限公司 瞬态电压抑制器件及制造工艺方法
US9276097B2 (en) 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
KR101946008B1 (ko) * 2012-07-17 2019-02-08 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
DE102012217073A1 (de) * 2012-09-21 2014-03-27 Robert Bosch Gmbh Vertikales mikroelektronisches Bauelement und entsprechendes Herstellungsverfahren
US9048106B2 (en) * 2012-12-13 2015-06-02 Diodes Incorporated Semiconductor diode assembly
US9111750B2 (en) 2013-06-28 2015-08-18 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
US9997507B2 (en) * 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
US8969882B1 (en) * 2013-08-26 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having an ohmic contact by screen layer and method of making the same
JP2015056556A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置
US9330961B2 (en) * 2013-09-23 2016-05-03 Freescale Semiconductor, Inc. Stacked protection devices and related fabrication methods
EP2922093B1 (en) * 2014-03-19 2017-05-10 Nxp B.V. Hemt temperature sensor
US9461034B2 (en) * 2014-06-23 2016-10-04 Infineon Technologies Americas Corp. Composite group III-V and group IV transistor having a switched substrate
US9356134B2 (en) * 2014-06-24 2016-05-31 Alpha And Omega Semiconductor Incorporated Charged balanced devices with shielded gate trench
JP2016058546A (ja) * 2014-09-09 2016-04-21 株式会社東芝 半導体装置
US9748224B2 (en) 2014-10-28 2017-08-29 Semiconductor Components Industries, Llc Heterojunction semiconductor device having integrated clamping device
US9755639B2 (en) 2015-03-02 2017-09-05 Infineon Technologies Austria Ag Device and method for an electronic circuit having a driver and rectifier
US9773898B2 (en) * 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species
EP3174102B1 (en) * 2015-11-27 2022-09-28 Nexperia B.V. Semiconductor device and method of making a semiconductor device
US11430882B2 (en) 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10840334B2 (en) 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10192980B2 (en) 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
CN109216471A (zh) * 2017-02-27 2019-01-15 杭州赛晶电子有限公司 异型杂质扩散对接的p+n+型低压硅扩散片及其硅二极管
US10157904B2 (en) * 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
JP6791083B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置の製造方法
GB2570318B (en) * 2018-01-19 2022-03-09 X Fab Semiconductor Foundries Gmbh Ohmic contacts in semiconductor devices
FR3086797B1 (fr) * 2018-09-27 2021-10-22 St Microelectronics Tours Sas Circuit electronique comprenant des diodes
US10840798B1 (en) 2018-09-28 2020-11-17 Dialog Semiconductor (Uk) Limited Bidirectional signaling method for high-voltage floating circuits
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
CN112216740B (zh) * 2019-07-09 2024-08-06 联华电子股份有限公司 高电子迁移率晶体管的绝缘结构以及其制作方法
CN112331718B (zh) * 2019-08-05 2022-02-22 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法
US11393806B2 (en) 2019-09-23 2022-07-19 Analog Devices, Inc. Gallium nitride and silicon carbide hybrid power device
CN219040486U (zh) * 2020-01-16 2023-05-16 华为技术有限公司 一种氮化物半导体晶体管及电子设备
CN111293174A (zh) * 2020-02-25 2020-06-16 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
WO2023010560A1 (en) * 2021-08-06 2023-02-09 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor ic chip and method for manufacturing thereof
CN115472605B (zh) * 2022-09-10 2023-11-28 江苏晟驰微电子有限公司 一种大功率低钳位保护器件的制作方法及保护器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020060904A1 (en) * 2000-09-26 2002-05-23 Kazuhito Higuchi Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
US20050121688A1 (en) * 2003-12-03 2005-06-09 Sumitomo Electric Industries, Ltd. Light emitting device
US20050133818A1 (en) * 2003-12-17 2005-06-23 Johnson Jerry W. Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US20070032029A1 (en) * 2005-04-19 2007-02-08 Rensselaer Polytechnic Institute Lateral trench power MOSFET with reduced gate-to-drain capacitance
CN101562182A (zh) * 2008-04-02 2009-10-21 香港科技大学 集成的hemt和横向场效应整流器组合、方法及系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259129B1 (en) * 1999-04-20 2001-07-10 International Business Machines Corporation Strap with intrinsically conductive barrier
SE9903242D0 (sv) * 1999-09-13 1999-09-13 Acreo Ab A semiconductor device
US20030030056A1 (en) 2001-08-06 2003-02-13 Motorola, Inc. Voltage and current reference circuits using different substrate-type components

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020060904A1 (en) * 2000-09-26 2002-05-23 Kazuhito Higuchi Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
US20050121688A1 (en) * 2003-12-03 2005-06-09 Sumitomo Electric Industries, Ltd. Light emitting device
US20050133818A1 (en) * 2003-12-17 2005-06-23 Johnson Jerry W. Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US20070032029A1 (en) * 2005-04-19 2007-02-08 Rensselaer Polytechnic Institute Lateral trench power MOSFET with reduced gate-to-drain capacitance
CN101562182A (zh) * 2008-04-02 2009-10-21 香港科技大学 集成的hemt和横向场效应整流器组合、方法及系统

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103606566A (zh) * 2013-11-14 2014-02-26 中航（重庆）微电子有限公司 一种沟槽式肖特基二极管结构及其制造方法
CN103618003A (zh) * 2013-11-18 2014-03-05 石以瑄 具有改良栅极的高电子迁移率晶体管
CN103618003B (zh) * 2013-11-18 2017-04-12 石以瑄 具有改良栅极的高电子迁移率晶体管
CN109755308A (zh) * 2017-11-08 2019-05-14 世界先进积体电路股份有限公司 半导体结构和高电子迁移率晶体管的制造方法
CN109755308B (zh) * 2017-11-08 2022-04-29 世界先进积体电路股份有限公司 半导体结构和高电子迁移率晶体管的制造方法
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
US11682713B2 (en) 2017-12-28 2023-06-20 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures with two-step etching

Also Published As

Publication number Publication date
DE102011002233A8 (de) 2012-01-26
TW201203542A (en) 2012-01-16
TW201205681A (en) 2012-02-01
US8492773B2 (en) 2013-07-23
US20110260174A1 (en) 2011-10-27
US20110260216A1 (en) 2011-10-27
DE102011002234A1 (de) 2011-10-27
CN102237360A (zh) 2011-11-09
DE102011002233A1 (de) 2011-11-17
US8637360B2 (en) 2014-01-28
KR20110118580A (ko) 2011-10-31
KR20110118595A (ko) 2011-10-31

Similar Documents

Publication Publication Date Title
CN102237361A (zh) 带有集成保护器的GaN基功率器件：结构和方法
US10600674B2 (en) Semiconductor devices with back surface isolation
US9312383B1 (en) Self-aligned contacts for vertical field effect transistors
US10468402B1 (en) Trench diode and method of forming the same
US9634101B2 (en) Semiconductor component with a monocrystalline semiconductor region arranged in a via region
US10734486B2 (en) Lateral high electron mobility transistor with integrated clamp diode
CN111512415B (zh) 用于工程化衬底上的集成式器件的系统和方法
US20120007097A1 (en) Schottky diode with combined field plate and guard ring
US9806187B2 (en) Method for manufacturing a semiconductor device
US11705486B2 (en) Isolation structure for active devices
US10490642B2 (en) Semiconductor device having silicide layers
EP2851944A1 (en) Semiconductor device and method of manufacturing the same
US10720502B2 (en) Vertical transistors having a layer of charge carriers in the extension region for reduced extension region resistance
US20220271159A1 (en) Hybrid component with silicon and wide bandgap semconductor material in silicon recess with nitride spacer
US10056499B2 (en) Bidirectional JFET and a process of forming the same
US20220271128A1 (en) Hybrid component with silicon and wide bandgap semconductor material in silicon recess

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111109