JP2011204877A - 電界効果トランジスタ及びその評価方法 - Google Patents

Abstract

【課題】連続動作の際に生じるオン抵抗の増大を抑制した電界効果トランジスタを実現できるようにする。
【解決手段】電界効果トランジスタは、窒化物半導体からなり、τ_c／τ_e＞exp｛−４６．５＋４５．７exp（logｘ／２１．６）＋０．２exp（logｘ／０．２７）｝の関係を満たす。但し、ｘはＲ∞／Ｒ₀−１であり、Ｒ∞はオフ状態において所定の時間保持した後、オン状態へとスイッチした直後のオン抵抗であり、Ｒ₀はオフ状態の保持時間が所定の時間以内の場合にオフ状態からオン状態へとスイッチした直後のオン抵抗であり、τ_cはコラプスを引き起こす電子がトラップされる捕獲時定数であり、τ_eはコラプスを引き起こすトラップされた電子の放出の時定数である。
【選択図】図１８

Description

本発明は、電界効果トランジスタ及びその評価方法に関し特に、パワートランジスタ等に適用可能な窒化物電界効果トランジスタに関する。

窒化物半導体はシリコン（Ｓｉ）又は砒化ガリウム（ＧａＡｓ）等と比べ、バンドギャップ、絶縁破壊電界及び電子の飽和ドリフト速度のいずれもが大きい。また、（０００１）面を主面とする基板上に形成した窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのヘテロ構造（ＡｌＧａＮ／ＧａＮ）では、自発分極及びピエゾ分極によりヘテロ界面に２次元電子ガスが生じる。このため、不純物をドープしなくても１×１０¹³ｃｍ^-2程度以上のシートキャリア濃度が得られる。この高濃度の２次元電子ガスをキャリアとして用いた高電子移動度トランジスタ（ＨＥＭＴ）が近年注目を集めており、種々のＨＥＭＴ構造が提案されている。

J. Z. Li, H. X. Jiang, M. A. Khan, Q. Chen、"Two-dimensional electＲON gas in AlGaN/GaN heterostructures"、Journal of Vacuum Science and Technology、１９９７年、Ｂ１５巻、ｐ．１１１７−１１２０ S.C. Binari, W. Kruppa, H.B. Dietrich, G. Kelner, A.E. Wickenden, and J.A. Freitas Jr.、"Fabrication and characterization of GaN FETs"、Solid State Electronics、１９９７年、４１巻、ｐ．１５４９−１５５４

しかしながら、ＧａＮのＨＥＭＴ構造からなるＦＥＴを用いてエアコンディショナ又は調光装置等の電力制御を行うと、ＦＥＴのオン時の抵抗（以下Ｒ_ONと略す）がしばしば増大するという問題が生じる。Ｒ_ONの増大は、電力制御におけるオン時の損失の増大、ひいては電力制御効率の悪化を招くので、その抑制が必要である。Ｒ_ONの増大の原因は、主に２つ考えられる。１つ目の原因は、連続動作時の自己発熱によりデバイス温度が上昇し、それに伴い２次元電子ガスの移動度が減少し、シート抵抗が上昇するためである（例えば、非特許文献１を参照）。

２つ目の原因は、いわゆる電流コラプスである。電流コラプスとは、ソース・ドレイン間、ソース・ゲート間及びドレイン・基板間等にいったん強い電界が加わると、その後のオン時のソース・ドレイン間の電流が減少する現象である。電流コラプスを引き起こすメカニズムについては、以下のような提案がなされている（例えば、非特許文献２を参照。）。まず、デバイスのオフ状態においてソース・ドレイン間、ソース・ゲート間及びドレイン・基板間等にいったん強い電界が加わると、強い電界が加わった箇所において電子がトラップされる。次に、デバイスがオン状態となった際に、オフ状態においてトラップされた電子が開放されるまでの間、トラップされた電子の影響により２次元電子ガス濃度が低下し、デバイスのオン抵抗が増大する。

本発明は、前記の問題を解決し、連続動作の際に生じるオン抵抗の増大を抑制した電界効果トランジスタを実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は電界効果トランジスタを、電子がトラップされる時定数を大きくする構成とする。

具体的に、本発明に係る電界効果トランジスタは、基板の上に形成された半導体層積層体と、半導体層積層体の上に形成されたソース電極、ゲート電極及びドレイン電極とを備え、半導体層積層体は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有し、τ_c／τ_e＞exp｛−４６．５＋４５．７exp（logｘ／２１．６）＋０．２exp（logｘ／０．２７）｝の関係を満たす。但し、ｘはＲ∞／Ｒ₀−１であり、Ｒ∞はオフ状態の保持時間が無限大の場合に、オフ状態からオン状態へとスイッチした直後のオン抵抗であり、Ｒ₀はコラプスによるオン抵抗の増大がない場合のオン抵抗であり、τ_cはコラプスを引き起こす電子がトラップされる捕獲時定数であり、τ_eはコラプスを引き起こすトラップされた電子の放出の時定数である。

本発明の電界効果トランジスタは、τ_c／τ_eが上記の式を満たすように制御されている。このため、連続トランジスタ動作の際におけるＦＥＴのオン抵抗の飽和値が実用上問題ない（１＋０．６ｘ）Ｒ₀以下となるように抑制され、コラプスが生じにくいＦＥＴを実現できる。

本発明の電界効果トランジスタにおいて、半導体層積層体は、ルテニウム、鉄、マンガン、コバルト、ニッケル及びオスミウムの少なくとも１つを含む金属含有領域を有し、金属含有領域は、第１の窒化物半導体層と第２の窒化物半導体層との境界から基板方向に０．５μｍ以上離れた位置に形成されている構成とすればよい。また、ゲート電極と第２の窒化物半導体層との間に形成されたｐ型の第３の窒化物半導体層と、第２の窒化物半導体層の上に形成された絶縁層とをさらに備え、ゲート電極は、ドレイン電極側において絶縁層の上に庇状に張り出している構成としてもよい。

本発明に係る第１の電界効果トランジスタ評価方法は、電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と直列抵抗との間に外部電圧を印加し、電界効果トランジスタをオフ状態からオン状態へスイッチした際における電界効果トランジスタのオン抵抗の過渡応答を複数の温度において測定するステップと、測定したオン抵抗の過渡応答を、引き伸ばされた指数関数によりフィッティングすることにより時定数を定めるステップと、時定数をアレニウスプロットし、その傾きから、電界効果トランジスタがオフ状態である場合に捕獲された電子がオン状態において放出される過程における熱活性化エネルギーを決定するステップとを備えている。

本発明に係る第２の電界効果トランジスタ評価方法は、電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と直列抵抗との間に外部電圧を印加し、電界効果トランジスタをオフ状態からオン状態へスイッチした際における電界効果トランジスタのオン抵抗の過渡応答をオフ状態からオン状態へスイッチした直後から連続して測定することにより、第１の時刻における第１のオン抵抗と第２の時刻における第２のオン抵抗との差を求めるステップと、第１のオン抵抗と第２のオン抵抗との差の温度に対するピーク位置からコラプスの起源である深い準位に捕獲された電子の放出過程に係る熱活性化エネルギーを決定するステップとを備えている。

本発明に係る第３の電界効果トランジスタ評価方法は、電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と直列抵抗との間に外部電圧を印加し、電界効果トランジスタ装置をオン状態からオフ状態とし、オフ状態を時間ｔ_pだけ保持した後オン状態へスイッチした直後の電界効果トランジスタのオン抵抗を、時間ｔ_pの関数として求めるステップと、時間ｔ_pの関数として求めたオン抵抗を引き延ばされた指数関数によりフィッティングして、時定数τ_cを求めるステップと、時定数τ_cをアレニウスプロットし、その傾きからコラプスを引き起こす電子のトラップ過程の時定数及び熱活性化エネルギーを決定するステップとを備えている。

本発明に係る第４の電界効果トランジスタの評価方法は、電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と直列抵抗との間に外部電圧Ｖ_ddを印加し、電界効果トランジスタをオン状態からオフ状態とし、オフ状態を時間ｔ_pだけ保持した後オン状態へスイッチした直後の電界効果トランジスタのオン抵抗Ｒ_ON ^(t=0)を、時間ｔ_pの関数として求めるステップと、ｔ_p＝ｔ_p1の場合におけるＲ_ON ^(t=0)と、ｔ_p＝ｔ_p2の場合におけるＲ_ON ^(t=0)との差ΔＲ_ON（ｔ_p1，ｔ_p2）を温度の関数として求めるステップと、ΔＲ_ON（ｔ_p1，ｔ_p2）のアレニウスプロットの傾きからコラプスの起源となる電子トラップの捕獲時定数及び熱活性化エネルギーを決定するステップとを備えている。

本発明の電界効果トランジスタの評価方法において、測定回路は、電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、クランプ回路は、電界効果トランジスタと並列に接続されたＭＯＳ型トランジスタとＭＯＳ型トランジスタと直列に接続された抵抗素子とを有していることが好ましい。

本発明に係る第１の測定回路は、本発明の電界効果トランジスタの評価方法に用いる測定回路を対象とし、電界効果トランジスタと、電界効果トランジスタのドレイン端子と接続された直列抵抗と、電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、クランプ回路は、電界効果トランジスタと並列に接続されたＭＯＳ型トランジスタとＭＯＳ型トランジスタと直列に接続された抵抗素子とを有している。

本発明に係る第２の測定回路は、本発明の電界効果トランジスタの評価方法に用いる測定回路を対象とし、電界効果トランジスタと、電界効果トランジスタのドレイン端子と接続された直列抵抗と、電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、クランプ回路は、電界効果トランジスタと並列に接続されたツェナーダイオードを有している。

本発明に係る電界効果トランジスタは、連続動作の際に生じるオン抵抗の増大を抑制できる。

評価に用いた電界効果トランジスタを示す断面図である。 評価に用いた測定回路を示す回路図である。 測定回路により得られる測定波形を示す図である。 評価に用いた測定回路の変形例を示す回路図である。 オン時におけるオン抵抗の緩和過程を調べる測定法の原理を示す図である。 オン抵抗の過渡応答の測定結果を示すグラフである。 コラプスによるオン抵抗の増大がない場合のオン抵抗及びｔ＝０におけるオン抵抗の増大量と温度との関係を示すグラフである。 β_eと温度との関係を示すグラフである。 オン時におけるオン抵抗の緩和時定数のアレニウスプロットである。 （ａ）及び（ｂ）はオフ時間がオン抵抗の及ぼす影響を調べる測定方法の原理を示す図である。 （ａ）はオフ時間とオン抵抗との関係を示すグラフであり、（ｂ）はオフ時におけるオン抵抗の緩和時定数のアレニウスプロットである。 単位時間当たりに捕獲される電子数を示す図である。 単位ゲート長当たりのリーク電流の温度依存性を示すグラフである。 オフ状態におけるトラップの捕獲プロセスを示す図である。 オン抵抗の飽和値の計算結果を示すグラフである。 連続動作時におけるＦＥＴのオン抵抗の飽和値が実用上問題ない範囲となる条件を示すプロットである。 リーク電流とτ_cとの関係を示すグラフである。 例示の電界効果トランジスタを示す断面図である。 （ａ）及び（ｂ）は評価用の半導体素子を示す断面図である。 （ａ）及び（ｂ）は評価用半導体素子におけるリーク電流を示すグラフである。 アンドープＧａＮ層の膜厚と電流コラプスとの関係を示すグラフである。 遷移金属の周期表である。 印加電圧と緩和時間との関係を示すグラフである。 オン抵抗の経時変化の計算結果を示すグラフである。 印加電圧とオン抵抗の飽和値との関係を示すグラフである。 例示の電界効果トランジスタを示す断面図である。 例示の電界効果トランジスタにおけるリーク電流を示すグラフである。

本願発明者らが見出した電界効果トランジスタ（ＦＥＴ）のオン抵抗の増大を低減できる原理について説明する。

まず、ＦＥＴを連続的にトランジスタ動作させる連続スイッチの際のＲ_ONの変化を調べるため、ＦＥＴを１回だけスイッチする単発スイッチにおけるＲ_ONの過渡応答を評価した。連続スイッチにおけるＲ_ONの振る舞いは、単発スイッチにおけるＲ_ONの振る舞いの繰り返しとして理解できるからである。単発スイッチの評価は、オフ状態からオン状態とした直後からのＲ_ONの過渡応答の測定と、オフ時間を変えた場合のＲ_ONの過渡応答の変化の測定とに別けて行う。以下に、単発スイッチの評価方法の詳細について説明する。

図１は、評価に用いたＦＥＴの断面構成を示している。評価に用いたＦＥＴは、ＨＥＭＴであり基板１０１の上に順次形成された低温ＡｌＮバッファ層１０２と、半導体層積層体１１０とを有している。半導体層積層体１１０は、アンドープＧａＮ層１０３と、アンドープＡｌＧａＮ層１０４とが下側から順次形成されている。半導体層積層体１１０の上にはソース電極１０５及びドレイン電極１０７が形成されている。ソース電極１０５とドレイン電極１０７との間には、ｐ−ＧａＮ層１０８を介してゲート電極１０６が形成されている。ｐ−ＧａＮ層１０８はエネルギーバンドを持ち上げる効果を有するため、図１のＦＥＴは、ゲート・ソース間電圧が０Ｖの場合にソース・ドレイン間に電流が流れない、いわゆるノーマリオフ型のデバイスである。

図２は本評価に用いた測定回路を示している。ＦＥＴ１５０のドレイン端子に負荷抵抗Ｒ_ddが直列に接続されており、測定回路全体に外部電圧Ｖ_ddが印加される。測定回路は、例えばＦＥＴに照明装置を直列に接続し、ＦＥＴのデューティ比を制御して照明装置の照度を制御する場合の電気回路に対応する。ＦＥＴ１５０のゲート・ソース間電圧Ｖ_GSを制御して、ＦＥＴ１５０をオン状態とオフ状態との間でスイッチし、電位Ｖ_D1の値をオシロスコープを用いて読み取る。Ｒ_ON＝Ｖ_dd／｛（Ｖ_dd−Ｖ_D1）／Ｒ_d｝という関係が成り立つためＶ_D1からＲ_ONを決定できる。

Ｖ_ddが大きい場合には、オシロスコープのリカバリ特性のため、ＦＥＴ１５０をオフ状態からオン状態にした直後のＶ_D1波形は、図３においての実線で示したようなオーバーシュート波形となる。従って、オシロスコープのリカバリ特性が安定するまでの一定時間、正確なＶ_D1の値を読み取ることができず、Ｒ_ONを正確に決定できない。このため、高いＶ_ddを印加した場合には、ＦＥＴのオフ状態からオン状態へのスイッチ直後のＲ_ONの過渡応答の測定は困難である。

この問題を解決するため、本願発明者らは、測定回路にクランプ回路１５１を付加した。クランプ回路１５１はＭＯＳ型トランジスタ１５５により、Ｖ_D2の電位をある閾値電圧Ｖ_thにクランプする。このため、Ｖ_D1≧Ｖ_thの場合にはＶ_D2＝Ｖ_thとなり、Ｖ_D1＜Ｖ_thの場合にはＶ_D2≒Ｖ_D1となる。クランプ回路１５１を用いることにより、図３において破線で示すように、オシロスコープのリカバリ特性によるオーバーシュートが生じず、オフ状態からオン状態にスイッチした直後の電位の変化を正確に測定できる。閾値電圧Ｖ_thは、測定に用いるオシロスコープのリカバリ特性が生じないような電圧にすればよく、すなわち、オシロスコープのフルレンジと一致するように選べばよい。例えば、オシロスコープのフルレンジが１０Ｖの場合には、閾値電圧Ｖ_thを１０Ｖ程度とすればよい。デバイスのオン電圧が小さい場合にはオシロスコープのレンジを小さくして測定することによりオン電圧の測定精度を上げることができる。但し、この場合には閾値電圧Ｖ_thもそれに応じて小さくする。ＭＯＳ型トランジスタ１５５を用いたクランプ回路１５１に代えて、図４に示すようなツェナーダイオード１５６とダイオード１５７とを組み合わせたクランプ回路１５２を用いてもよい。Ｖ_D2とＲ_ONの間にはＲ_ON＝Ｖ_dd／｛（Ｖ_dd−Ｖ_D2）／Ｒ_d｝という関係が成り立つため、Ｖ_D2によりＲ_ONを決定できる。

また、ＦＥＴ１５０を流れる電流ＩｄはＩｄ＝Ｖ_dd／｛（Ｖ_dd−Ｖ_D2）／Ｒ_d｝から求めることができる。また、Ｉｄを電流プローブ１５３を用いて直接に測定してＲ_ONを求めてもよい。

クランプ回路の使用により、これまで測定が困難であった高い印加電圧下においても、オフ状態からオン状態へのスイッチ直後のＲ_ONが測定可能となる。さらに、得られたＲ_ONの過渡応答に基づいて、コラプスを引き起こす深い準位のエネルギー及びその起源に関する知見を得ることができる。これにより、高い印加電圧の下における電子の放出・捕獲過程を解析できる。以下に、その測定手法と解析手法の詳細を述べる。

はじめに、オン時のＲ_ONの緩和過程を調べるための測定法（以下、測定Ａと略する）について、図５を用いて説明する。Ｒ_ONの緩和はオフ時にトラップされた電子がオン時に開放されることによって起こるので、本測定により、オン時の電子の開放過程に関する知見を得ることができる。

ＦＥＴをオフ状態（ゲート電圧Ｖ_GS＝Ｖ_GSOff）として一定時間（ｔ_Off）保持したのち、ゲート電圧をＶ_GSOn（Ｖ）へとスイッチすることでオン状態とし、その直後からＦＥＴのオン抵抗Ｒ_ONの過渡応答Ｒ_ON（ｔ）を測定する。ｔはＦＥＴをオフ状態からオン状態へ遷移した直後からの経過時間を表している。

図６は、図１に示すノーマリオフ型ＦＥＴにおいて、Ｖ_dd＝１３２Ｖ、Ｒ_d＝３９．５ｋΩ、Ｖ_GSOff＝０Ｖ、Ｖ_GSOn＝３．５Ｖ及びオフ状態で保持する時間ｔ_Off＝１５０ｓとして測定Ａを行った際のＲ_ON（ｔ）の過渡応答を示している。測定は、室温から１２０℃までの複数の温度について行った。得られたＲ_ON（ｔ）の過渡応答特性は、測定したいずれの温度においても、式（１）に示す「引き伸ばされた指数関数」によりフィッティングした。

時定数τ_eはＦＥＴのオン時におけるＲ_ONの緩和時定数であり、コラプスを引き起こすトラップの放出過程の時定数に対応する。なお、式（１）において、Ｒ₀はコラプスによるオン抵抗の増大がない場合のＲ_ONであり、ΔＲ_eはｔ＝０におけるＲ_ONの増大量であり、β_eは指数である。

図７はＲ_ON（ｔ）を式（１）によりフィッティングして得たＲ₀及びΔＲ_eを温度に対してプロットしている。図８は式（１）によりフィッティングして得たβ_eを温度に対してプロットしている。図９はτ_eのアレニウスプロットである。図７に示すように、温度の上昇に伴いＲ₀及びΔＲ_eは大きくなる。Ｒ₀が大きくなるのは、温度の上昇に伴い２次元電子ガスの移動度が上昇し、その結果シート抵抗が上昇するためである。また、図７の右軸に表しているＲ_ONの増大率ΔＲ_e／Ｒ₀はコラプスによるＲ_ONの変化率を反映しており、温度の上昇に伴い増大している。図９に示すように温度の上昇に従ってτ_eは小さくなる。これは温度の上昇に伴い電子トラップが開放される速度が上昇するためである。得られた図９に示すτ_eのアレニウスプロットを直線近似した近似直線の傾きから、トラップの放出過程の活性化エネルギーΔＥ_eは０．７８±０．０２ｅＶとなる。

得られた電子トラップの熱活性化エネルギーをもとに、コラプスを引き起こすトラップの起源について考察する。コラプスを引き起こす電子トラップの起源は、表面準位に起因する可能性と、ＧａＮ又はＡｌＧａＮバルク中のトラップに起因する可能性とがある。表面準位の熱活性化エネルギーは、ドレイン電流の周波数分散の温度依存性から、０．３ｅＶ〜０．４ｅＶと報告されており（S. Rumyantsev, M.E. Levinshtein, R. Gaska, M.S. Shur, J.W. Yang, and M.A. Khan, "Low-frequency noise in AlGaN/GaN heterojunction field effect transistors on SiC and sapphire substrates", Journal of Applied Physics, 87, 1849 (2000).、M. Neuburger, I. Daumiller, M. Kunze, J. van Nostrand, and E. Kohn, "Influence of polarization on the properties of GaN based FET structures", Phys. Stat. Sol. (c) 0, 1919 (2003).）、得られたΔＥ_e＝０．７８ｅＶという値はこの報告値と比べてかなり大きい。従って、ＦＥＴ中の電子トラップが表面準位による電子トラップであるとは考えにくい。ＧａＮ又はＡｌＧａＮ層バルク内に存在する電子トラップのエネルギー準位の報告値は０．７ｅＶ〜０．９ｅＶであり（橋詰保、「ＧａＮ及びＡｌＧａＮの深い電子準位―電気的評価結果を中心として―」、日本結晶成長学会誌２００９年１０月号）、今回得られた結果と近い。従って、これらバルク中の電子トラップがコラプスに関与していると考えられる。

なお、各測定温度において式（１）によりフィッティングを行い、得られた時定数を用いて活性化エネルギーを算出しているが、ＤＬＴＳ（Deep Level Transient Spectroscopy）と同様に、あらかじめ定めた時間ｔ₁及びｔ₂におけるＲ_ON（ｔ₁）及びＲ_ON（ｔ₂）の差ΔＲ_ON（ｔ_1、2）を温度の関数としてプロットし、その温度に対するピーク位置からコラプスの起源である深い準位に捕獲された電子の放出過程に係る熱活性化エネルギーを決定してもよい。両者は基本的には同一の方法とみなすことができる。

次に、オフ時間がＲ_ONに及ぼす影響を調べる実験手法（以下、測定Ｂと略する）について、図１０（ａ）及び（ｂ）を用いて説明する。本測定法Ｂでは、オフ時間ｔ_pを変化させてＲ_ONの過渡応答を測定し、オフ状態からオン状態となった直後のＲ_ON ^(t=0)がどのように変化するかを調べる。具体的な実験手法は以下の通りである
まず、ＦＥＴをオン状態（Ｖ_GS＝Ｖ_GSOn）として、一定時間（ｔ_ON）だけ保持する初期化を行う。これにより、直前の測定におけるコラプスによるＲ_ON増大の影響を打ち消すことができる。次に、ＦＥＴをオフ状態として（Ｖ_GS＝Ｖ_GSOff）、時間ｔ_pだけ保持する。この過程において、ＦＥＴにおいて電子が捕獲される。次に、ＦＥＴを再びオン状態へとスイッチし（Ｖ_GS＝Ｖ_GSOn）、その直後からのＲ_ONの過渡応答Ｒ_ON（ｔ）を測定する。次に、オフ時間ｔ_pを変えて上記の動作を繰り返し行い、オフ状態からオン状態への遷移直後のＲ_ON ^(t=0)をオフ時間ｔ_pの関数として求める。これにより、図１０（ｂ）に示すような関係が得られる。図１０（ｂ）に示すように、ｔ_pが長くなるに従ってＲ_ON ^(t=0)は次第に上昇し、やがて飽和する傾向を示す。この測定法Ｂにより、オフ時間ｔ_pを変化させた場合においてオフ状態からオン状態にスイッチした直後のＲ_ONの変化を系統的に調べることができる。ｔ_pに対するＲ_ON ^(t=0)の増大の時定数から、電子が深い準位に捕獲される過程の時定数τ_cを決定することができる。また、このτ_cの熱活性化エネルギーから捕獲過程の熱活性化エネルギーを定められるため、これにより捕獲過程の物理的起源に関する知見を得ることができる。

図１１（ａ）は、Ｖ_dd＝１３２Ｖ、Ｒ_d＝３９．５ｋΩ、Ｖ_GSOff＝０Ｖ及びＶ_GSOn＝３．５Ｖの条件において測定Ｂを行い、ＦＥＴの時刻ｔが１００μｓにおけるＲ_ON ^(t=100μ^s)（ｔ_p）をオフ時間ｔ_pの関数として表している。ＦＥＴの温度は室温から１２０℃まで段階的に変化させた。本来はｔ＝０におけるＦＥＴのオン抵抗Ｒ_ON ^(t=0s)（ｔ_p）を測定することが望ましいが、実際には、時刻ｔ＝０における測定を行うことは不可能である。このため、測定可能な最も短い時刻ｔ＝１００μｓにおけるオン抵抗Ｒ_ON ^(t=100μ^s)（ｔ_p）を測定した。

得られたＲ_ON ^(t=100μ^s)（ｔ_p）はオフ時間ｔ_pの関数として、次の式（２）により表される「引き伸ばされた指数関数」を用いてフィッティングしている。このフィッティング関数は図１１（ａ）において実線で表されている。

フィッティングに現れる時定数τ_cは、印加電圧Ｖ_ddによって、ＦＥＴにおける電子トラップの捕獲過程の時定数を表している。また、Ｒ_0cはコラプスによるＲ_ONの増大がない場合のＲ_ON（従って、Ｒ_0C＝Ｒ₀）であり、ΔＲ_c,maxはｔ_p＝∞の場合に生じるＲ_ONの増大量（従って、ΔＲ_c,max＝Ｒ∞−Ｒ₀）であり、β_cは指数である。いずれの温度においても、ｔ_pが大きくなるに従って、Ｒ_ON ^(t=100μ^s)（ｔ_p）が増大し、飽和している。また、温度Ｔ（℃）におけるＲ_ON ^(t=100μ^s)（ｔ_p）の飽和値をＲ∞(Ｔ)と表すと、Ｒ∞は温度の上昇と共に大きくなる。また、温度上昇に伴い、Ｒ_ON ^(t=100μ^s)（ｔ_p）が飽和に達するまでのオフ時間ｔ_pは短くなる。これら現象の物理的起源については後述する。

図１１（ｂ）は温度を変えて測定Ｂを行い、式（２）によりフィッティングして得られたτ_cをアレニウスプロットしている。アレニウスプロットの直線近似により、電子トラップの捕獲の熱活性化エネルギーΔＥ_cは０．７３±０．０２ｅＶとなる。

なお、測定Ｂにおいても、ｔ_p＝ｔ_p1の場合におけるＲ_ON ^(t=0)とｔ_p＝ｔ_p2の場合におけるＲ_ON ^(t=0)との差ΔＲ_ON（ｔ_p1，ｔ_p2）を温度の関数として求め、そのアレニウスプロットの傾きからコラプスの起源となる電子トラップの捕獲時定数と熱活性化エネルギーを決定してもよい。

以上の結果をもとに、ＦＥＴにおける電子捕獲のメカニズムについて考察する。図１２に示すように、単位時間当たりに捕獲される電子数は、式（３）に示すように捕獲断面積と捕獲断面積を横切る電子数の積により表される（小柳光正著、「サブミクロンデバイスＩＩ」（電子材料シリーズ）丸善（１９８８））。

１／τ_c＝ｃ_n・ｎ＝σ_cｖｎ＝（σＪ）／ｑ ・・・ 式（３）
ｃ_nは捕獲定数、ｎは伝導帯の電子密度、ｖは電子速度、σは捕獲断面積、Ｊはリーク電流、ｑは素電荷である。この関係から、τ_c、σ及びＪの熱活性化エネルギーをそれぞれΔＥ_c、ΔＥσ及びΔＥ_Jとすると、ΔＥ_c＝ΔＥσ＋ΔＥ_Jと表すことができる。ΔＥ_cはすでに決定しているので、ΔＥ_Jを求めることができればΔＥ_Jが得られる。

図１３は、Ｖ_DS＝１３２Ｖで且つＶ_GS＝０Ｖのオフ状態における、単位ゲート長当たりのリーク電流Ｊの温度依存性を示している。この結果を直線近似することにより、リーク電流の熱活性化エネルギーΔＥ_Jは０．５６±０．０２ｅＶとなる。これにより、ΔＥσ＝ΔＥ_c−ΔＥ_J＝０．１７±０．０４ｅＶという結果が得られた。これは、意図的にドープしていないＧａＮの捕獲断面積の熱活性化エネルギーの報告値とよく一致している（H.M. Chen, V.F. Chen, M.C. lee, and M.S. Feng, "Persistent photoconductivity in n-type GaN", Journal of Applied Physics 82 (1997) 899.）。この結果から、ＦＥＴにおいてコラプスを引き起こすトラップの起源はＧａＮ又はＡｌＧａＮ中の電子トラップであることが支持される。

以上の議論をもとに、ＦＥＴにおける、オフ状態でのトラップの捕獲プロセスは図１４のように表すことができる。コラプスを引き起こす電子の放出の熱活性化エネルギーΔＥｅは０．７８ｅＶであり、電子が捕獲されるためには０．１７ｅＶのエネルギーバリアを乗り越える必要がある。このようなエネルギー構造を形成しているため、温度の上昇と共に、電子の捕獲がより促進され、コラプスが起こりやすくなると考えられる。つまり、温度の上昇と共に、０．１７ｅＶのバリアを超える電子数が増え、いったん電子が捕獲されると０．７８ｅＶのポテンシャルを乗り越えることができないため、温度の上昇と共にコラプスが生じやすくなると考えることができる。

以上の考察により、コラプスの起源である電子の捕獲過程は、ＦＥＴのオフ状態において自由電子の密度の増大又は自由電子の熱速度の上昇が生じることにより、リーク電流が大きくなり、これによりトラップされる電子数が大きくなるというメカニズムによって理解することができる。

上述の測定Ａ及び測定Ｂはいずれも、ＦＥＴを単発スイッチした場合の過渡応答を調べる測定手法であるが、実用上はこのような使用法はまれであり、連続スイッチ動作がより一般的である。連続スイッチを行うと、Ｒ_ONは上述の測定法Ｂにおいてｔ_p＝∞の場合のＲ_ONであるＲ∞とｔ_p＝０において得られたＲ_ONであるＲ₀との間のある値（Ｒ_ON-SAT）において平衡値に達すると考えられる。以下において、平衡値（飽和値）Ｒ_ON-SATをなるべく小さくするための指針について考察する。なお、ここでは、実用上問題とならないレベルとして、ｘ＝Ｒ∞／Ｒ₀−１と定義し、Ｒ_ON-SATが（１＋０．６ｘ）Ｒ₀以下となる条件について考察する。この条件は、デバイスを使用する上で望ましい条件である。ＦＥＴは、温度の上昇に従い、Ｒ₀が増大する傾向がある。コラプスによりさらにＲ_ONが増大するとＩＧＢＴ等の既存のパワーデバイスに対するオン抵抗Ｒ_ONのメリットが著しく低下する。既存のパワーデバイスに対するＲ_ONのメリットを損なわないという観点から、Ｒ_ON-SAT＜（１＋０．６ｘ）Ｒ₀を基準とした。ＦＥＴの場合ｘは１程度が多いため、Ｒ_ON-SATはＲ₀の１．６倍程度に抑えることができ、これにより既存のパワーデバイスに対するメリットを確保できる。

式（１）及び式（２）に基づいてＦＥＴを連続スイッチした場合の飽和オン抵抗Ｒ_ON-SATの計算を行った。計算に用いた条件は以下の通りである。まず、ＦＥＴに印加するゲート電圧Ｖ_GSは、単発スイッチの測定において用いた条件を用いる。従って、オフ状態においてＶ_GSOff＝０Ｖ、オン状態においてＶ_GSOn＝３．５Ｖ、Ｖ_dd＝１３２Ｖ及びＲ_d＝３９．５ｋΩとしている。連続スイッチ条件として、オン状態とオフ状態とを制御するゲート電圧Ｖ_GSの１周期の時間ｔ_wは１００μｓ、オン／オフ比（ｔ_ON／ｔ_Off）は１とする（デューティ比は５０％とする）。また、連続動作に伴うＦＥＴの過渡的な温度上昇は無視する。従って、連続スイッチ動作開始時にデバイスが、連続動作時に最終的に達する平衡温度Ｔ_Sにすでに達しているとし、連続動作中のＦＥＴの温度上昇は無視する。このように仮定しても、平衡温度Ｔ_Sにおけるτ_e及びτ_c等を正しく与えることにより、Ｒ_ON-SATは正しく計算できる。また、Ｒ_ONは、ＦＥＴがオン状態の場合には式（１）に従って変化し、オフ状態においては式（２）に従って変化するとする。連続スイッチ動作時に達するデバイスの平衡温度Ｔ_Sにおいて、コラプスによるオン抵抗の増大効果を含まないＲ_ONであるＲ₀を２０Ωｍｍ、オフ時間ｔ_p＝∞の場合におけるＲ_ONであるＲ∞を４０Ωｍｍとする。これらの値は、ＦＥＴを実際に連続動作させた場合の温度の実測値（８０℃）に基づく。なお、以上の条件は、必ずしもＦＥＴの温度が８０℃でなければならないということではなく、ＦＥＴの温度によらず、同様の議論が成り立つことは言うまでもない。例えば、連続動作時の平衡温度Ｔ_Sが６０℃である場合は、その場合のＲ₀、Ｒ∞、τ_e及びτ_c等を求めてそれを用いることにより、温度Ｔ_Sが６０℃におけるＲ_ON-SATを求めることができる。また、同様に、実際の動作におけるＶ_ddは２００Ｖである必要は必ずしもなく、ＦＥＴを使用する際のＶ_ddによって得られるＲ₀、Ｒ∞、τ_e及びτ_c等を求めてそれを用いればよい。

以上の条件下において、ＦＥＴを連続動作させた場合の飽和Ｒ_ON-SATをτ_e及びτ_cを変化させて求め、実用上問題とならない条件としてＲ_ONが３２Ωｍｍ（８０℃においてコラプスがない場合のＲ_ONの１．６倍以下）となる条件について検討する。この条件は、ｘ＝（Ｒ∞／Ｒ₀）−１＝１という式を用いて、Ｒ_ON-SATがＲ₀の（１＋０．６ｘ）つまり１．６倍以上にならない条件として設定している。図１５は、τ_e及びτ_cを変えた場合の、Ｒ_ON-SATの計算値を示している。図１５から、Ｒ_ON-SAT＜３２Ωｍｍとなる条件は、式（４）のように示される。

τ_c＞０．４７τ_e ・・・ 式（４）
図１６は、種々のｘ及びτ_c／τ_eについて、Ｒ_ON-SAT＝（１＋０．６ｘ）Ｒ₀となる条件を同様の方法により計算し、プロットしている。プロットは式（５）に示す近似曲線によりフィッティングできる。

τ_c／τ_e＝exp｛−４６．５＋４５．７exp（logｘ／２１．６）＋０．２exp（logｘ／０．２７）｝ ・・・ 式（５）
図１６において近似曲線よりも上側の領域は式（６）の条件を満たす。

τ_c／τ_e＜exp｛−４６．５＋４５．７exp（logｘ／２１．６）＋０．２exp（logｘ／０．２７）｝ ・・・ 式（６）
式（６）を満たす領域においては、Ｒ_ON-SAT＜（１＋０．６ｘ）Ｒ₀が成り立つ。

式（６）の条件を満たすためのデバイスの設計指針について検討する。コラプスを引き起こす、深い準位にトラップされた電子の放出時定数τ_eは、ＧａＮ及びＡｌＧａＮ中に内在する深い準位のエネルギー準位に対応している。このため、τ_eはＧａＮ及びＡｌＧａＮの結晶成長条件により決まる定数であり簡単には変えられない。そこで、τ_eをコントロールする代わりに、τ_cが大きくなるように設計して、式（４）を満足させる方法を検討する。

式（３）によると、τ_cを大きくするためには、リーク電流Ｊを小さくすればよい。図１７はＶ_DS＝２００Ｖとした場合のリーク電流Ｉ_dsxとτ_cとの関係を示している。図１７に示すように、リーク電流が小さくなるに従い、τ_cが大きくなる傾向が認められる。従って、コラプスによるＲ_ONの増大を抑制するためには、リーク電流を抑制することによりτ_cを大きくすることが有効であると考えられる。以下にリーク電流を抑制することによりコラプスを低減したＦＥＴについて実施形態を用いて詳細に説明する。

（一実施形態）
図１８は、本願発明者らが見出したリーク電流を抑制し、τ_cを大きくしたＦＥＴの一例を示している。図１８に示すように基板２０１の上に低温ＡｌＮバッファ層２０２を介して半導体層積層体２１０が形成されている。半導体層積層体２１０は、ルテニウム（Ｒｕ）がドープされたＧａＮ（Ｒｕ−ＧａＮ）からなる金属含有領域２１２と、アンドープＧａＮ層２０３と、アンドープＡｌＧａＮ層２０４とが下側から順次形成されている。半導体層積層体２１０の上にはソース電極２０５及びドレイン電極２０７が形成されている。ソース電極２０５とドレイン電極２０７との間には、ｐ−ＧａＮ層２０８を介してゲート電極２０６が形成されている。ｐ−ＧａＮ層２０８はバンドを持ち上げる効果を有するため、ゲート・ソース間電圧が０Ｖの場合には、ソース・ドレイン間に電流が流れない、いわゆるノーマリオフ型のデバイスである。金属含有領域２１２は、アンドープＧａＮ層２０３とアンドープＡｌＧａＮ層２０４との界面から基板２０１側に０．５μｍ以上離れた位置に形成されている。

Ｒｕをドープした金属含有領域２１２を形成することによるリーク電流の低減効果について説明する。図１９（ａ）及び（ｂ）はＲｕの導入によるリーク電流の変化を測定するために用いた評価用の半導体素子の構成を示している。図１９（ａ）に示す第１の評価用半導体素子は基板（図示せず）の上に、ｎ−ＧａＮ層３０１とＲｕをドープしたＲｕ−ＧａＮ層３０２とが順次形成されている。Ｒｕ−ＧａＮ層３０２の上には、径が２００μｍの円形電極３０５と、円形電極３０５を囲む内径が３００μｍのリング状電極３０６とが形成されている。図１９（ｂ）に示す第２の評価用半導体素子は、Ｒｕ−ＧａＮ層３０２に代えてＲｕを添加したＲｕ−超格子（SuperLattice：ＳＬ）層３０３が形成されている。Ｒｕ−超格子層３０３は膜厚が５ｎｍのＡｌＮと膜厚が２０ｎｍＧａＮとが交互にそれぞれ２０層積層されている。

図２０（ａ）及び（ｂ）は、それぞれ第１の評価用半導体素子及び第２の評価用半導体素子の電流−電圧特性を示している。図２０に示すように、Ｒｕのドープ量ｒが高い方がリーク電流を低減できた。

Ｒｕドープを行うことによりリーク電流を低減することができるが、Ｒｕをドープする領域については注意する必要がある。Ｒｕは深い準位を形成するため、２次元電子ガス近傍にＲｕをドーピングすると、デバイスをオフにした際に２次元電子ガスの近傍に電子がトラップされてしまい、電流コラプスが悪化することが予想される。図２１は、図１８に示すＦＥＴのアンドープＧａＮ層２０３の膜厚と電流コラプスとの関係を示している。図２１において縦軸は、オフ状態を経由することによるオン抵抗の増大率である。具体的には、ＦＥＴをオフ状態（Ｖ_GS＝０Ｖ、Ｖ_DS＝２００Ｖ）で１５０秒間保った後、オン状態とした１００μｓ後のオン抵抗Ｒ_ONと、コラプスフリーの状態におけるＦＥＴのオン抵抗Ｒ₀との比である。

図２１に示すようにアンドープＧａＮ層２０３の膜厚が０．５μｍ未満の場合には電流コラプスが悪化した。従って、Ｒｕ−ＧａＮである金属含有領域２１２を、２次元電子ガスから０．５μｍ以上離れた領域に形成することによりコラプスの増大を抑えることができる。Ｒｕ−ＧａＮ層に代えてアンドープのＧａＮ層を形成し、トータルのアンドープＧａＮ層の膜厚を３．５μｍとしたＦＥＴについて、温度が８０℃でＶ_ddが２００Ｖの場合のτを求めると、τ_c＝０．３１ｓであり、τ_e＝１．３７ｓであった。この場合には、τ_c＞０．４７τ_eの関係が成立しない。また、ＦＥＴを連続動作した場合の飽和Ｒ_ONは３５（Ωｍｍ）であった。一方、Ｒｕ−ＧａＮ層である金属含有領域２１２の膜厚を３μｍとし、アンドープＧａＮ層２０３の膜厚を０．５μｍとした場合には、τ_c＝２．３ｓであり、τ_e＝１．４ｓであった。この場合にはτ_c＞０．４７τ_eが成立する。また、飽和Ｒ_ONは２８（Ωｍｍ）となり、飽和Ｒ_ONは、コラプスがない場合のＲ_ONの１．６倍以内（３２Ωｍｍ）に抑制できた。

なお、金属含有領域に添加する金属としてＲｕを用いた例を示したが、他の金属を用いてもよい。金属を添加することにより窒化物半導体を絶縁化する場合には、窒化物半導体の禁制帯内に、ｄ電子によって生じるトラップ準位をできるだけ多く形成することが好ましい。トラップ準位が空いている場合は電子が捕獲され、トラップ準位が占有されている場合は正孔が捕獲される。双方のキャリアに対して絶縁性を発揮させるには、占有されたトラップ準位と非占有のトラップ準位とが半々の割合で存在することが望ましい。このため、図２２に示す周期表の中央付近の元素を添加した場合に、窒化物半導体を効率よく絶縁化できる可能性がある。なお、図２２は３族〜１２族の遷移金属を示している。

図２２に示す元素のうち、ｄ電子をあまり有していない左側の元素は、原子核の正電荷が比較的小さいため、ｄ電子の準位は真空準位近くに存在する。このため、Ｔｉ等の場合には伝導帯の近傍にフェルミ準位が位置する。電子をトラップする準位は、フェルミ準位と伝導帯との間に形成されるため、伝導帯の近傍にフェルミ準位が位置すると、電子トラップする準位を多く形成できない。特にＳｃ及びＹ等のｄ電子を１つ持つ３族の遷移金属元素は窒素との結合に全てのｄ電子が使われてしまう。このため、電子トラップする準位を形成できず、ｎ型に対しては全く絶縁性を示さない。

一方、Ｚｎ、Ｃｄ及びＨｇ等はｄ電子が１０個であり全て埋まっているため、ｄ準位が価電子帯と結合しており、これらを用いても絶縁化の効果は小さい。また、Ｃｕ等はｄ電子の準位が非常に深くなるため、Ｔｉ等とは対照的に、価電子帯の近傍にフェルミ準位を形成する。このため、電子をトラップする準位を増やすことは可能である。しかし、正孔をトラップする準位はフェルミ準位と価電子帯との間に形成される。このため、フェルミ準位と価電子帯とのエネルギー差が小さい場合は、正孔をトラップする準位を十分に得ることができない。超格子層に遷移金属を添加する場合、超格子層は電子及び正孔を生成するため、価電子帯の近傍にフェルミ準位があることはあまり得策ではない。

以上のことから、窒化物半導体の絶縁化に有用な元素は、７族から１１族の元素に限定される。このうち、Ｔｃは放射性であり、安定な同位体が存在しない。また、Ｃｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ及びＡｕは、シクロペンタジエニル基との結合が弱く、有機金属気相成長法（ＭＯＣＶＤ法）に適したメタロセン化合物等の有機金属化合物が存在しない。特にＡｕ及びＰｔのメタロセン化合物は全く知られていない。また、周期表の下段の元素ほど重くなるため、有機金属化合物が存在している場合においても、蒸気圧が非常に低く、成長中に十分な量の元素を供給することが困難である。従って、Ｆｅ、Ｒｕ、Ｏｓ、Ｍｎ、Ｃｏ及びＮｉが有用である。中でも、Ｆｅ、Ｒｕ及びＯｓは純度が高いメタロセン化合物を容易に入手でき好ましい。さらに、Ｒｕはダイナミックアクセスラム（ＤＲＡＭ）等のキャパシタ電極として用いられているため、蒸気圧等の諸物性が異なる様々なメタロセン化合物が容易に入手できるという利点がある。

リーク電流を低減する方法として、オフ時にかかる電界分布を制御することによって、強い電界がかかる箇所を小さくすることも有用である。図２３はＦＥＴの温度が８０℃の場合におけるτ_c及びτ_eのＶ_dd依存性の例である。ＦＥＴを連続動作した際の実測値に基づいて、検討温度は８０℃としている。図２３に示すようにＶ_ddが８０Ｖよりも高い場合には、τ_eは約１．３７ｓなり、ほぼ一定の値を示した。これは、ＦＥＴがオン状態の場合にソース・ドレイン間にかかる電圧はＶ_ddの大きさに依存しないためであると考えられる。一方、τ_cはＶ_ddが大きくなるに従い急激に小さくなる。式（３）に基づいて考えると、Ｖ_ddが大きくなるに従いリーク電流が大きくなり、電子の捕獲レートが大きくなるためであると考えられる。得られたτ_cはＶ_ddの関数として式（７）によりフィッテングできる。

τ_c＝exp（３．６９−０．０２１Ｖ_dd） ・・・ 式（７）
式（７）とτ_e＝１．３７ｓを用いて、Ｖ_ddを上昇させた場合におけるＲ_ONの経時変化を計算した結果を図２４及び図２５に示す。

図２４は連続動作時のＲ_ONのＶ_dd依存性を示している。図２４（ａ）に示すようにＶ_ddの上昇に伴い、Ｒ_ONがＲ_ON-SATに達するのに必要な時間が早くなっている。図２５はＲ_ON-SATをＶ_ddの関数として示している。図２５に示すように、Ｖ_ddが大きくなるに従いＲ_ON-SATが大きくなっている。このことから、Ｒ_ON-SATを抑制するためにはＶ_ddを下げることが効果的であることがわかる。つまり、Ｖ_ddを小さくする又は実効的なＶ_ddを小さくすることがτ_cを大きくするのに効果的であることがわかる。

本願発明者らは、以上の知見に基づき、いわゆるフィールドプレート構造を付与したＦＥＴにより、実効的なリーク電流を抑制することを試みた。図２６はフィールドプレートを有するリーク電流を低減したＦＥＴの一例を示している。図２６に示すように、基板４０１の上にバッファ層４０２を介して半導体層積層体４１０が形成されている。半導体層積層体４１０は、順次形成されたアンドープのＧａＮ層４０３及びアンドープのＡｌＧａＮ層４０４を有している。半導体層積層体４１０の上には、窒化シリコン（ＳｉＮ）等からなる絶縁膜４１１が形成されている。絶縁膜４１１は、半導体層積層体４１０を露出する複数の開口部を有し、各開口部にそれぞれ、ソース電極４０５、ドレイン電極４０７及びｐ−ＧａＮ層４０８を介してゲート電極４０６が形成されている。ゲート電極４０６は、ドレイン電極４０７側において絶縁膜４１１の上に庇状に張り出すように形成されている。ｐ−ＧａＮ層４０８は、ゲート電極４０６の下側部分における厚さを、ゲート電極４０６の側方の部分における厚さよりも厚くしてもよい。

図２７は、図２６に示すＦＥＴのオフ状態（Ｖ_GS＝０Ｖ）におけるＩ_d−Ｖ_d特性を表している。絶縁膜４１１の膜厚は１００ｎｍとしている。図２７に示すように、ゲートフィールドプレートの、庇状に張り出した部分の長さＬ_GFPが１μｍ以上の場合には、リーク電流が１桁程度小さくなっている。

フィールドプレートがないＦＥＴについて、Ｖ_ddが２００Ｖの場合においてτを求めると、τ_c＝０．４ｓであり、τ_e＝１．３９ｓとなった。従ってτ_c＞０．４７τ_eの関係は成立していない。ＦＥＴを連続動作した場合の飽和Ｒ_ONは３４（Ωｍｍ）であった。次に、フィールドプレートを形成したＦＥＴについてτ_cを求めると、τ_c＝２．０ｓであり、τ_e＝１．４ｓとなった。この場合にはτ_c＞０．４７τ_eが成立し、飽和Ｒ_ONは２９．３（Ωｍｍ）となり、飽和Ｒ_ONは、コラプスがない場合のＲ_ONの１．６倍以内（３２Ωｍｍ）に抑制できた。

本発明に係る電界効果トランジスタは、連続動作の際に生じるオン抵抗の増大を抑制でき、特に電源回路等において用いられるパワートランジスタとして有用である。

１０１ 基板
１０２ 低温ＡｌＮバッファ層
１０３ アンドープＧａＮ層
１０４ アンドープＡｌＧａＮ層
１０５ ソース電極
１０６ ゲート電極
１０７ ドレイン電極
１０８ ｐ−ＧａＮ層
１１０ 半導体層積層体
１５０ ＦＥＴ
１５１ クランプ回路
１５２ クランプ回路
１５３ 電流プローブ
１５５ ＭＯＳ型トランジスタ
１５６ ツェナーダイオード
１５７ ダイオード
２０１ 基板
２０２ 低温ＡｌＮバッファ層
２０３ アンドープＧａＮ層
２０４ アンドープＡｌＧａＮ層
２０５ ソース電極
２０６ ゲート電極
２０７ ドレイン電極
２０８ ｐ−ＧａＮ層
２１０ 半導体層積層体
２１２ 金属含有領域
３０１ ｎ−ＧａＮ層
３０２ Ｒｕ−ＧａＮ層
３０３ Ｒｕ−超格子層
３０５ 円形電極
３０６ リング状電極
４０１ 基板
４０２ バッファ層
４０３ ＧａＮ層
４０４ ＡｌＧａＮ層
４０５ ソース電極
４０６ ゲート電極
４０７ ドレイン電極
４０８ ｐ−ＧａＮ層
４１０ 半導体層積層体
４１１ 絶縁膜

Claims (10)

1. 基板の上に形成された半導体層積層体と、
   前記半導体層積層体の上に形成されたソース電極、ゲート電極及びドレイン電極とを備え、
   前記半導体層積層体は、第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有し、
   以下の関係を満たすことを特徴とする電界効果トランジスタ。
   τ_c／τ_e＞exp｛−４６．５＋４５．７exp（logｘ／２１．６）＋０．２exp（logｘ／０．２７）｝
   但し、ｘはＲ∞／Ｒ₀−１であり、Ｒ∞はオフ状態の保持時間が無限大の場合に、オフ状態からオン状態へとスイッチした直後のオン抵抗であり、Ｒ₀はコラプスによるオン抵抗の増大がない場合のオン抵抗であり、τ_cはコラプスを引き起こす電子がトラップされる捕獲の時定数であり、τ_eはコラプスを引き起こすトラップされた電子の放出の時定数である。
2. 前記半導体層積層体は、ルテニウム、鉄、マンガン、コバルト、ニッケル及びオスミウムの少なくとも１つを含む金属含有領域を有し、
   前記金属含有領域は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との境界から前記基板方向に０．５μｍ以上離れた位置に形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記ゲート電極と前記第２の窒化物半導体層との間に形成されたｐ型の第３の窒化物半導体層と、
   前記第２の窒化物半導体層の上に形成された絶縁層とをさらに備え、
   前記ゲート電極は、前記ドレイン電極側において前記絶縁層の上に庇状に張り出していることを特徴とする請求項１に記載の電界効果トランジスタ。
4. 電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と前記直列抵抗との間に外部電圧を印加し、前記電界効果トランジスタをオフ状態からオン状態へスイッチした際における前記電界効果トランジスタのオン抵抗の過渡応答を複数の温度において測定するステップと、
   測定したオン抵抗の過渡応答を、引き伸ばされた指数関数によりフィッティングすることにより時定数を定めるステップと、
   前記時定数をアレニウスプロットし、その傾きから、前記電界効果トランジスタがオフ状態である場合に捕獲された電子がオン状態において放出される過程における熱活性化エネルギーを決定するステップとを備えていることを特徴とする電界効果トランジスタの評価方法。
5. 電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と前記直列抵抗との間に外部電圧を印加し、前記電界効果トランジスタをオフ状態からオン状態へスイッチした際における前記電界効果トランジスタのオン抵抗の過渡応答をオフ状態からオン状態へスイッチした直後から連続して測定することにより、第１の時刻における第１のオン抵抗と第２の時刻における第２のオン抵抗との差を求めるステップと、
   前記第１のオン抵抗と第２のオン抵抗との差の温度に対するピーク位置からコラプスの起源である深い準位に捕獲された電子の放出過程に係る熱活性化エネルギーを決定するステップとを備えていることを特徴とする電界効果トランジスタの評価方法。
6. 電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と前記直列抵抗との間に外部電圧を印加し、電界効果トランジスタ装置をオン状態からオフ状態とし、オフ状態を時間ｔ_pだけ保持した後オン状態へスイッチした直後の前記電界効果トランジスタのオン抵抗を、前記時間ｔ_pの関数として求めるステップと、
   前記時間ｔ_pの関数として求めた前記オン抵抗を引き延ばされた指数関数によりフィッティングして、時定数τ_cを求めるステップと、
   前記時定数τ_cをアレニウスプロットし、その傾きからコラプスを引き起こす電子のトラップ過程の時定数及び熱活性化エネルギーを決定するステップとを備えていることを特徴とする電界効果トランジスタの評価方法。
7. 電界効果トランジスタのドレイン端子に直列抵抗を接続した測定回路を用い、ソース端子と前記直列抵抗との間に外部電圧を印加し、前記電界効果トランジスタをオン状態からオフ状態とし、オフ状態を時間ｔ_pだけ保持した後オン状態へスイッチした直後の前記電界効果トランジスタのオン抵抗Ｒ_ON ^(t=0)を、前記時間ｔ_pの関数として求めるステップと、
   ｔ_p＝ｔ_p1の場合における前記Ｒ_ON ^(t=0)と、ｔ_p＝ｔ_p2の場合における前記Ｒ_ON ^(t=0)との差ΔＲ_ON（ｔ_p1，ｔ_p2）を温度の関数として求めるステップと、
   前記ΔＲ_ON（ｔ_p1，ｔ_p2）のアレニウスプロットの傾きからコラプスの起源となる電子トラップの捕獲時定数及び熱活性化エネルギーを決定するステップとを備えていることを特徴とする電界効果トランジスタの評価方法。
8. 前記測定回路は、前記電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、
   前記クランプ回路は、前記電界効果トランジスタと並列に接続されたＭＯＳ型トランジスタと前記ＭＯＳ型トランジスタと直列に接続された抵抗素子とを有していることを特徴とする請求項４〜７のいずれか１項に記載の電界効果トランジスタの評価方法。
9. 請求項４〜８のいずれか１項に記載の電界効果トランジスタの評価方法に用いる測定回路であって、
   電界効果トランジスタと、
   前記電界効果トランジスタのドレイン端子と接続された直列抵抗と、
   前記電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、
   前記クランプ回路は、前記電界効果トランジスタと並列に接続されたＭＯＳ型トランジスタと前記ＭＯＳ型トランジスタと直列に接続された抵抗素子とを有していることを特徴とする測定回路。
10. 請求項４〜８のいずれか１項に記載の電界効果トランジスタの評価方法に用いる測定回路であって、
    電界効果トランジスタと、
    前記電界効果トランジスタのドレイン端子と接続された直列抵抗と、
    前記電界効果トランジスタのソース端子とドレイン端子との間の電圧を制限するクランプ回路を有し、
    前記クランプ回路は、前記電界効果トランジスタと並列に接続されたツェナーダイオードを有していることを特徴とする測定回路。

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